CN108155909B

CN108155909B - 一种电容分段结构逐次逼近型模数转换器

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Publication number: CN108155909B
Application number: CN201711155620.2A
Authority: CN
Inventors: 周泱
Original assignee: BRITE SEMICONDUCTOR Inc
Current assignee: BRITE SEMICONDUCTOR Inc
Priority date: 2017-11-20
Filing date: 2017-11-20
Publication date: 2021-09-24
Anticipated expiration: 2037-11-20
Also published as: CN108155909A

Abstract

本发明属于集成电路设计领域，具体涉及一种电容分段结构逐次逼近型模数转换器，包括连接在比较器的输入端上的数模转换器，数模转换器包括常规电容结构的高位电容阵列和低位电容阵列，高位电容阵列连接在比较器的输入端上，低位电容阵列通过桥电容Cs连接在比较器的输入端上，比较器的输出端连接逐次逼近寄存器及控制电路，桥电容Cs由多个单位电容C构成，还包括设置在低位电容阵列上的、与桥电容Cs相对应的对地电容Cg，对地电容Cg的容量能够与桥电容Cs的容量进行匹配校正。本发明所提供的电容分段结构逐次逼近型模数转换器能够提高电容分段结构SAR ADC的匹配精度，改善DNL/INL性能，并防止比较器输入端的电压超过电源电压的范围。

Description

一种电容分段结构逐次逼近型模数转换器

技术领域

本发明属于集成电路设计领域，具体涉及一种电容分段结构逐次逼近型模数转换器。

背景技术

随着数字集成电路工艺的不断进步，使得模数转换器的设计、架构可以利用先进工艺来提高性能。由于逐次比较型模数转换器中的模拟电路模块很少，并且其速度和功耗性能能够随着工艺进步不断提升，因此低功耗高速高精度模数转换器的学术研究与工业生产热点已经从传统的流水线型模数转换器转变为逐次逼近型模数转换器(逐次逼近型模数转换器以下简称SAR ADC)。

逐次逼近型模数转换器结构种类繁多，从内部DAC部分的结构实现上包括电阻型、R-2R电阻型、电流型、二进制电流型、电容型、阻容混合型等，而其中电容型SAR ADC因低功耗，工艺转移性好，匹配精度高而使用广泛，也是研究的重点。常用的电容型在实现形式上也多种多样，如二进制电容结构，分段电容结构等(如图1所示)。

电容型SAR ADC采用电容构成DAC(数模转换器)，不需要额外的采样保持电路，结构简单，易于实现。通常传统的SAR ADC采用二进制加权的电容阵列，设DAC中的单位电容为C，则构成DAC的电容阵列中最大电容和ADC的精度N呈指数关系，即Ctotal＝2ⁿ×C

若要实现12位精度，Ctotal＝2¹²×C，因此若采用传统二进制SAR结构实现高精度ADC，就需要使用很大的电容，大电容带来的坏处：充放电时间过长，即DAC输出完全建立时间较长，降低了SAR ADC的转换速度，并且大电容充放电电流大，增加了SAR ADC的功耗，电容过大，还会增加芯片的面积，增加成本。

若改为采用6-6分段电容的架构，Ctotal＝2×2⁶×C，电容比传统的架构小很多，对其他电路的设计难度要求也相应减小了。分段电容结构是将总的电容阵列分成多段小的电容阵列，各段电容阵列通过桥电容连起来，目前应用较多的是两段式分段电容结构。

当前常见的分段电容结构的SAR ADC:

1.按二进制加权比例计算的常规Cs＝(2ⁿ/(2ⁿ-1))C的结构的分段电容结构SARADC(如图2所示)；其缺点是：桥电容Cs和单位电容的比值是分数，在版图实现的时候，不容易实现桥电容的精确匹配，且对版图的寄生电容也敏感

2.有1个单位电容Cs＝C的结构的分段电容结构SAR ADC(如图3所示)，和二进制加权结构相比，虽然较常规结构的能更好匹配，但这种结构电容阵列权重的分母减l，即权重不再是二进制加权，所以会引入固定的增益误差，但是并没有引入非线性误差。

由于在单位电容越小时，单位桥接电容的值也越小，这导致版图实现时其它寄生电容所占比重越大，ADC的精度也受到制约。同时在输入信号为接近电源或者接近地时，由于电容的下级板在逐次比较时，会在VREFP和VREFN之间切换连接(VREFP通常为电源电压，VREFN通常为地)，导致比较器的输入端电压存在超出电源电压范围情况，对于CMOS工艺来说，这必定引起电容上的电荷漏电，导致ADC的性能下降。

发明内容

针对上述问题，本发明的目的是提供一种按二进制加权比例计算的常规Cs＝(2ⁿ/(2ⁿ-1))C的结构的电容分段结构SAR ADC，该SAR ADC中的桥电容较大(桥电容越大越便于版图匹配)，同时运用数字校准实现对桥电容的精确匹配。

为达到以上目的，本发明采用的技术方案是一种电容分段结构逐次逼近型模数转换器，包括连接在比较器的输入端上的数模转换器，所述数模转换器包括常规电容结构的高位电容阵列和低位电容阵列，所述高位电容阵列连接在所述比较器的输入端上，所述低位电容阵列通过桥电容Cs连接在所述比较器的输入端上，所述比较器的输出端连接逐次逼近寄存器及控制电路，其中，所述桥电容Cs由多个单位电容C构成，还包括设置在所述低位电容阵列上的、与所述桥电容Cs相对应的对地电容Cg，所述对地电容Cg的容量能够与所述桥电容Cs的容量进行匹配校正。

进一步，所述桥电容Cs的容量的理论值与所述对地电容Cg的容量的理论值之间的关系为Cg＝(2^k-1)Cs-2^kC，

K大于等于1，

所述Cs为所述桥电容Cs,

所述Cg为所述对地电容Cg,

所述C为所述单位电容。

进一步，所述桥电容Cs的容量等于所述桥电容Cs的容量的理论值；所述桥电容Cs由多个并联的所述单位电容C构成；或者，所述桥电容Cs由多个并联及串联的所述单位电容C构成。

进一步，所述对地电容Cg的容量能够调整，所述对地电容Cg的容量的最大值大于所述对地电容Cg的容量的理论值，所述对地电容Cg的容量的最小值小于所述对地电容Cg的容量的理论值；所述对地电容Cg由若干个并联的电容构成，其中部分所述电容能够通过开关进行控制接地，实现所述对地电容Cg的容量的调整，进而实现与所述桥电容Cs的容量的匹配校正。

更进一步，所述开关通过数字逻辑进行控制。

本发明的有益效果在于：

1.由于设置了多个单位电容C构成的桥电容Cs，以及设置了容量能够调整的对地电容Cg,因此能够提高电容分段结构SAR ADC的匹配精度，改善DNL/INL性能。

2.对于SAR ADC，现在设计使用的单位电容C越来越小(例如小到1fF)，随之寄生电容所占比例也越来越大(工艺上一根金属线的寄生电容就可能达到1fF)，导致使用一个单位电容构成Cs时匹配精度受限，此时适当增大Cs，使用多个单位电容C，能提高匹配精度，因为工艺上电容的匹配精度直接与电容值相关，电容越大匹配精度越高。同时因为Cs为多个单位电容时，Cg的电容值比C大很多，我们适当引入数字逻辑控制Cg进行校正，能使匹配精度更高。

3.由于对地电容Cg的存在，当低位的电容Clt(也就是低位电容阵列中的电容)电压切换时，引起的跳变电压也被衰减，即Clt/(Cg+(2^k)C)<1/2，防止比较器输入端的电压超过电源电压的范围，从而实现在轨到轨的信号输入转换范围下SAR ADC的性能不受影响。

4.因为实际的电路开关实现时一般会有NMOS管或者PMOS管器件，如果加载到PMOS管源漏端的电压超过衬底的电源电压，或者加载到NMOS管源漏端的电压低于衬底的地电压，开关就会出现漏电，影响SAR ADC的转换结果，甚至还有可能出现电压过高损坏MOS器件的情况，所以采用容量能够调整的对地电容Cg,能够避免电容切换过程中出现高压的情况，从而保护MOS器件不受损坏。

附图说明

图1是本发明背景技术中所述的二进制电容结构的逐次逼近型模数转换器的示意图；

图2是本发明背景技术中所述的按二进制加权比例计算的常规Cs＝(2ⁿ/(2ⁿ-1))C的结构的分段电容结构逐次逼近型模数转换器的示意图(10bit、5-5分段)；

图3是本发明背景技术中所述的有1个单位电容Cs＝C的结构的分段电容结构逐次逼近型模数转换器的示意图(10bit、5-5分段)；

图4是本发明具体实施方式所述的电容分段结构逐次逼近型模数转换器的示意图(设有多个单位电容C组成的桥电容Cs和可调整的对地电容Cg)；

图5是本发明实施例中以10bit、5-5分段的电容分段结构逐次逼近型模数转换器的示意图(设有多个单位电容C组成的桥电容Cs和可调整的对地电容Cg)；

图6是本发明具体实施方式所述的电容分段结构逐次逼近型模数转换器(设有多个单位电容C组成的桥电容Cs和可调整的对地电容Cg)的对地电容Cg的示意图；

图7是本发明具体实施方式所述的电容分段结构逐次逼近型模数转换器(设有多个单位电容C组成的桥电容Cs和可调整的对地电容Cg)的桥电容Cs的示意图；

图8是本发明具体实施方式所述的高位电容阵列第i位有冗余位电容MRBi，低位电容阵列第j位有冗余位电容LRBj的电容分段结构逐次逼近型模数转换器的示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步描述。

本发明提供的一种电容分段结构逐次逼近型模数转换器，包括连接在比较器的输入端上的数模转换器，数模转换器包括常规电容结构的高位电容阵列和低位电容阵列，高位电容阵列连接在比较器的输入端上，低位电容阵列通过桥电容Cs连接在比较器的输入端上，比较器的输出端连接逐次逼近寄存器及控制电路(SAR Logic)，其中，桥电容Cs由多个单位电容C构成(构成如2个单位电容C或者3个单位电容C大小的桥电容Cs)，还包括设置在低位电容阵列上的、与桥电容Cs相对应的对地电容Cg，对地电容Cg的容量能够与桥电容Cs的容量进行匹配校正。

桥电容Cs的容量的理论值与对地电容Cg的容量的理论值之间的关系为Cg＝(2^k-1)Cs-2^kC，

K大于等于1，

Cs为桥电容Cs,

Cg为对地电容Cg,

C为单位电容。

桥电容Cs的容量等于桥电容Cs的容量的理论值；桥电容Cs由多个并联的单位电容C构成；或者，桥电容Cs由多个并联及串联的单位电容C构成。

对地电容Cg的容量能够调整，对地电容Cg的容量的最大值大于对地电容Cg的容量的理论值，对地电容Cg的容量的最小值小于对地电容Cg的容量的理论值；对地电容Cg由若干个并联的电容构成，其中部分电容能够通过开关进行控制接地，实现对地电容Cg的容量的调整，进而实现与桥电容Cs的容量的匹配校正。开关通过数字逻辑进行控制。

关于“桥电容Cs的容量的理论值与对地电容Cg的容量的理论值之间的关系”结合图4予以说明：

设n bit ADC的分段位数为m-k，高位为m bit，低位为k bit，C为单位电容，Cs为桥电容，Cg为对地电容，由低位k bit电容下级板由0变化为Vref时引起的比较器端电压跳变△V1,需等于高位的单位电容C由0变化为Vref时引起的比较器端电压跳变△V,即△V1＝△V：

(2^k)C*Vref/(2^kC+Cg+(2^m-1)C//Cs)*(Cs/((2^m-1)C+Cs)＝C*Vref/((2^m-1)C+Cs//(Cg+2^kC))

其中Cs//(Cg+2^kC)表示Cs和(Cg+2^kC)两电容串联的计算；

其中(2^m-1)C//Cs表示Cs和(2^m-1)C两电容串联的计算；

由此得：Cg＝(2^k-1)Cs-2^kC。

实施例

如图5所示，以10bit、5-5分段的本发明所提供的电容分段结构逐次逼近型模数转换器为例，C为单位电容，Cs为桥电容，Cg为对地电容，根据低5位的电容下级板(也就是图5中的电容b0至电容b4)由0变化为Vref时引起的比较器端电压跳变△V1,需等与b5单位电容C由0变化为Vref时引起的比较器端电压跳变△V,即△V1＝△V，

由此计算：Cg＝31Cs-32C；取Cs＝2C，则Cg＝30C，取Cs＝3C，则Cg＝61C；

由于Cg的个数通常为多个单位电容C，实际版图实现时，由于寄生对地电容的存在，且电容值越大时寄生对地电容也会越大，此时Cg的个数与计算的理论值并不一致(也即是容量的实际值与理论值不一致)，这时需要将Cg的容量值进行调整，因此可将Cg通过用数字逻辑控制的开关接地，用数字校正的方式修改Cg的容量值来实现与桥电容Cs的精准匹配。

如图6所示，当Cs＝2C，则Cg＝30C，Cg可以用C1＝28C加上m个开关控制的小电容C2来实现微调，从而实现高的匹配精度。

此外，如图7所示，为避免Cg过大，Cs也不应取太大，并且Cs也不要求为整数倍的单位电容，如Cs＝2.5C的电容可以用2个电容串联实现0.5C再加2个单位电容C来实现，其它比例的亦可以类似方式实现。

理论上本发明所提供的多个单位电容C构成的桥电容Cs与容量可调整的对地电容Cg之间进行匹配的技术方案可以扩展分段的层次能够达到3段或者更高的数量(也就是应用到分为3个甚至更多个电容阵列的SAR ADC上)，每一层都用这种方式来匹配，但实际在做电路的时候往往不会做那么多层分段，一般为2层(也就是本发明所提供的分为高位电容阵列和低位电容阵列的结构)。

另外现在的SAR ADC还有多bit冗余的设计情况，在实现比如10bit二进制时要用到12bit或者更多bit，对于如果仍按照进位权重为2的设计方式的SAR ADC，此时也可使用此分段的方式，只是Cg的数量应该将低位电容阵列的冗余位包含一起算。

如图8所示，设高位电容阵列第i位有冗余位电容MRBi，低位电容阵列的第j位有冗余位电容LRBj，此时Cg理论数量为：Cg＝(2^k-1)Cs-2^kC-2^jC。

本发明所述的装置并不限于具体实施方式中所述的实施例，本领域技术人员根据本发明的技术方案得出其他的实施方式，同样属于本发明的技术创新范围。

Claims

1.一种电容分段结构逐次逼近型模数转换器，包括连接在比较器的输入端上的数模转换器，逐次逼近寄存器及控制电路，桥电容Cs，其特征是：

所述数模转换器包括常规电容结构的高位电容阵列和低位电容阵列；

所述桥电容Cs由多个并联及串联的单位电容C构成；

所述高位电容阵列的第一端连接在所述比较器的输入端上，所述高位电容阵列的第二端连接至所述逐次逼近寄存器及控制电路；所述高位电容阵列包括多个高位电容，其中每个所述高位电容的第一端连接在所述比较器的输入端上，每个所述高位电容的第二端通过两个开关分别连接到VREFP和VREFN上；

所述低位电容阵列的第一端通过桥电容Cs连接在所述比较器的输入端上，第二端连接至所述逐次逼近寄存器及控制电路；所述低位电容阵列的第二端连接至所述逐次逼近寄存器及控制电路；所述低位电容阵列包括多个低位电容，其中每个所述低位电容的第一端连接连接至所述桥电容Cs的第一端，所述桥电容Cs的第二端连接到所述比较器的输入端上，每个所述低位电容的第二端通过两个开关分别连接到VREFP和VREFN上；

所述低位电容阵列还包括一个单位电容C，所述单位电容C的第一端连接至所述桥电容Cs的第一端，所述单位电容C的第二端连接到VREFN上；

所述低位电容阵列还包括一个对地电容Cg，所述对地电容Cg的第一端连接至所述桥电容Cs的第一端，所述对地电容Cg 的第二端连接到VREFN上；所述对地电容Cg由若干个并联的电容构成，其中部分所述并联的电容能够通过对地电容开关进行控制接地，实现对地电容Cg的容量的调整；所述对地电容开关通过数字逻辑进行控制；

所述桥电容Cs的容量的理论值与所述对地电容Cg的容量的理论值之间的关系为Cg＝(2k-1)Cs-2kC，K大于等于1；

所述比较器的输出端连接逐次逼近寄存器及控制电路；

所述桥电容Cs由多个单位电容C构成，还包括设置在所述低位电容阵列上的、与所述桥电容Cs相对应的对地电容Cg，所述对地电容Cg的容量能够与所述桥电容Cs的容量进行匹配校正；

其中，所述VREFP为电源电压，VREFN为地。

2.如权利要求1所述的电容分段结构逐次逼近型模数转换器，其特征是：所述对地电容Cg的容量能够调整，所述对地电容Cg的容量的最大值大于所述对地电容Cg的容量的理论值，所述对地电容Cg的容量的最小值小于所述对地电容Cg的容量的理论值；所述对地电容Cg由若干个并联的电容构成，其中部分所述电容能够通过开关进行控制接地，实现所述对地电容Cg的容量的调整，进而实现与所述桥电容Cs的容量的匹配校正。