CN105680865A - 一种逐次逼近型模数转换器及其数字后端冗余校正方法 - Google Patents

Abstract

本发明公开了一种逐次逼近型模数转换器及其数字后端冗余校正方法，包括比较器；电荷重分配型数模转换器电路；采样保持电路；逐次逼近逻辑电路；数字校正逻辑电路。在逐次逼近数字逻辑中增加一次转换循环得到额外的校正位DCAL，校正逻辑通过校正位的数值判断电容的失配信息，并反馈给增加的电容补偿电路，对电容阵列进行校正，缓解分段式电荷重分配型模数转换电路中工艺失配和寄生电容的问题，从而提高逐次逼近型模数转换器的实际精度。该校正方法属于数字后端校正，在模数转换器进行转换的同时校正，并不影响模数转换器的正常工作；该方法能够对温度、电压变化等外界干扰因素作出响应，具有实时校正的优点。

Description

一种逐次逼近型模数转换器及其数字后端冗余校正方法

技术领域

本发明属于模数混合集成电路设计领域，涉及一种逐次逼近型模数转换器及其数字后端冗余校正方法。

背景技术

模数转换器是连接自然界模拟信号与数字处理系统的桥梁，是集成电路设计的一个重要方向。当代无线便携设备驱使模数转换器向着高速、高精度以及低功耗的方向发展。与快闪型模数转换器、流水线型模数转换器相比，逐次逼近型模数转换器拥有相对较低的功耗，中等甚至较高的转换速度和精度。其数字化程度高，能够充分受益于当代集成电路特征尺寸的日益缩小，因此被广泛应用，成为了模数转换器设计领域的一大热点。

图1为逐次逼近型模数转换器的结构示意图。采样保持电路采集输入的模拟信号并且一直保持；逐次逼近逻辑电路将数字信号输入数模转换器，转换成估计的模拟量，再将估计的模拟量与采集的模拟量进行比较，比较结果反馈给逐次逼近逻辑电路。该逻辑通过二分法逐渐逼近所采集的模拟信号，最终得到最接近输入的数字输出。

数模转换器是影响逐次逼近型模数转换器精度和速度关键模块。电荷重分配型数模转换器电路由电容阵列组成，该电路功耗低，并且其面积能够随着集成电路特征尺寸的缩小而缩小，因此广泛应用于逐次逼近型模数转换器中。图2为一个9位的电荷分配型数模转换器的电容阵列，随着转换器精度的提升，电路中的电容值和面积将呈指数增长。因此，该结构不适合用于高精度的逐次逼近型模数转换器。

分段式电容阵列可以解决电容值和面积随分辨率增长过快的问题。图3为一个9位的分段式电容阵列，该阵列由高位电容阵列、低位电容阵列以及连接两个阵列的桥电容C_B组成。高位电容阵列和低位电容阵列相同，都是由容值为C，C，2C，4C，8C(C是单位电容值)五个电容组成，桥电容的大小为16/15C。相比于传统的电容阵列，电容分段式阵列将电容值减小到了33.07C。

然而电容分段式结构容易受到失配和寄生的影响，带来非线性，影响整个逐次逼近型模数转换器的性能。如图4所示，电容C_P1和C_P2是寄生电容，该电容值取决于制造工艺，会使得设计好的高位电容阵列与低位电容阵列的比重失调；桥电容C_B往往不是一个整数，实际制造的过程很难精确地产生这样一个数值，于是桥电容值与理想值也有一定的偏差。桥电容的失配和寄生电容的存在，会很大程度上降低模数转换器的精度。

发明内容

基于上述背景，针对电容分段式逐次逼近型模数转换电路存在的工艺失配和寄生电容的问题，本发明提出了一种数字后端冗余校正方法，在逐次逼近数字逻辑中增加一次转换循环得到额外的校正位D_CAL，校正逻辑通过校正位的数值判断电容的失配信息，并反馈给增加的电容补偿电路，对电容阵列进行校正，缓解分段式电荷重分配型模数转换电路中工艺失配和寄生电容的问题，从而提高逐次逼近型模数转换器的实际精度。

定量分析电容失配和寄生电容引起的分段式数模转换电路的非线性。以图4所示的9位的分段式模数转换器的电容阵列为例，高位端电容C₇～C_S和低位端电容C₃～C_d的上极板分别接在桥电容C_B的两端；高位端电容的上极板同时与比较器的输入端相连；桥电容的两端通过开关连接到V_CM，这里V_CM＝1/2V_DD,V_DD是给定的参考电压。电容C₇～C₀用于产生9位的输出码，高位端的电容C_S是采样电容，低位端的C_d是匹配电容，C_P1，C_P2是寄生电容。在采样阶段，开关闭合，即所有电容的上极板连接到V_CM；高位端的电容下极板对输入电压V_IN进行采样，低位端的电容下极板连接到V_CM。在转换阶段，开关打开，高位端的所有电容下极板接到V_CM，从而将输入电压与V_CM进行比较。模数转换器的最高位D₈将由以下规则产生：如果V_P-V_CM>0,那么D₈＝0，同时电容C₇的下极板将被转接到地端GND；如果V_P-V_CM<0,则D₈＝1，电容C₇的下极板将被接到V_DD。然后，模数转换器的第二位输出D₇将以同样的方式产生。该过程一直持续到9位输出D₈～D₀全部转换完成。将低位端所有电容和桥电容的等效电容表示为C_EF，该等效电容与单位电容C的比值定义为ε。在不存在失配与寄生的条件下，ε＝1；但是考虑到桥电容C_B的失配以及寄生电容C_P1和C_P2的影响，ε可以表示为：

$\mathrm{\&epsiv;}=\frac{16\&CenterDot;(C_B+C_{P1})}{16\&CenterDot;C+C_B+C_{P1}+C_{P2}}$

若ε不等于1，那么在模数转换器的输出中将产生错误码，如图5所示。如果ε<1，输出码中将产生宽码错误，数码“xxxx11111”和“xxxx00000”的数码密度会多于其他的输出码；如果ε>1，输出码中出现失码错误，数码“xxxx11111”和“xxxx00000”的数码密度将少于其他的输出码。

本发明利用宽码和失码的数码特征进行数字校正。首先，当9位的输出数码全部转换完成以后，数字逻辑会控制低位端的匹配电容C_d进行额外的一次转换，根据上述的转换规则，若前一位数码D₀＝0，将C_d的下极板接到GND；若D₀＝1，则将C_d的下极板接到V_DD；从而得到一位冗余校正位D_CAL。当校正逻辑检测到输出码为“xxxx00000”时，同时检测其校正位D_CAL。由图6可以看出，若ε<1，此时的校正位D_CAL在某些输入下会等于“0”；若ε≥1，则校正位D_CAL在任何输入下都等于“1”。

因此，可以通过检测逐次逼近型模数转换器输出中数码“xxxx00000”的校正位D_CAL来判断是否存在失配，并进行数字校正。若检测到的D_CAL一直为“1”，那么可以判断ε>1，数字校正逻辑会减小ε；若检测到D_CAL为0，可以判断ε<1，校正逻辑会适当提高ε使其接近于1，从而实现校正。

为实现上述目的，本发明的技术方案如下：

一种带有数字后端校正功能的逐次逼近型模数转换器，其特征包括：

比较器；

与比较器输入端相连的带校正模块的电荷重分配型数模转换器电路；

与上述的数模转换器电路、比较器相连的采样保持电路；

与比较器输出端相连的能够产生校正位的逐次逼近逻辑电路；

与逐次逼近逻辑电路、数模转换器电路相连接的数字校正逻辑电路。

所述的校正模块是可调节的补偿电容，由四路开关控制的电容并联实现，如图7所示，这四路电容的容值分别为：0.5C，C，2C，4C；其中0.5C的电容由两个容值为C的单位电容串联得到，2C和4C的电容分别由两个和四个容值为C的单位电容并联得到，数字校正逻辑电路通过控制四路电容的开关来调整补偿电容的等效容值，调节范围为0～7.5C。图8是增加补偿电容以后的数模转换器电容阵列的结构示意图。

图9为数字校正逻辑电路的示意图，所述的数字校正逻辑电路包括：“xxxx00000”数据选择器、9位计数器A、8位计数器B、“1”选择器、“0”选择器、4位上升/下降计数器C，逐次逼近型模数转换器的9位输出数码与“xxxx00000”数据选择器的输入相连，校正位的输出与“1”选择器、“0”选择器的输入相连，“xxxx00000”与“1”选择器的输出共同连到9位计数器A的输入；“xxxx00000”与“0”选择器的输出共同连接到8位计数器B的输入；9位计数器A的最高位输出连接到4位上升/下降计数器C的“上升”输入端；8位计数器B的最高位输出端连接到4位上升/下降计数器C的“下降”输入端；4位上升/下降计数器C的四位输出分别连接到校正模块的四路开关，由高位到低位分别连接4C、2C、C、0.5C的电容开关。

所述逐次逼近型模数转换器的数字后端冗余校正方法包括如下步骤：

1)数字校正逻辑电路从逐次逼近逻辑电路的数字输出中随机获取N个9位数字输出数码及其校正位输出D_CAL；

2)当逐次逼近逻辑电路的输出为“xxxx00000”时，数字校正逻辑电路会探测该输出码的校正位D_CAL；若D_CAL＝1，则将其标记为A组；若D_CAL＝0，则将其标记为B组；

3)数字校正逻辑电路中的9位计数器A和8位计数器B，分别用于统计A组数码和B组数码的数量；

4)如果计数器B的最高位先变成“1”，则会向上升/下降计数器C发送“下降”信号，控制补偿电容的开关，将补偿电容的容值减少0.5C；如果计数器A的最高位先变成“1”，则会向上升/下降计数器C发送“上升”信号，将补偿电容的容值增加0.5C；

相比于传统的电荷分配型逐次逼近型模数转换器，本发明的主要不同点在于：

一，采用分段式电容阵列，并且使用4位+4位的电容阵列实现了9位的数据转换，相比传统的模数转换器，电容面积减小了93％；二，采用了数字后端校正技术，极大提高了电路的线性度，提高了工作性能。

相比于现有的校正技术，本发明的优点在于：

一，在电路中仅仅加入了补偿电容和校正数字逻辑，硬件成本低；二，该校正方法属于数字后端校正，在模数转换器进行转换的同时校正，并不影响模数转换器的正常工作；三，该方法能够对温度、电压变化等外界干扰因素作出响应，具有实时校正的优点。

附图说明

图1是传统的逐次逼近型模数转换器的系统框图；

图2是传统的逐次逼近型模数转换器的电容阵列示意图；

图3是分段式电容阵列的结构示意图；

图4是包含电容失配和寄生电容的电容阵列的示意图；

图5是电容阵列出现失配时的模数转换器的输出码与输入的关系出示意图；

图6是在输出码为“xxxx00000”时，校正位的数值与电路失配信息的关系示意图；

图7是本发明采用校正模块中的补偿电容的结构示意图；

图8是增加补偿电容以后的分段式电容阵列示意图；

图9是本发明采用的数字校正逻辑的示意图；

图10是带有数字后端冗余校正的模数转换器的系统框图；

图11是数字校正逻辑的流程图。

具体实施方式

下面结合具体实施方式对本发明作进一步详细的描述。图10是带有数字后端校正功能的逐次逼近型模数转换器的结构框图，所示的框图中各部分模块的功能及其相互关系说明如下：比较器；与比较器输入端相连的带有校正模块的电荷重分配数模转换电路；与数模转换电路相连的采样保持电路；与比较器输出端相连的能够产生校正位的逐次逼近数字逻辑电路；与逐次逼近逻辑、数模转换器电路相连接的数字校正逻辑电路。采样保持电路采集输入的模拟信号并且一直保持；逐次逼近逻辑电路估计输入的模拟量，将数字信号输入数模转换电路，转换成估计的模拟量，再将估计的模拟量与采集的模拟量进行比较，比较结果反馈给逐次逼近逻辑。该逻辑通过二分法逐渐逼近所采集的模拟信号，最终得到最接近输入的数字输出；校正数字逻辑检测数字输出以及校正位，并将结果反馈给校正电容，进行实时校正。

下面具体说明本发明所采用的逐次逼近型模数转换器的转换和校正的过程：

首先说明逐次逼近型模数转换器的转换过程：在采样阶段，开关闭合，即所有电容的上极板连接到V_CM；高位端的电容下极板对输入电压V_IN进行采样，低位端的电容下极板连接到V_CM。在转换阶段，开关打开，高位端的所有电容下极板接到V_CM，从而将输入电压与V_CM进行比较。模数转换器的最高位D₈将由以下规则产生：如果V_P-V_CM>0,那么D₈＝0，同时电容C₇的下极板将被转接到地端GND；如果V_P-V_CM<0,则D₈＝1，电容C₇的下极板将被接到V_DD。然后，模数转换器的第二位输出D₇将以同样的方式产生。该过程一直持续到9位输出D₈～D₀全部转换完成。

接下来结合图11来说明逐次逼近型模数转换器的校正过程，：

1)数字校正逻辑电路从逐次逼近逻辑电路的数字输出中随机获取N个9位数字输出数码及其校正位输出D_CAL；

2)当逐次逼近逻辑电路的输出为“xxxx00000”时，数字校正逻辑电路会探测该输出码的校正位D_CAL；若D_CAL＝1，则将其标记为A组；若D_CAL＝0，则将其标记为B组；

3)数字校正逻辑电路中的9位计数器A和8位计数器B，分别用于统计A组数码和B组数码的数量；

4)如果计数器B的最高位先变成“1”，则会向上升/下降计数器C发送“下降”信号，控制补偿电容的开关，将补偿电容的容值减少0.5C；如果计数器A的最高位先变成“1”，则会向上升/下降计数器C发送“上升”信号，将补偿电容的容值增加0.5C；

5)步骤4)完成后，数字校正逻辑电路清空计数器A和B，并重复步骤1)到步骤5)。

Claims (4)

1.一种带有数字后端校正功能的逐次逼近型模数转换器，其特征在于包括：

比较器；

与比较器输入端相连的带校正模块的电荷重分配型数模转换器电路；

与上述的数模转换器电路、比较器相连的采样保持电路；

与比较器输出端相连的能够产生校正位的逐次逼近逻辑电路；

与逐次逼近逻辑电路、数模转换器电路相连接的数字校正逻辑电路。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于所述的校正模块是可调节的补偿电容，由四路开关控制的电容并联实现，这四路电容的容值分别为：0.5C，C，2C，4C；其中0.5C的电容由两个容值为C的单位电容串联得到，2C和4C的电容分别由两个和四个容值为C的单位电容并联得到，数字校正逻辑电路通过控制四路电容的开关来调整补偿电容的等效容值，调节范围为0～7.5C。

3.根据权利要求1所述的逐次逼近型模数转换器，其特征在于所述的数字校正逻辑电路包括：“xxxx00000”数据选择器、9位计数器A、8位计数器B、“1”选择器、“0”选择器、4位上升/下降计数器C，逐次逼近型模数转换器的9位输出数码与“xxxx00000”数据选择器的输入相连，校正位的输出与“1”选择器、“0”选择器的输入相连，“xxxx00000”与“1”选择器的输出共同连到9位计数器A的输入；“xxxx00000”与“0”选择器的输出共同连接到8位计数器B的输入；9位计数器A的最高位输出连接到4位上升/下降计数器C的“上升”输入端；8位计数器B的最高位输出端连接到4位上升/下降计数器C的“下降”输入端；4位上升/下降计数器C的四位输出分别连接到校正模块的四路开关，由高位到低位分别连接4C、2C、C、0.5C的电容开关。

4.一种如权利要求1所述逐次逼近型模数转换器的数字后端冗余校正方法，其特征在于包括如下步骤：

1)数字校正逻辑电路从逐次逼近逻辑电路的数字输出中随机获取N个9位数字输出数码及其校正位输出D_CAL；

2)当逐次逼近逻辑电路的输出为“xxxx00000”时，数字校正逻辑电路会探测该输出码的校正位D_CAL；若D_CAL＝1，则将其标记为A组；若D_CAL＝0，则将其标记为B组；

3)数字校正逻辑电路中的9位计数器A和8位计数器B，分别用于统计A组数码和B组数码的数量；

4)如果计数器B的最高位先变成“1”，则会向上升/下降计数器C发送“下降”信号，控制补偿电容的开关，将补偿电容的容值减少0.5C；如果计数器A的最高位先变成“1”，则会向上升/下降计数器C发送“上升”信号，将补偿电容的容值增加0.5C；

5)步骤4)完成后，数字校正逻辑电路清空计数器A和B，并重复步骤1)到步骤5)。