CN103475373A - 一种分段电容阵列结构数模转换器 - Google Patents

Abstract

本发明公开了一种分段电容阵列结构数模转换器，包括至少两个电容子阵列和至少一个桥接电容C_B，每个桥接电容C_B连接两个权重相邻的量化位的电容子阵列，每个桥接电容C_B的低位电容子阵列并联一个容值可调的补偿电容C_C，补偿电容C_C使得补偿后的低位电容子阵列的等效电容的容值和该桥接电容C_B连接的高位电容子阵列中最低位电容的容值相等。采用本发明实施例，通过引入容值可调的补偿电容C_C,根据桥接电容C_B及其两端电容子阵列公共节点处的寄生电容设定补偿电容C_C的容值，从而消除电容子阵列之间的电容失配，在消除增益误差的同时进一步提高其线性度，并最终改善逐次逼近ADC的DNL和INL。

Description

一种分段电容阵列结构数模转换器

技术领域

本发明属于电子电路领域，尤其涉及一种分段电容阵列结构数模转换器。

背景技术

基于电荷重分配原理的逐次逼近ADC（Analog to Digital Converter，模数变换器）具备功耗较低的优点，但按位数以二进制权重而显著增加的电容个数、以及由此引入的较大输入容性负载问题使得其应用有所限制。

为解决此问题，相关技术的做法是将整个电容阵列进行分段，并以一个（分2段）或多个（分多段）桥接电容连接。如图1所示意为一个8位的电荷重分配DAC(Digital to Analog Converter数模转换器)，电容C_B为桥接电容，分别连接左右2个电容子阵列。其中，左边的阵列对应权重较低的量化位，C_d为终端dummy（匹配）电容；而其右边的阵列对应转换权重较高的量化位。为保证电容重分配过程中桥接电容左边的那个子阵列的等效电容与其右边子阵列中最低位电容容值相等，桥接电容C_B只能取值单位电容C的非整数倍，显然，这会引入较严重的失配问题，并有可能因此导致增益误差。

此外，上述结构中还有一个更为严重的问题，由于桥接电容C_B左侧子阵列特殊的二进制容值设计，节点V_Q处以及节点V_Q和V_P之间存在不可忽略的寄生电容，并且其大小对工艺实现（金属走线路径，选用的层次）较为敏感，会在C_B左右两个电容子阵列间引入较大的失配，并最终引起DNL（DifferentialNonlinearity,差分非线性）和INL(Integral nonlinearity，积分非线性)的恶化。

发明内容

有鉴于此，本发明要解决的技术问题是提供一种分段电容阵列数模转换器及其失配校正方法，以解决寄生电容所引起的子阵列间失配问题，在消除增益误差的同时进一步提高其线性度，改善NDL和IDL。

本发明解决上述技术问题所采用的技术方案如下：

本发明提供的一种分段电容阵列结构数模转换器，包括比较器COMP、至少两个电容子阵列和至少一个桥接电容C_B，每个桥接电容C_B连接两个权重相邻的量化位的电容子阵列，其特征在于，每个桥接电容C_B的低位电容子阵列并联一个容值可调的补偿电容C_C，补偿电容C_C用于使得并联后的低位电容子阵列的等效电容的容值和该桥接电容C_B连接的高位电容子阵列中最低位电容的容值相等。

优选地，该数模转换器还包括校准控制模块，校准控制模块分别与比较器COMP和补偿电容C_C相连，用于根据桥接电容C_B的电容值、以及桥接电容C_B两端子阵列公共节点处的寄生电容设定补偿电容C_C的容值。

优选地，校准控制模块具体用于：在外部时钟信号的驱动下根据比较器COMP输出信号COMP输出一系列控制信号：Φ_C，Φ_S，Φ_CL，Φ_CM和CAL；其中，Φ_C为比较器COMP的控制时钟信号，Φ_S为节点V_P和V_Q的初始化电压开关信号，Φ_CL为桥接电容C_B左端电容子阵列开关控制信号，Φ_CM为桥接电容C_B右端电容子阵列最低位开关控制信号，而CAL表示等效的可调电容C_C电容值调节信号。

优选地，补偿电容C_C包括N组基本单元，每个基本单元由M个大小相等的容值C的电容串联后与其他单元并联到节点V_P，并且M个电容相连接的公共节点以及下端电容的另一端点均通过一个开关连接到地电位，其中N为自然数，M为大于1的自然数。

优选地，补偿电容C_C的容值满足以下关系式：

C_C=(2^k-1)·(C_B+C_P2)-2^k·C-C_P1

其中，k表示桥接电容C_B连接的低位电容子阵列的位数，C_B表示桥接电容C_B的容值，C_P1表示低位电容子阵列公共节点处对地等效寄生电容,C_P2表示高位电容子阵列公共节点处和低位电容子阵列公共节点处之间的等效寄生电容。

本发明实施例的提供的分段电容阵列结构数模转换器，通过引入容值可调的补偿电容C_C,根据桥接电容C_B实际的电容值大小、以及两端子阵列公共节点处的寄生电容设定补偿电容C_C的容值，使得桥接电容C_B左端子阵列的等效电容值与其右端最低权重位对应的电容大小相等，从而消除电容子阵列之间的电容失配，在消除增益误差的同时进一步提高其线性度，并最终改善逐次逼近ADC的NDL和IDL。

附图说明

图1为本发明相关技术的分段式电荷重分配电容阵列DAC的结构示意图。

图2为本发明实施例提供的分段式电荷重分配电容阵列DAC校正原理示意图。

图3为本发明优选实施例提供的分段式电荷重分配电容阵列DAC的结构示意图。

图4为本发明优选实施例提供的相关控制信号的时序图。

图5本发明优选实施例提供的一种补偿电容的结构示意图。

具体实施方式

为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚、明白，以下结合附图和实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如图2为本发明实施例提供的分段式电荷重分配电容阵列DAC校正原理示意图，图中：

电容C_B为桥接电容,分别连接左右2个电容子阵列。其中，左边的子阵列对应权重较低的量化位，而其右边的子阵列对应转换权重较高的量化位。C_d为电容子阵列最小权重位电容的匹配电容；C，2C，4C和8C分别代表子阵列中最低权重位电容以及其他各级权重按二进制增加的电容。

节点V_Q，为左端（低位）电容子阵列的电容公共节点。

节点V_p，为右端（高位）电容子阵列的电容公共节点。

等效电容C_P1，为节点V_Q对地等效寄生电容。

等效电容C_P2，为节点V_Q与V_P之间等效寄生电容。

补偿电容C_C,与桥接电容C_B左端的电容子阵列并联，其容值可调,通过设置补偿电容C_C电容值，可以使得并联后的左端电容子阵列的等效电容的容值和右边电容子阵列中最低位电容的容值相等。

比较器COMP，用于比较节点V_P处电压和Vreference信号，输出电压差异。

其中，比较器COMP的正输入端连接到节点Vp处电压，负输入端连接到参考电压信号Vreference；输出端信号应连接到所有阵列中各个电容接入的控制开关，或者相关的开关控制信号产生电路。其作用在于根据节点Vp处电压和给定参考电压之间的差异来给出控制状态信号以标明电容阵列中开关应处于ON或者OFF状态。

Vreference信号为比较器COMP输入参考电压，V_REF是参考电压，Vcm是输入信号共模电压，VIN是为ADC所需采样的输入信号。

输出节点V_P在ADC采样阶段会通过开关连接到输入信号共模电压V_CM，并且会在转换的最终阶段仍回到V_CM的电压水平，所以在后面的分析中可以视其为虚地端交流接地。由此可知，与节点V_P相连接的寄生电容并不会对ADC采样后的电荷重分配结果形成任何影响。

假设桥接电容C_B左端的电容子阵列中所有电容的下极板连接到节点V_X，那么根据分压原理有等式：

$V_Q=\frac{16C}{16C+C_C+C_{P1}+C_B+C_{P2}}\·V_X---\left(1\right)$

其中，V_Q表示低位电容子阵列的电容公共节点的电压值，C表示单位电容,C_c表示补偿电容的容值，C_B表示桥接电容C_B的容值，C_P1表示低位电容子阵列公共节点处对地等效寄生电容,C_P2表示高位电容子阵列公共节点处和低位电容子阵列公共节点处之间的等效寄生电容，V_X，表示采样阶段C_B左端的电容子阵列所有电容下极板通过开关连接到的共同节点的电压值。

进而可以计算出节点V_P处贡献的电荷量为：

$Q=(C_B+C_{P2})\·V_Q=\frac{(C_B+C_{P2})\·16C}{16C+C_C+C_B+C_{P1}+C_{P2}}\·V_X---\left(2\right)$

因此，如果假设桥接电容C_B左端的电容子阵列中所有电容等效为一个电容C_EF，则有

$C_{\mathrm{EF}}=\frac{(C_B+C_{P2})\·16C}{16C+C_C+C_B+C_{P1}+C_{P2}}---\left(3\right)$

那么通过调整补偿电容C_C的大小可以使得公式（3）中的C_EF等于单位电容值C；并且，可以很容易计算出此时C_C应满足下式

C_C=15·(C_B+C_P2)-16C-C_P1         （4）

考虑更一般的情形，假设桥接电容C_B左端是一个k位的电容阵列，那么其在节点V_P处的等效电容可表示为

$C_{\mathrm{EF}-k}=\frac{(C_B+C_{P2})\·2^{k}C}{2^{k}C+C_C+C_B+C_{P1}+C_{P2}}---\left(5\right)$

类似的，当C_C满足关系：

C_C=(2^k-1)·(C_B+C_P2)-2^k·C-C_P1    （6）

可以使得桥接电容C_B左端的电容子阵列等效电容无视关键节点寄生电容影响以及C_B本身非整数倍取值的影响而达到理想的匹配数值。

如图3所示为本发明优选实施例提供的分段式电荷重分配电容阵列DAC的结构示意图，本实施例在图2的基础上增加了Calibration Control Logic（校准控制模块），校准控制模块用于根据桥接电容C_B的电容值、以及桥接电容C_B两端子阵列公共节点处的寄生电容设定补偿电容C_C的容值。

具体来说，校准控制模块在外部时钟信号CLK的驱动下根据比较器COMP输出信号COMP输出一系列控制信号：Φ_C，Φ_S，Φ_CL，Φ_CM和CAL。其中，Φ_C为比较器COMP的控制时钟信号，Φ_S为节点V_P和V_Q的初始化电压开关信号，Φ_CL为桥接电容C_B左端电容子阵列开关控制信号，Φ_CM为桥接电容C_B右端电容子阵列最低位开关控制信号，而CAL表示等效的可调电容C_C电容值调节信号。为简化叙述，图3中只展示出一种单端电路，但实际上应用于全差分电路也是没有丝毫问题的。图中Vreference信号为比较器COMP输入参考电压，其他各部分标识定义与图2中描述相同。另外，为方便描述，做如下设定：Φ_C每周期下降沿时比较器COMP输出结果，并锁存至下一个时钟下降沿；Φ_S为高电平时接通开关；Φ_CL和Φ_CM为高电平时开关接通到参考电压VREF，低电平时接通到地电平。

在校正过程中，比较器COMP通过比较节点V_P处电压和输入信号共模电压V_CM，并将其之间的差异反馈到校准控制模块，根据内置算法改变信号CAL以调节补偿电容C_C的电容值，并最终使得上述2个电压差异消失。

举例而言，考虑到桥接电容C_B的失配、节点寄生电容C_P1和C_P2的影响，假设补偿电容C_C的电容值太小，那么C_B左端电容子阵列等效电容值就会稍大于其右端电容子阵列最低权重位电容的容值。因为采样完成之后节点V_P处的电荷必须保持守恒，所以节点V_P处的电压就会稍小于VCM。那么在后续的校正过程中，模块Calibration Logic Control会根据比较器COMP输出信号COMP来调整CAL以逐步增大补偿电容C_C的数值大小，最终实现C_B左端电容子阵列等效电容值与其右端电容子阵列最低权重位电容的容值相平衡。

请参阅图4的相关控制信号的时序图，Φ_C为比较器COMP的控制时钟信号，Φ_S为节点V_P和V_Q的初始化电压开关信号，Φ_CL为桥接电容C_B左端电容子阵列开关控制信号，Φ_CM为桥接电容C_B右端电容子阵列最低位开关控制信号，而CAL表示等效的可调电容C_C电容值调节信号。Φ_S为高电平时接通开关，此时节点V_P和节点V_Q连接到共模电压端Vcm；Φ_CL和Φ_CM为高电平时开关接通到参考电压VREF，低电平时接通到地电平。

下面以图4中信号Φ_S的第一个完整周期为限来说明电路的相关动作：

1）信号Φ_S为高电平周期

C_B右端电容子阵列中权重最低位电容C的下极板连接到地电平，上极板连接到共模电压信号Vcm。

C_B左端电容子阵列中所有电容的下极板都连接到参考电压VREF，上极板都连接到共模电压信号Vcm。

电容C_B上下极板间电压差为0。

此阶段中所有电容完成充电。

2）信号ΦS为低电平周期

C_B右端电容子阵列中权重最低位电容C的下极板连接到参考电压VREF，上极板与共模电压信号Vcm断开，处于悬空状态。

C_B左端电容子阵列中所有电容的下极板都连接到地电平，上极板都连接与共模电压信号Vcm断开，处于悬空状态。

此阶段中所有电容进入电荷重分配阶段，电容Cb上下极板间电压不为0。此时一般情况下在Calibration完成前，节点Vp处电压与共模电压Vcm不相等，所以比较器会在本周期结束时输出信号Vp与参考电压VREF比较结果，并据此产生可调电容C_C电容值调节信号CAL。

需要说明的是，图3仅仅一个8位两段式的电荷重分配DAC为例，实际中可以有多种替换方案，比如可以为多位，电容阵列也可以分多段，只要包括至少两个电容子阵列和至少一个桥接电容C_B，每个桥接电容C_B连接两个权重相邻的量化位的电容子阵列，每个桥接电容C_B的权重较低的量化位对应电容子阵列并联容值可调的补偿电容C_C，使得并联后的电容子阵列的等效电容的容值和权重较高的量化位对应的电容子阵列中最低位电容的容值相等均可实现本实施例的方案。

采用本发明实施例，通过引入一个等效的可调整电容C_C，依据桥接电容C_B实际的电容值大小、以及寄生电容C_P1和C_P2的影响来设定C_C的容值，从而实现两个电容子阵列之间失配的校正，消除失配造成的影响。

如图5所示为本发明优选实施例提供的一种补偿电容C_C的结构示意图，图中：每个基本单元由2个大小相等容值C的电容串联后与其他单元并联到节点V_P，并且2个电容相连接的公共节点以及下端电容的另一端点均通过一个开关连接到地电位。对于每个基本单元而言，如果上端开关接通、下端开关断开，那么其等效电容为1C；如果上端开关断开、下端开关接通则其等效电容为0.5C；如果上端开关和下端开关均断开，则其等效输出电容为0.显而易见的是，该结构中每个基本单元的最小调节步长为0.5C，最小取值为0，最大取值为1C。

实际中，上述基本单元的数目N可以根据需求灵活选取。另外，为简化其开关控制，对于N组基本单元，可以引入2N位的温度计编码。

本实施例仅以每个基本单元通过两个大小相等容值C的电容串联为例来说明，实际中可以采用任意个大小相等容值C的电容串联同样可以达到本发明的目的。

本发明实施例的提供的分段电容阵列结构数模转换器，通过引入容值可调的补偿电容C_C,根据桥接电容C_B实际的电容值大小、以及两端子阵列公共节点处的寄生电容设定补偿电容C_C的容值，使得桥接电容C_B左端子阵列的等效电容值与其右端最低权重位对应的电容大小相等，从而消除电容子阵列之间的电容失配，在消除增益误差的同时进一步提高其线性度，并最终改善逐次逼近模数转换器的NDL和IDL。

以上参照附图说明了本发明的优选实施例，并非因此局限本发明的权利范围。本领域技术人员不脱离本发明的范围和实质内所作的任何修改、等同替换和改进，均应在本发明的权利范围之内。

Claims (5)

1.一种分段电容阵列结构数模转换器，包括比较器COMP、至少两个电容子阵列和至少一个桥接电容C_B，每个桥接电容C_B连接两个权重相邻的量化位的电容子阵列，其特征在于，每个桥接电容C_B的低位电容子阵列并联一个容值可调的补偿电容C_C，所述补偿电容C_C用于使得并联后的低位电容子阵列的等效电容的容值和该桥接电容C_B连接的高位电容子阵列中最低位电容的容值相等。

2.根据权利要求1所述的数模转换器，其特征在于，还包括校准控制模块，所述校准控制模块分别与所述比较器COMP和所述补偿电容C_C相连，用于根据桥接电容C_B的电容值、以及桥接电容C_B两端子阵列公共节点处的寄生电容设定补偿电容C_C的容值。

3.根据权利要求2所述的数模转换器，其特征在于，所述校准控制模块具体用于：在外部时钟信号的驱动下根据比较器COMP输出信号COMP输出一系列控制信号：Φ_C，Φ_S，Φ_CL，Φ_CM和CAL；其中，Φ_C为比较器COMP的控制时钟信号，Φ_S为节点V_P和V_Q的初始化电压开关信号，Φ_CL为桥接电容C_B左端电容子阵列开关控制信号，Φ_CM为桥接电容C_B右端电容子阵列最低位开关控制信号，而CAL表示等效的可调电容C_C电容值调节信号。

4.根据权利要求1所述的数模转换器，其特征在于，所述补偿电容C_C包括N组基本单元，每个基本单元由M个大小相等的容值C的电容串联后与其他单元并联到节点V_P，并且M个电容相连接的公共节点以及下端电容的另一端点均通过一个开关连接到地电位，其中N为自然数，M为大于1的自然数。

5.根据权利要求1-4任意一项权利要求所述的数模转换器，其特征在于，所述补偿电容C_C的容值满足以下关系式：

C_C=(2^k-1)·(C_B+C_P2)-2^k·C-C_P1

其中，k表示桥接电容C_B连接的低位电容子阵列的位数，C_B表示桥接电容C_B的容值，C_P1表示低位电容子阵列公共节点处对地等效寄生电容,C_P2表示高位电容子阵列公共节点处和低位电容子阵列公共节点处之间的等效寄生电容。

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