CN104124967A - 一种分段电容阵列型逐次逼近模数转换器校准结构及方法 - Google Patents

Abstract

本发明公开了一种分段电容阵列型逐次逼近模数转换器校准结构,包括主DAC、比较器和数字逻辑控制器，主DAC采用分段式电容阵列结构，其中，自最高段电容阵列至低段电容阵列、相邻两段电容阵列之间均分别设有桥接电容，次高段电容端与地之间设有可变电容；通过比较器判断电容阵列的输出电压V与0之差，并将可变电容的电容值置于满足采用校准的分段式电容阵列结构之前的电容阵列二分算法的电容值，即校准临界点，以达到校准目的。本发明校准方法是由数字逻辑控制器的工作时序实现，可以消除由于生产工艺偏差及非理想寄生效应带来的桥接电容失配，进而消除桥接电容失配造成的模数转换器非线性误差，提高其转换精度。

Description

一种分段电容阵列型逐次逼近模数转换器校准结构及方法

技术领域

本发明属于模拟数字混合信号集成电路设计领域，特别涉及一种分段式电容阵列逐次逼近模数转换器的校准方法。

背景技术

随着信息产业的快速发展，模数转换器(ADC)广泛应用在高速通信系统等数模混合系统之中。相对于以∑-Δ型及闪速型(FLASH)ADC为典型代表的高精度和高速模数转换器，逐次逼近型(SAR)ADC因具有低功耗、中等精度和中等转换速率的综合优势，应用场合十分广泛。

图1所示为逐次逼近型ADC系统框图，主要部件为：主数模转换器(DAC)，比较器及时序控制部分。其简明工作原理为：先将输入信号与0.5VREF(基准电压)作比较，视其比较结果将输入信号再次与0.25VREF或0.75VREF作比较，以此类推采用二分算法逐次比较，直至ADC设计精度。

在电荷分配型SAR-ADC中，电容阵列主DAC是转换器达到转换精度的关键部件。图2显示了一种典型的分段式电容阵列结构。分段式电容阵列又包括但不限于两段式，三段式等不同阵列形式。图2中显示的为典型的两段式结构，其主要组成为M位高段电容、N位低段电容及桥接电容。桥接电容的使用使得此结构大大减少了同等精度下所需电容阵列电容个数，节省了芯片版图面积，降低了电路成本。

而正是由于使用了此结构，相对于高段及低段电容，桥接电容的工艺生产精度对ADC整体转换精度有着更为重要的影响。由于电容存在工艺偏差及寄生电容影响，桥接电容(C_B)的失配会使ADC整体输出产生周期性的非线性误差，降低转换器精度。

发明内容

针对上述现有技术，本发明提供一种应用于分段式电容阵列型逐次逼近模数转换器非线性误差的校准方法，本方法可以消除由于生产工艺偏差及非理想寄生效应带来的桥接电容失配，进而消除桥接电容失配造成的模数转换器非线性误差，提高其转换精度。

本发明一种分段电容阵列型逐次逼近模数转换器校准结构,包括主DAC、比较器和数字逻辑控制器，所述主DAC采用分段式电容阵列结构，所述分段式电容阵列结构中：自最高段电容阵列至低段电容阵列、相邻两段电容阵列之间均分别设有桥接电容，次高段电容阵列与桥接电容相接端与地之间设有可变电容；所述可变电容由若干个并联的电容单元所组成的电容阵列组成，每个电容单元包括多个相互连接的电容与开关，其中，每个电容均有与地相连的控制开关；设：主DAC的输出电压为：

$V=-V_{\mathrm{in}}+[\frac{C_1}{C_1+C_2}+\frac{C_3}{(C_1+C_2)(\frac{C_3}{{C_B}^{\′}}+\frac{C_4+C_V}{{C_B}^{\′}}+1)}]\·V_{\mathrm{ref}}---\left(1\right)$

公式(1)中，V是主DAC的输出电压，单位V；V_in为模数转换器输入信号电压，单位V；V_ref为模数转换器输入基准电压，单位V；C_v为可变电容的电容值，单位C；C_B’为优化的桥接电容的电容值，单位C；C₁为最高段电容阵列中与基准电压相接的等效电容值，单位C；C₂为最高段电容阵列中与地相接的等效电容值，单位C；C₃为除最高段电容阵列外的其余段电容阵列中与基准电压相接的等效电容值，单位C；C₄为除最高段电容阵列外的其余段电容阵列中与地相接的等效电容值，单位C；通过比较器判断电容阵列的输出电压V与0之差，并将可变电容的电容值置于满足采用校准的分段式电容阵列结构之前的电容阵列二分算法的电容值；即，除高段外其余段电容阵列的等效电容及所有桥接电容的等效电容之和与最高段电容阵列的最低位电容值相等；选定可变电容的量程后，根据可变电容的量程、分段式电容阵列结构和工艺要求确定优化的桥接电容的电容值为C_B’＝k﹒C_B，其中，C_B为未采用校准结构的初始桥接电容的电容值，单位C；且有：

$1<k\&le;\frac{C_3+C_4+C_{\mathrm{VMAX}}}{C_3+C_4}---\left(2\right)$

公式(2)中，k为无量纲系数，C_VMAX为可变电容电容满量程容值，单位C。

本发明一种分段电容阵列型逐次逼近模数转换器校准方法,采用上述分段电容阵列型逐次逼近模数转换器校准结构，并由数字逻辑控制器的工作时序实现，具体包括：

校准状态0：先将可变电容的电容值置为最小值，然后，进入状态1；

校准状态1：依次将：除最高段外其余段电容阵列的电容下极板置GND，最高段电容阵列的电容下极板开关置基准电压V_ref，主DAC输出端置共模电平VCM；然后，进入状态2；

校准状态2：依次将：将主DAC输出与DAC输出端置共模电平VCM断开，除最高段外其余段电容阵列的电容下极板置基准电压V_ref，将最高段电容阵列的最低位置为地GND，将最高段电容阵列中，除最低位之外的其余位均置为基准电压V_ref；然后，进入状态3；

校准状态3：若比较器输出为高电位，则将可变电容以可变的最高精度增加一位，并返回状态1；若比较器输出为低电位，则数字逻辑控制器记录此时的可变电容的电容值，并结束校准；并在后续的模数转换器正常工作状态时，保持该可变电容的电容值不变。

与现有技术相比，本发明的有益效果是：

通过本发明的校准方法，可以补偿SAR-ADC分段式电容阵列中桥接电容失配，平衡高段与低段电容阵列，减小失配，修正二分算法，进而减小ADC的非线性误差，提高ADC整体转换精度。

附图说明

图1是逐次逼近型ADC系统框图；

图2是一种典型的分段式电容阵列结构；

图3是本发明校准方法涉及的系统框图；

图4是采用本发明校准方法的两段式电容阵列具体结构；

图5是简化的多段式电容阵列结构；

图6是本校准方法中校准状态1的示意图；

图7是本校准方法中校准状态2的示意图；

图8是校准结构中的可变电容的一种实现方案示意图；

图9是校准结构中的可变电容的另一种实现方案示意图。

具体实施方式

下面结合具体实施方式对本发明作进一步详细地描述。

图1所示为逐次逼近型ADC系统框图，主要部件为：主数模转换器(DAC)，比较器及时序控制部分。其简明工作原理为：先将输入信号与0.5VREF(基准电压)作比较，视其比较结果将输入信号再次与0.25VREF或0.75VREF作比较，以此类推采用二分算法逐次比较，直至ADC设计精度。

本发明公开了一种分段电容阵列型逐次逼近模数转换器校准结构,包括主DAC、比较器和数字逻辑控制器，所述主DAC采用分段式电容阵列结构，所述分段式电容阵列结构中：自最高段电容阵列至低段电容阵列、相邻两段电容阵列之间均分别设有桥接电容C_B’，次高段电容阵列与桥接电容相接端与地之间设有可变电容C_v；即若分段电容阵列为两段式，则在低段电容阵列与桥接电容相接处与地之间设有可变电容C_v；若分段电容阵列为多段式(三段及以上)，则在第二最高段电容阵列与桥接电容相接处与地之间设有可变电容C_v。

图3显示了本校准方法的ADC系统框图。图3中核心部件为优化的桥接电容C_B’，可变电容Cv以及数字时序控制部分中包含的校准算法。其中电容C_B’为桥接最高段电容阵列及次高段电容阵列间的桥接电容；Cv为C_B’的次高段电容端与地之间的可变电容。当电容阵列采用三段或其他结构，即存在多个桥接电容时，最高段电容阵列及次高段电容阵列间的桥接电容对整体影响最大，故对此电容进行优化。

下面同样以两段式电容阵列结构为例，具体说明本校准方法具体工作原理及过程。

图4为采用本校准结构的两段式电容阵列具体结构。主要组成为高段电容阵列，低段电容阵列，优化的桥接电容C_B’，可变电容Cv。相较于图2，图4中的核心部分为优化的桥接电容C_B’，可变电容Cv。

所述可变电容C_v由若干个并联的电容单元所组成的电容阵列组成。其中，每个电容单元可由不同的形式来实现，例如图8中每个电容单元由两个串联的电容构成，图9中电容单元取不同的电容值。但无论电容单元采用哪种结构，其基本特征是：每个电容单元包括多个相互连接的电容与开关，其中，每个电容均有与地相连的控制开关。

根据不同的两段式结构(M，N值)以及不同生产工艺要求，可得出原始C_B值。图2结构中理想C_B值为1C。图5为基于图4得出的简化的电容阵列，其中电容C1～C4为根据上次转换结果所得出的电容值，单位均为库伦C；设：主DAC(分段式电容阵列)的输出电压为：

$V=-V_{\mathrm{in}}+[\frac{C_1}{C_1+C_2}+\frac{C_3}{(C_1+C_2)(\frac{C_3}{{C_B}^{\&prime;}}+\frac{C_4+C_V}{{C_B}^{\&prime;}}+1)}]\&CenterDot;V_{\mathrm{ref}}---\left(1\right)$

公式(1)中，V是采用本发明校准结构后，主DAC的输出电压，单位V；V_in为模数转换器输入信号电压，单位V；V_ref为模数转换器输入基准电压，单位V；C_v为可变电容的电容值，单位C；C_B’为优化的桥接电容的电容值，单位C。

本发明可以校准采用分段式的不同模数转换器，公式(1)中的C₁、C₂、C₃和C₄四个电容值(单位库伦C)是图5中简化的电容阵列结构所抽象出的电容容值，在不同的电路及在电路不同的工作状态时有不同的具体数值。其中，C₁为最高段电容阵列中与基准电压相接的等效电容值；C₂为最高段电容阵列中与地相接的等效电容值；C₃为除最高段电容阵列外的其余段电容阵列中与基准电压相接的等效电容值；C₄为除最高段电容阵列外的其余段电容阵列中与地相接的等效电容值。

通过比较器判断电容阵列的输出电压V与0之差，并将可变电容Cv的电容值置于满足采用校准的分段式电容阵列结构之前的电容阵列二分算法的电容值，即，除高段外其余段电容阵列的等效电容及所有桥接电容的等效电容之和与最高段电容阵列的最低位电容值相等；根据设计校准量程和精度，选定可变电容Cv的量程和精度，在选定可变电容Cv量程后，根据可变电容Cv的量程、分段式电容阵列结构和工艺要求设定k值，从而确定优化的桥接电容的电容值为C_B’＝k﹒C_B，其中，C_B为未采用校准结构的初始桥接电容的电容值，单位C，该电容值根据分段式电容阵列的结构来确定；其中k值大于1，且有：

$1<k\&le;\frac{C_3+C_4+C_{\mathrm{VMAX}}}{C_3+C_4}---\left(2\right)$

公式(2)中，k为无量纲系数，C_VMAX为可变电容电容满量程容值，单位C；

由公式(1)看出Cv与C_B’存在的相互补偿关系，设计可变电容Cv量程越大，可校准范围越大，设定k值也应越大。通过k值的放大，可将校准范围控制在Cv的可控范围内，以保证校准临界点的实现。即通过Cv可以补偿因C_B的失配，进而校准C_B导致的非线性错误。对于分段式电容阵列，由逐次逼近型ADC算法可知，低段电容及所有桥接电容值之和与最高段电容最低位值应相等。使用原电路结构，通过比较器比较两者之差，可将可变电容值置于满足原电容阵列二分算法的电容值，即校准临界点，以达到校准目的。

采用本发明分段电容阵列型逐次逼近模数转换器校准结构进行校准的方法,是由数字逻辑控制器的工作时序实现。

在ADC进入工作状态之前，先进行校准，校准结束后数字逻辑控制部分固定Cv值，进入模数转换工作状态。在工作状态时，保持Cv值不变。

具体包括：

校准状态0：先将可变电容的电容值置为最小值，然后，进入状态1；

校准状态1：如图6所示，依次将：除最高段外其余段电容阵列的电容下极板置GND，最高段电容阵列的电容下极板开关置基准电压V_ref，主DAC输出端置共模电平VCM；然后，进入状态2；

校准状态2：如图7所示，依次将：将主DAC输出与DAC输出端置共模电平VCM断开，除最高段外其余段电容阵列的电容下极板置基准电压V_ref，将最高段电容阵列的最低位置为地GND，将最高段电容阵列中，除最低位之外的其余位均置为基准电压V_ref；然后，进入状态3；

校准状态3：若比较器输出为高电位，则将可变电容以可变的最高精度增加一位，并返回状态1；若比较器输出为低电位，则数字逻辑控制器记录此时的可变电容的电容值，结束校准进入模数转换工作状态；并在后续的模数转换器正常工作状态时，保持该可变电容的电容值不变。

本发明中所描述的校准结构和校准算法是配合使用的。采用分段式电容阵列的SAR-ADC中的电容阵列有两段式，三段式等多种不同阵列形式。本校准方法适用于多种不同的分段式电容阵列结构。同时，校准结构中的可变电容Cv又有多种实现方案，例如图8和图9分别为两种不同的Cv的具体实现方案。图8为一种简明的基本实现方案，图9为一种优化的Cv实现方案，可以节约校准电容阵列面积。

尽管上面结合图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以作出很多变形，这些均属于本发明的保护之内。

Claims (2)

1.一种分段电容阵列型逐次逼近模数转换器校准结构,其特征在于，

包括主DAC、比较器和数字逻辑控制器，所述主DAC采用分段式电容阵列结构，所述分段式电容阵列结构中：自最高段电容阵列至低段电容阵列、相邻两段电容阵列之间均分别设有桥接电容，次高段电容阵列与桥接电容相接端与地之间设有可变电容；

所述可变电容由若干个并联的电容单元所组成的电容阵列组成，每个电容单元包括多个相互连接的电容与开关，其中，每个电容均有与地相连的控制开关；

设：主DAC的输出电压为：

$V=-V_{\mathrm{in}}+[\frac{C_1}{C_1+C_2}+\frac{C_3}{(C_1+C_2)(\frac{C_3}{{C_B}^{\&prime;}}+\frac{C_4+C_V}{{C_B}^{\&prime;}}+1)}]\&CenterDot;V_{\mathrm{ref}}---\left(1\right)$

公式(1)中，

V是主DAC的输出电压，单位V；

V_in为模数转换器输入信号电压，单位V；

V_ref为模数转换器输入基准电压，单位V；

C_v为可变电容的电容值，单位C；

C_B’为优化的桥接电容的电容值，单位C；

C₁为最高段电容阵列中与基准电压相接的等效电容值，单位C；

C₂为最高段电容阵列中与地相接的等效电容值，单位C；

C₃为除最高段电容阵列外的其余段电容阵列中与基准电压相接的等效电容值，单位C；

C₄为除最高段电容阵列外的其余段电容阵列中与地相接的等效电容值，单位C；

通过比较器判断电容阵列的输出电压V与0之差，并将可变电容的电容值置于满足采用校准的分段式电容阵列结构之前的电容阵列二分算法的电容值，即，除高段外其余段电容阵列的等效电容及所有桥接电容的等效电容之和与最高段电容阵列的最低位电容值相等；

选定可变电容的量程后，根据可变电容的量程、分段式电容阵列结构和工艺要求确定优化的桥接电容的电容值为C_B’＝k﹒C_B，其中，C_B为未采用校准结构的初始桥接电容的电容值，单位C；且有：

$1<k\&le;\frac{C_3+C_4+C_{\mathrm{VMAX}}}{C_3+C_4}---\left(2\right)$

公式(2)中，k为无量纲系数，C_VMAX为可变电容电容满量程容值，单位C。

2.一种分段电容阵列型逐次逼近模数转换器校准方法,其特征在于，采用如权利要求1所述分段电容阵列型逐次逼近模数转换器校准结构，并由数字逻辑控制器的工作时序实现，具体包括：

校准状态0：先将可变电容的电容值置为最小值，然后，进入状态1；

校准状态1：依次将：除最高段外其余段电容阵列的电容下极板置GND，最高段电容阵列的电容下极板开关置基准电压V_ref，主DAC输出端置共模电平VCM；然后，进入状态2；

校准状态2：依次将：将主DAC输出与DAC输出端置共模电平VCM断开，除最高段外其余段电容阵列的电容下极板置基准电压V_ref，将最高段电容阵列的最低位置为地GND，将最高段电容阵列中，除最低位之外的其余位均置为基准电压V_ref；然后，进入状态3；

校准状态3：若比较器输出为高电位，则将可变电容以可变的最高精度增加一位，并返回状态1；若比较器输出为低电位，则数字逻辑控制器记录此时的可变电容的电容值，并结束校准；并在后续的模数转换器正常工作状态时，保持该可变电容的电容值不变。