CN110401449A - 一种高精度sar adc结构及校准方法 - Google Patents

Abstract

本发明涉及一种高精度SAR ADC（逐次逼近模数转换器）结构及校准方法，包括采样保持电路、主DAC（数模转换器）、桥接电容校准模块、校准DAC（数模转换器）、比较器、数字校准和逻辑控制模块；所述桥接电容校准模块受数字校准和逻辑控制模块的控制对主DAC进行桥接电容校准；所述校准DAC受数字校准和逻辑控制模块的控制对主DAC进行电容失配校准。本发明的结构不需要复杂的校准电路，不影响SAR ADC的正常量化过程，随时都可以开启校准，校准时不需要额外的输入信号，可广泛应用于电容阵列型SAR ADC。

Description

一种高精度SAR ADC结构及校准方法

技术领域

本发明涉及模拟数字信号转换技术领域，特别是一种高精度SAR ADC结构及校准方法。

背景技术

我们所生存的环境中的信号(如温度、声音和图像等)均为连续模拟的，但现代电子技术能处理的只有离散的数字信号。因此能将现实中模拟信号转化为计算机能够处理的数字信号的模数转换器的存在就显得尤为重要了。模数转换器(Analog-to-DigitalConverter，ADC)将模拟信号转换成数字信号，是模拟系统与数字系统接口的关键部件，长期以来一直被广泛应用于雷达、通信、测控、医疗、仪表、图像和音频等领域。数字信号处理技术和通信产业的迅猛发展，推动着ADC逐步向高速度、高精度和低功耗的方向发展。

逐次逼近模数转换器(Successive Approximation Register ADC，SAR ADC)与其他几种ADC在精度和速度方面的对比：高速度ADC的典型结构是Flash型ADC，高精度ADC的典型结构是∑-Δ型ADC，这两种结构分别在速度、精度方面具有绝对优势，在速度、精度两个垂直市场上得到了广泛应用。然而，在其他广阔的应用领域中，人们往往需要一种中等速度、中等精度、低功耗、低成本的ADC，而SAR ADC满足了这种需求，占据了广阔的水平市场。

SAR ADC一般主要由DAC阵列，逐次逼近控制逻辑和Latch比较器构成。根据SAR内部DAC结构的不同，可以将SAR ADC分为电阻分压型、电流叠加型、电荷再分配型等等。其中，最常用的结构是电荷再分配型，由于电荷可以直接存储在电容阵列中，因此电荷再分配型DAC不需要设计额外的保持电路。电容阵列DAC没有静态功耗，相对于电阻分压型和电流叠加型DAC，节省了能耗。同时在现代CMOS工艺中，金属电容的匹配精度比电阻和MOS高很多，比较容易达到更高的精度。

然而电容阵列SAR ADC由于生产工艺，存在电容失配，导致ADC性能下降的问题。

发明内容

有鉴于此，本发明的目的是提出一种高精度SAR ADC结构及校准方法，该结构不需要复杂的校准电路，不影响SAR ADC的正常量化过程，随时都可以开启校准，校准时不需要额外的输入信号，可广泛应用于电容阵列型SAR ADC。

本发明采用以下方案实现：一种高精度SAR ADC结构，包括采样保持电路、主DAC、桥接电容校准模块、校准DAC、比较器、数字校准和逻辑控制模块；

输入信号依次经采样保持电路、主DAC连接至比较器，所述数字校准和逻辑控制模块分别与主DAC、桥接电容校准模块、校准DAC以及比较器电性相连；

所述桥接电容校准模块受数字校准和逻辑控制模块的控制对主DAC进行桥接电容校准；

所述校准DAC受数字校准和逻辑控制模块的控制对主DAC进行电容失配校准。

进一步地，所述主DAC电路为电容阵列DAC，并采用了上极板采样技术与Vcm-based开关时序，同时使用了分段的桥接电容阵列，极大的降低了电容数目与开关能耗。由于桥接电容的偏差可能导致系统的非线性，性能下降，因此加入桥接电容校准模块调整桥接电容的线性度。桥接电容校准模块主要由可调电容和驱动开关构成，可调电容的大小主要受数字校准与逻辑控制模块控制。为了降低匹配性的要求，可调电容采用温度码控制，保证了可调电容调节时的单调性。

进一步地，所述校准DAC由电容式DAC与驱动开关构成。校准DAC不仅被用来量化主DAC的非线性，同时在正常量化过程中被用来补偿主DAC的非线性。校准DAC同样为二进制电容阵列DAC，使用上极板采样技术与Vcm-based开关时序。

进一步地，所述比较器包括级联的放大器与锁存器，前置放大器抑制后级锁存器的失调，同时前置放大器使用输出失调存储技术消除自身的失调电压。

进一步地，所述前置放大器的级数为3级。每个前置放大器仅包含一个输出极点。前置放大器用来完成对输入信号的放大功能，同时抑制后级动态锁存器的失调电压。比较器有两个工作相位，第一个相位是自调零相位，比较器的输入端短接，对输入失调电压进行放大并存储在级间耦合电容中。第二个相位是正常的比较相位，输入信号与失调电压一起被放大，在输出中减去放大后的输入失调电压，降低了等效的输入失调电压。

进一步地，所述桥接电容校准具体包括以下步骤：

步骤S11：比较器自调零；

步骤S12：主DAC置位；

步骤S13：根据比较器的比较结果，若比较结果为0，则进入步骤S14，若比较结果为1，则进入步骤S15；

步骤S14：减小桥接电容校准模块中的可调电容的步长，并判断当前可调电容的电容值是否达到最小，若是，则结束，否则进入步骤S16；

步骤S15：判断比较器的输出是否从0变为1，若是，则结束，否则，增大桥接电容校准模块中的可调电容的步长，之后判断当前可调电容的电容值是否达到最大，若是，则结束，否则进入步骤S16；

步骤S16：多次比较求取量化均值，并返回步骤S11。

进一步地，所述电容失配校准具体包括以下步骤：

步骤S21：控制主DAC产生误差电压，使用校准DAC对主DAC的误差电压进行量化，得到误差码字；

步骤S22：根据校准DAC量化后得到的误差码字，使用自校准算法计算出高位主DAC电容对应的权重误差；

步骤S23：根据高位主DAC电容对应的权重误差，根据上一次量化的结果，通过控制校准DAC动态补偿主DAC的误差电压，消除主DAC电容阵列的非线性。

本发明还提供了一种基于上文所述的高精度SAR ADC结构的校准方法，首先进行桥接电容校准，之后进行电容失配校准，然后进入正常的量化过程。

进一步地，所述桥接电容校准具体包括以下步骤：

步骤S11：比较器自调零；

步骤S12：主DAC置位；

步骤S13：根据比较器的比较结果，若比较结果为0，则进入步骤S14，若比较结果为1，则进入步骤S15；

步骤S14：减小桥接电容校准模块中的可调电容的步长，并判断当前可调电容的电容值是否达到最小，若是，则结束，否则进入步骤S16；

步骤S15：判断比较器的输出是否从0变为1，若是，则结束，否则，增大桥接电容校准模块中的可调电容的步长，之后判断当前可调电容的电容值是否达到最大，若是，则结束，否则进入步骤S16；

步骤S16：多次比较求取量化均值，并返回步骤S11。

较佳的，桥接电容校准过程包含了粗调与细调两个步骤。粗调过程(步骤S15)中每次可调电容变化的步长为C，细调过程(步骤S14)中每次可调电容变化的步长为0.25C。每次可调电容电容变化后，根据比较器的比较结果决定下一次可调电容的变化。在单个比较过程中，通过多次比较求取平均值，降低噪声对校准过程的干扰。

进一步地，所述电容失配校准具体包括以下步骤：

步骤S21：控制主DAC产生误差电压，使用校准DAC对主DAC的误差电压进行量化，得到误差码字；通常高位电容的权重误差对系统性能影响比较重要，因此只对高5位电容权重进行校准。对高5位电容误差电压进行量化，得到数字化的误差电压值记为D1…D5。

步骤S22：根据校准DAC量化后得到的误差码字，使用自校准算法计算出高位主DAC电容对应的权重误差；

步骤S23：根据高位主DAC电容对应的权重误差，根据上一次量化的结果，通过控制校准DAC动态补偿主DAC的误差电压，消除主DAC电容阵列的非线性；若上一次量化的结果为1，则需要减去该位电容对应的权重误差；若上一次量化的结果为0，则需要加上该位电容对应的权重误差。在量化过程中，权重误差累计为sum_error，根据sum_error的正负，控制校准DAC产生对应的电压补偿主DAC电容误差。高位电容量化结束后，校准DAC的控制码字保持不变。

其中，自校准算法采用下式：

式中，e₁₄、e₁₃、e₁₂、e₁₁、e₁₀分别表示MSB高5位电容的偏差，D₁、D₂、D₃、D₄、D₅分别表示数字化的高五位的误差电压值。

与现有技术相比，本发明有以下有益效果：本发明能够克服电容阵列SAR ADC由于生产工艺存在电容失配，导致ADC性能下降的问题，提出了一种高精度的电容阵列SAR ADC结构以及配套的校准算法，该结构不需要复杂的校准电路，不影响SAR ADC的正常量化过程，随时都可以开启校准，校准时不需要额外的输入信号，可广泛应用于电容阵列型SARADC。

附图说明

图1为本发明实施例的电容式SAR ADC结构以及对应的数字校准和控制逻辑框图。

图2为本发明实施例的带有桥接电容校准的分段式电容阵列结构框图，即主DAC与桥接电容校准模块示意图。

图3为本发明实施例的高精度自调零比较器的结构框图。

图4为本发明实施例的桥接电容校准方法的流程框图。

图5为本发明实施例的电容失配校准方法的流程框图。

图6为本发明实施例的校准DAC示意图。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。

应该指出，以下详细说明都是示例性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

如图1所示，本实施例提供了一种14位高精度SAR ADC结构，包括采样保持电路、主DAC、桥接电容校准模块、校准DAC、比较器、数字校准和逻辑控制模块；其中数字校准和逻辑控制模块由SAR逻辑，桥接电容校准算法和电容失配校准算法组成；

输入信号依次经采样保持电路、主DAC连接至比较器，所述数字校准和逻辑控制模块分别与主DAC、桥接电容校准模块、校准DAC以及比较器电性相连；

所述桥接电容校准模块受数字校准和逻辑控制模块的控制对主DAC进行桥接电容校准；

所述校准DAC受数字校准和逻辑控制模块的控制对主DAC进行电容失配校准。

在本实施例中，所述主DAC电路为电容阵列DAC，并采用了上极板采样技术与Vcm-based开关时序，同时使用了分段的桥接电容阵列，极大的降低了电容数目与开关能耗。由于桥接电容的偏差可能导致系统的非线性，性能下降，因此加入桥接电容校准模块调整桥接电容的线性度。桥接电容校准模块主要由可调电容和驱动开关构成，可调电容的大小主要受数字校准与逻辑控制模块控制。为了降低匹配性的要求，可调电容采用温度码控制，保证了可调电容调节时的单调性。

对于DAC的设计，采用不同电容开关时序的性能参数对比如下表所示。可以看出采用传统时序需要电容个数为32768个，使用Vcm-based电容开关时序后所需电容的数目减半为16384个，但是这个数目仍然太大了，导致单位电容过小，难以在版图中实现。可采用桥接电容分段技术以减少电容数目，将电容阵列分为高位MSB电容和低位LSB电容阵列，高位MSB电容阵列和低位LSB电容阵列之间使用桥接电容连接。

“6+5+2”分段结构的DAC如图2所示，最高位电容阵列为6位,次高位电容阵列为5位，最低位电容阵列为2位。其中可调电容Cc与驱动开关代表了桥接电容校准模块，通过调整Cc的大小，可以使得桥接电容阵列权重满足2进制关系。

在本实施例中，所述校准DAC由电容式DAC与驱动开关构成。校准DAC不仅被用来量化主DAC的非线性，同时在正常量化过程中被用来补偿主DAC的非线性。校准DAC同样为二进制电容阵列DAC，使用上极板采样技术与Vcm-based开关时序。其中，校准DAC的结构如图6所示，校准DAC一共有5位，最低位电容采用两个单位电容C串联实现，降低电容的数目。校准DAC与桥接电容C_b3串联后连接到低位LSB电容阵列，桥接电容C_b3决定了校准DAC的量程大小，在本设计中，C_b3的大小为2C。校准DAC同样使用Vcm-based开关时序与上极板采样，校准DAC的量化范围为-15LSB-16LSB，量化精度为0.25LSB。

在本实施例中，所述比较器包括级联的放大器与锁存器，前置放大器抑制后级锁存器的失调，同时前置放大器使用输出失调存储技术消除自身的失调电压。

在本实施例中，所述前置放大器的级数为3级。每个前置放大器仅包含一个输出极点。前置放大器用来完成对输入信号的放大功能，同时抑制后级动态锁存器的失调电压。比较器有两个工作相位，第一个相位是自调零相位，比较器的输入端短接，对输入失调电压进行放大并存储在级间耦合电容中。第二个相位是正常的比较相位，输入信号与失调电压一起被放大，在输出中减去放大后的输入失调电压，降低了等效的输入失调电压。

特别的，采用3级前置放大器的自调零比较器如图3所示。比较器有两个工作状态，一个是失调电压存储状态，另一个是正常工作的比较状态。在失调电压存储状态，4个开关闭合，放大器和锁存器的输入端都被设置为共模电平Vcm。放大器将自身失调电压Vos放大，经过一定的建立时间后，放大器的输出电压稳定为A·Vos。正常比较时，4个开关全部断开，输入信号直接连接到放大器输入，输入信号被放大至A·Vin；由于连接输出耦合电容的开关断开，不存在充放电通路，耦合电容两端电压维持不变，此时的输出电压变为A·Vin-A·Vos，失调电压在输出中被抵消。考虑到输出共模电平开关的注入电荷失配ΔQ_1,2,3，自调零比较器的等效输入失调电压可以表示为：

式中，ΔQ₁、ΔQ₂、ΔQ₃分别表示为每一级放大器的输出共模电平开关的注入电荷失配，C表示单位电容。

在本实施例中，所述桥接电容校准具体包括以下步骤，如图4所示，：

步骤S11：比较器自调零；

步骤S12：主DAC置位；

步骤S13：根据比较器的比较结果，若比较结果为0，则进入步骤S14，若比较结果为1，则进入步骤S15；

步骤S14：减小桥接电容校准模块中的可调电容的步长，并判断当前可调电容的电容值是否达到最小，若是，则结束，否则进入步骤S16；

步骤S15：判断比较器的输出是否从0变为1，若是，则结束，否则，增大桥接电容校准模块中的可调电容的步长，之后判断当前可调电容的电容值是否达到最大，若是，则结束，否则进入步骤S16；

步骤S16：多次比较求取量化均值(该均值为量化均值，比如5.5可能量化为101，也可能为110，需要多次量化后求平均)，并返回步骤S11。

较佳的，桥接电容校准过程包含了粗调与细调两个步骤。粗调过程(步骤S15)中每次可调电容变化的步长为C，细调过程(步骤S14)中每次可调电容变化的步长为0.25C。每次可调电容电容变化后，根据比较器的比较结果决定下一次可调电容的变化。在单个比较过程中，通过多次比较求取平均值，降低噪声对校准过程的干扰。

开始后首先进入比较器的自调零过程，接着对主DAC进行置位，MSB电容阵列的最低位被置位为高电平，LSB电容阵列的全部电容(包括Dummy电容)都被置位为低电平。理想情况下，MSB电容阵列的最低位权重与LSB电容阵列的所有权重之和相等。但是由于桥接电容存在寄生电容，需要增加可调电容Cc的值，才能保证在误差范围内两个权重相等。

桥接电容的控制信号共有11位，高7位控制的桥接电容权重为C，后4位控制的桥接电容权重为0.25C。调节过程分为粗调和细调两个过程。第一次校准时，将可调电容阵列的低4位全置位为1，提供了一个0.25×4＝1C大小的可调电容。由于设计时增大了桥接电容，此时高位电容的权重大于低位之和，比较器的输出结果为1。下一次的比较过程类似，根据上一次比较的结果，如果比较的结果为1，则将继续增大可调电容，每次调节的步长为C，通过控制高7位可调电容实现。比较器每次对电容阵列上极板的差分电压进行8次比较，如果输出结果为1的次数大于等于4次，则认为此次比较的输出结果是1。通过8次比较求平均值，可以显著降低比较器噪声对比较结果的影响，同时增强了抗干扰能力，保证了校准过程正确顺利进行。

在本实施例中，所述电容失配校准具体包括以下步骤，如图5所示：

步骤S21：控制主DAC产生误差电压，使用校准DAC对主DAC的误差电压进行量化，得到误差码字；通常高位电容的权重误差对系统性能影响比较重要，因此只对高5位电容权重进行校准。对高5位电容误差电压进行量化，得到数字化的误差电压值记为D1…D5。

步骤S22：根据校准DAC量化后得到的误差码字，使用自校准算法计算出高位主DAC电容对应的权重误差；

步骤S23：根据高位主DAC电容对应的权重误差，根据上一次量化的结果，通过控制校准DAC动态补偿主DAC的误差电压，消除主DAC电容阵列的非线性；若上一次量化的结果为1，则需要减去该位电容对应的权重误差；若上一次量化的结果为0，则需要加上该位电容对应的权重误差。在量化过程中，权重误差累计为sum_error，根据sum_error的正负，控制校准DAC产生对应的电压补偿主DAC电容误差。高位电容量化结束后，校准DAC的控制码字保持不变。

其中，自校准算法采用下式：

式中，e₁₄、e₁₃、e₁₂、e₁₁、e₁₀分别表示MSB高5位电容的偏差，D₁、D₂、D₃、D₄、D₅分别表示数字化的高五位的误差电压值。

每位电容校准时，首先消除比较器的失调电压，然后主DAC被置位到对应的校准控制码字，产生误差电压。使用校准DAC对高5位电容对应的误差电压进行量化，得到误差电压对应的数字码字，接着将使用误差电压数字码计算MSB高5位电容对应的误差。

本实施例的一种基于上文所述的高精度SAR ADC结构的校准方法，首先进行桥接电容校准，之后进行电容失配校准，然后进入正常的量化过程。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上所述，仅是本发明的较佳实施例而已，并非是对本发明作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本发明技术方案内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本发明技术方案的保护范围。

Claims (10)

1.一种高精度SAR ADC结构，其特征在于，包括采样保持电路、主DAC、桥接电容校准模块、校准DAC、比较器、数字校准和逻辑控制模块；

输入信号依次经采样保持电路、主DAC连接至比较器，所述数字校准和逻辑控制模块分别与主DAC、桥接电容校准模块、校准DAC以及比较器电性相连；

所述桥接电容校准模块受数字校准和逻辑控制模块的控制对主DAC进行桥接电容校准；

所述校准DAC受数字校准和逻辑控制模块的控制对主DAC进行电容失配校准。

2.根据权利要求1所述的一种高精度SAR ADC结构，其特征在于，所述主DAC电路为电容阵列DAC，并采用了上极板采样技术与Vcm-based开关时序，同时使用了分段的桥接电容阵列。

3.根据权利要求1所述的一种高精度SAR ADC结构，其特征在于，所述校准DAC由电容式DAC与驱动开关构成。

4.根据权利要求1所述的一种高精度SAR ADC结构，其特征在于，所述比较器包括级联的放大器与锁存器，前置放大器抑制后级锁存器的失调，同时前置放大器使用输出失调存储技术消除自身的失调电压。

5.根据权利要求4所述的一种高精度SAR ADC结构，其特征在于，所述前置放大器的级数为3级。

6.根据权利要求1所述的一种高精度SAR ADC结构，其特征在于，所述桥接电容校准具体包括以下步骤：

步骤S11：比较器自调零；

步骤S12：主DAC置位；

步骤S13：根据比较器的比较结果，若比较结果为0，则进入步骤S14，若比较结果为1，则进入步骤S15；

步骤S14：减小桥接电容校准模块中的可调电容的步长，并判断当前可调电容的电容值是否达到最小，若是，则结束，否则进入步骤S16；

步骤S15：判断比较器的输出是否从0变为1，若是，则结束，否则，增大桥接电容校准模块中的可调电容的步长，之后判断当前可调电容的电容值是否达到最大，若是，则结束，否则进入步骤S16；

步骤S16：多次比较求取量化均值，并返回步骤S11。

7.根据权利要求1所述的一种高精度SAR ADC结构，其特征在于，所述电容失配校准具体包括以下步骤：

步骤S21：控制主DAC产生误差电压，使用校准DAC对主DAC的误差电压进行量化，得到误差码字；

步骤S22：根据校准DAC量化后得到的误差码字，使用自校准算法计算出高位主DAC电容对应的权重误差；

步骤S23：根据高位主DAC电容对应的权重误差，根据上一次量化的结果，通过控制校准DAC动态补偿主DAC的误差电压，消除主DAC电容阵列的非线性。

8.一种基于权利要求1-5任一项所述的高精度SAR ADC结构的校准方法，其特征在于，首先进行桥接电容校准，之后进行电容失配校准，然后进入正常的量化过程。

9.根据权利要求8所述的一种高精度SAR ADC结构的校准方法，其特征在于，所述桥接电容校准具体包括以下步骤：

步骤S11：比较器自调零；

步骤S12：主DAC置位；

步骤S13：根据比较器的比较结果，若比较结果为0，则进入步骤S14，若比较结果为1，则进入步骤S15；

步骤S14：减小桥接电容校准模块中的可调电容的步长，并判断当前可调电容的电容值是否达到最小，若是，则结束，否则进入步骤S16；

步骤S15：判断比较器的输出是否从0变为1，若是，则结束，否则，增大桥接电容校准模块中的可调电容的步长，之后判断当前可调电容的电容值是否达到最大，若是，则结束，否则进入步骤S16；

步骤S16：多次比较求取量化均值，并返回步骤S11。

10.据权利要求8所述的一种高精度SAR ADC结构的校准方法，其特征在于，所述电容失配校准具体包括以下步骤：

步骤S21：控制主DAC产生误差电压，使用校准DAC对主DAC的误差电压进行量化，得到误差码字；

步骤S22：根据校准DAC量化后得到的误差码字，使用自校准算法计算出高位主DAC电容对应的权重误差；

步骤S23：根据高位主DAC电容对应的权重误差，根据上一次量化的结果，通过控制校准DAC动态补偿主DAC的误差电压，消除主DAC电容阵列的非线性；

其中，自校准算法采用下式：

式中，e₁₄、e₁₃、e₁₂、e₁₁、e₁₀分别表示MSB高5位电容的偏差，D₁、D₂、D₃、D₄、D₅分别表示数字化的高五位的误差电压值。