CN112803946A - 应用于高精度逐次逼近型adc的电容失配和失调电压校正方法 - Google Patents

Abstract

本发明公开了一种应用于高精度逐次逼近型ADC的电容失配和失调电压校正方法，该方法在传统SAR ADC结构的基础上增加了校正DAC以及对应的逻辑控制电路，在芯片上电一段时间内，通过对校正DAC和主DAC的开关控制，计算、存储电容失配和比较器失调的信息，并在正常工作模式中，将存储器中的偏差信息读入到校正DAC中，以模拟量的形式对偏差进行补偿。本发明方法包含了对每一位电容失配的校正以及比较器失调校正，可以通过改变校正DAC的电容规模，改变校正的精度，使其符合高精度SAR ADC的设计需求，可以广泛应用于高精度SAR ADC的电路设计。

Description

应用于高精度逐次逼近型ADC的电容失配和失调电压校正 方法

技术领域

本发明属于模拟数字转换器(Analog-to-Digital Converter，ADC)技术领域，具体涉及一种应用于高精度逐次逼近型ADC的电容失配和失调电压校正方法。

背景技术

模拟数字转换器是将模拟信号转换成数字信号的核心模块，它广泛应用于消费电子、军工、航空航天和工业等领域，完成A/D转换的工作。ADC根据不同的工作方式可分为快闪型(Flash)、流水线型(Pipeline)、积分型(Sigma-Delta)、逐次逼近型(SAR)；不同的ADC应用于不同的领域，性能各异。

Flash ADC结构简单、转换速度快，但是功耗高，适用于高速低精度领域；PipelineADC是由多个ADC级联而成，以流水线的形式工作，每一级都包括采样保持电路、低分辨率ADC、数字模拟转换器(Digital-to-Analog Converter，DAC)以及求和电路，具有线性度好和失调低等优点，但是整数倍级间增益难以控制，功耗高，应用于高速高精度领域；Sigma-Delta ADC精度比其它类型的ADC都要高，速度一般低于其它ADC，具有高分辨率、低噪声、低功耗等优点，一般应用于低速高精度领域。

SAR ADC在功耗、速度、精度方面实现了很好的均衡，被广泛应用于高精度低功耗小尺寸领域，例如可穿戴设备、频谱分析仪、数据采集器等。得益于CMOS工艺的发展，目前SAR ADC的采样率可以达到上百MHz，功耗可以低至nW级别，精度可以达到14～16bit，具有明显的功耗、效率综合优势，是应用最为广泛的ADC架构之一。

如图1所示，SAR ADC包括四个部分：采样保持电路、数字模拟转换器、比较器和SAR逻辑。采样保持电路采样模拟输入电压，与DAC的初始值V_FS/2(V_FS为满量程电压)通过比较器进行比较，如果模拟输入电压大于DAC的输出电压，则当前位的编码为1，DAC的开关状态保持不变；如果模拟输入电压小于DAC的输出电压，则当前位的编码为0，DAC的开关状态返回至动作之前；然后SAR逻辑控制移至下一位，再一次改变DAC的开关状态，然后与模拟输入电压进行比较，如此反复，直到完成最后一位的比较，获得全部A/D转换编码。SAR ADC工作原理的核心思想是二分法，每次DAC输出电压的变化为1/2ⁿ，逐次逼近模拟输入电压，实现A/D转换。

目前使用较为广泛的SAR ADC是基于电荷重分配原理进行实现的，这种类型的SARADC的DAC模块没有静态功耗，切换的动态功耗也比较小，并且结构与采样保持电路的开关电容结构兼容，能够简化电路设计；但是工艺偏差造成的电容失配会影响ADC的线性度，在高精度以及先进工艺的设计中，影响更为明显，因此需要采用校正算法对电容失配造成的误差进行修正。

校正一般有两种分类方法，一种分为模拟校正和数字校正，另一种分为前台校正和后台校正。模拟校正是指通过改变电容阵列的电容值来调整当前位的电容权重，实现编码校正；数字校正是指通过改变当前位的数字权重来改变输出编码；前台校正是指在芯片上电后的一段时间内对电容的权重进行校正，校正完成之后再进行正常的转换工作；后台校正是指在芯片正常工作时同步进行校正工作；两种分类方法一般形成四种校正方案：模拟前台校正、模拟后台校正、数字前台校正、数字后台校正。

模拟前台校正的DAC包括主DAC和校正DAC两个模块，校正DAC用于存储主阵列的电容偏差，通过一个适当的电容串联接入主DAC。芯片上电一段时间内，进入校正模式，校正DAC计算并存储主DAC的每一位电容的偏差；然后再进入正常工作模式，校正DAC释放当前位的电容偏差信息，对主DAC进行补偿，消除主DAC的电容失配，在次过程中，主DAC正常进行量化。

模拟后台校正工作原理与模拟前台校正类似，也包括主DAC和校正DAC，校正DAC存储偏差信息，但是模拟后台校正无单独校正环节，系统直接进入工作模式，在量化过程中通过算法对电容的失配量进行测量、存储、补偿。

数字前台校正是在芯片上电一段时间内，对ADC的每位电容的失配进行校正，并将校正后的各位电容权重存储起来，然后进入正常工作模式，将每位的SAR输出编码与权重相与，得到最终的输出编码；与模拟校正技术相比，数字前台校正省去了校正DAC，节约了面积和功耗；和数字后台校正相比，无收敛性问题，保证了系统的稳定性。

数字后台校正是指在正常工作模式中以数字的方式进行校正，其通过一个准确的参考ADC得到一个理想的值，并与实际的DAC量化结果进行比较，得到的误差用于修改当前位的权重，减少电容失配造成的误差。

工艺的偏差不仅仅会引起SAR ADC的电容失配，还会造成比较器的失调电压过大，影响比较结果，造成误码的情况出现。因此，在高精度SAR ADC设计时，也需要对比较器的失调电压进行校正，减少误码情况的出现。

发明内容

鉴于上述，本发明提供了一种应用于高精度逐次逼近型ADC的电容失配和失调电压校正方法，以提高SAR ADC的精度；该方法属于模拟前台校正，在芯片上电的一段时间内，通过校正DAC对SAR ADC的每一位电容失调和比较器失调电压进行计算、保存，在正常工作模式中，将存储的误差信息以模拟量的形式添加到DAC中，减少偏差带来的影响。

一种应用于高精度逐次逼近型ADC的电容失配和失调电压校正方法，首先对逐次逼近型ADC中的数字模拟转换器进行结构改造，即在数字模拟转换器中的主DAC基础上增加一个校正DAC，然后通过相应操作获取逐次逼近型ADC中比较器的失调电压编码并计算出主DAC中每位电容的校正编码，最后根据失调电压编码以及校正编码对主DAC中每位电容的失配以及比较器的失调电压进行校正。

进一步地，改造前的数字模拟转换器包括主DAC，其由差分结构的P极和N极两排电容阵列组成，改造后的数字模拟转换器还包括一个校正DAC，校正DAC的结构与主DAC相同，校正DAC中P极和N极电容阵列的上极板通过桥电容分别与主DAC中P极和N极电容阵列的上极板并联，主DAC中电容阵列的位数为n，校正DAC中电容阵列的位数为m，n为逐次逼近型ADC的位数，m为自设定的自然数。

进一步地，获取比较器失调电压编码的具体过程如下：

A1.对主DAC和校正DAC的状态进行初始化，使电容阵列中所有电容的上极板和下极板均接共模电压V_CM；

A2.断开电容阵列中所有电容上极板与V_CM的连接，使校正DAC中N极电容阵列的所有电容下极板改接参考电压V_REF；

A3.对校正DAC进行SAR逻辑转换操作，校正DAC得到的编码即为比较器的失调电压编码并进行存储，其中最高位为符号位，符号位为0即表示失调电压为负，符号位为1即表示失调电压为正。

所述共模电压V_CM和参考电压V_REF均为给定值。

进一步地，计算主DAC中每位电容校正编码的具体过程如下：

B1.对于主DAC中的第k位电容，k为自然数且1≤k≤n，使主DAC中P极和N极电容阵列的第k+1～n位电容下极板始终接共模电压V_CM；

B2.初始将电容阵列中所有电容的上极板接V_CM；在主DAC中，使P极电容阵列的第k位电容下极板接参考电压V_REF，N极电容阵列的第k位电容下极板接地，P极电容阵列的第1～k-1位电容下极板接地，N极电容阵列的第1～k-1位电容下极板接V_REF；在校正DAC中，使P极电容阵列的第m位电容下极板接参考电压V_REF，其他位电容下极板接地，N极电容阵列的第m位电容下极板接地，其他位电容下极板接V_REF；

B3.断开电容阵列中所有电容上极板与V_CM的连接；在主DAC中，使P极电容阵列的第k位电容下极板接地，N极电容阵列的第k位电容下极板接V_REF，P极电容阵列的第1～k-1位电容下极板接V_REF，N极电容阵列的第1～k-1位电容下极板接地；此时比较器的输出反映主DAC第k位电容与第1～k-1位电容的偏差是正还是为负，若比较器输出为0，则表示偏差为负，将校正DAC中P极电容阵列的第m位电容下极板接地，N极电容阵列的第m位电容下极板接V_REF；若比较器输出为1，则表示偏差为正，保持校正DAC中电容状态不变；

B4.对校正DAC进行SAR逻辑转换操作，将校正DAC得到的编码与比较器的失调电压编码相减得到结果Exp_k；

B5.根据以下公式计算出主DAC中第k位电容的校正编码x_k；

其中：x_k+1为主DAC中第k+1位电容的校正编码，Exp_k+1为对于主DAC中的第k+1位电容通过步骤B1～B4从校正DAC得到的编码与比较器失调电压编码相减的结果；

B6.根据步骤B1～B5从最高位开始遍历计算得到主DAC中每位电容的校正编码。

进一步地，对主DAC中每位电容的失配以及比较器失调电压进行校正的具体过程如下：

C1.初始将电容阵列中所有电容的上极板接共模电压V_CM，P极电容阵列中的所有电容下极板接正相输入电压V_INp，N极电容阵列中的所有电容下极板接反相输入电压V_Inn；

C2.在校正DAC中，断开所有电容上极板与V_CM的连接以及所有电容下极板与输入电压的连接，然后将P极电容阵列中所有电容下极板短接，将N极电容阵列中所有电容下极板短接，以此来解决输入电压信号的共模问题；

C3.断开校正DAC中所有电容上极板与V_CM的连接以及所有电容下极板与输入电压的连接，根据符号编码z₀与失调电压编码相加的结果对校正DAC进行逻辑控制，即某一位的编码为0，则使该位电容下极板接地，若某一位的编码为1，则使该位电容下极板接参考电压V_REF；

C4.使主DAC进入正常工作状态，从最高位开始进行SAR逻辑转换操作，在第k位跳变时，根据该位电容的校正编码x_k通过以下公式计算出编码z_k，根据编码z_k对校正DAC进行逻辑控制；

z_k＝z₀+s+x_k+x_k+1+…+x_n

其中：符号编码z₀的位数为m，最高位为1，其余位均为0，s为失调电压编码。

基于上述技术方案，本发明具有以下有益技术效果：

1.本发明不仅能够对SAR ADC的电容失配进行校正，还能够对比较器的失调电压进行校正，并且不需要再额外增加辅助电路。

2.本发明校正方法能够对每一位电容的失配信息进行存储，并进行补偿，校正的效果相比于传统的校正算法更加好。

3.本发明校正方法对校正DAC的电容精度与匹配度要求不高，校正DAC的电容失配对校正的结果影响不大，所以更加易于实现。

4.本发明校正方法能够应用于高精度SAR ADC，并且可以通过改变校正DAC的电容阵列规模来改变校正精度，易于根据SAR ADC精度需求进行调整，可扩展性更强。

附图说明

图1为SAR ADC的结构原理图。

图2为本发明校正方法的流程示意图。

图3为本发明SAR ADC中数字模拟转换器的电容阵列结构示意图。

具体实施方式

为了更为具体地描述本发明，下面结合附图及具体实施方式对本发明的技术方案进行详细说明。

本发明对高精度SAR ADC电容失配和比较器失调电压校正方法，需在SAR ADC的主DAC基础上，增加一个校正DAC，并通过桥电容连接到主DAC。因为校正DAC的作用是计算、存储电容失配和比较器失调的偏差信息，在正常工作模式中再将偏差量添加到主DAC，所以校正DAC的电容失配对量化过程的影响并不明显，所以在本发明方法中，假定校正DAC的电容是精确的。在进行比较器失调电压校正时，通过切换校正DAC，使得主DAC的正端和负端的输入电压相等，此时校正DAC的开关状态即为比较器失调电压的信息。

在进行电容失配校正时，假设ADC一共有N位，则实际包含N+1位等效电容(冗余位的存在)，w_n(n＝1^*,1,…,N)代表第n位的权重，1^*代表冗余位，其衡量的是第n位等效电容C_n占总DAC的等效电容的比例。理想情况下，w_n＝2^n-1，但是实际情况下每一位的权重均存在偏差，定义单位等效电容为：

则得到每一位电容的实际权重：

第n位的权重偏差为：

w_εn＝w_n-2^n-1(n＝1^*,1,…,N)

以第N位电容为例，认为w_N与w_1*～w_N-1之和的偏差用校正DAC的电容阵列表示为Exp_N，总权重为w_T。根据之前的分析，需要保证第N位跳变时电容阵列的变化为w_T/2，那么需要校正DAC的电容阵列配合第N位来进行跳变，假设此时对应旁路阵列的编码值为x_N，则可以得到如下的三个关系式：

w_N+k·x_N＝w_T/2

根据上述关系式可得到：

需要注意的是，由于校正DAC与主DAC连接的桥电容存在，校正DAC电容阵列编码所代表的权重与主电容阵列的权重w_n相比存在一个固定的系数k，但是由于校正编码的加减操作均在旁路阵列上进行，因此系数k的存在不影响后续校正的精确性。

同理，对N-1位电容进行分析可以得到类似的三个关系式：

w_N-1+k·x_N-1＝w_T/4

根据上述关系式可得到：

以此类推，可以得到每一位的电容偏差公式：

考虑到迭代电路设计方便，预设Exp_N+1＝0，x_N+1＝0，即可把上述公式改写成：

根据上述的计算过程，可以得到主DAC每一位电容的失配信息，存储至寄存器中，正常工作时，每一次的切换都会将对应寄存器中的电容失配信息读出并放入校正DAC中，弥补对应偏差，完成整个校正过程。需要注意的是，此过程中获得的电容失配信息包含比较器的失调电压，因此实际存入寄存器中的电容失配信息需要减去比较器的失调电压信息。在正常工作时，先将比较器的失调电压信息添加到校正电容阵列中，并且只在一个完整A/D转换开始时添加；随后主DAC的电容阵列开关每切换一次，相关电容对应的偏差信息会在当前校正DAC的基础上添加进来，对当前主DAC的电容进行修正。

图2是本发明SAR ADC芯片的校正流程，芯片上电之后，先对比较器失调电压进行校正，获得比较器失调电压信息之后，再进行主DAC电容失配校正，存储每位电容失配信息，完成校正信息存储之后，进入正常工作状态，在量化过程中释放偏差信息，提高精度。

以下实施例中的电容阵列如图3所示，由主DAC和校正DAC构成。主DAC采用桥电容结构，由高7位电容阵列、低8位电容阵列通过桥电容串联而成；校正DAC也采用桥电容结构，由高7位电容阵列、低6位电容阵列通过桥电容串联而成，校正DAC也通过桥电容与主DAC串联在一起。

比较器失调电压校正操作步骤如下，整个过程中主DAC的电容接入电容阵列，但是不参与操作。

(1)对主DAC和校正DAC的状态进行初始化，主DAC和校正DAC的电容上极板都接共模电压V_CM，校正DAC电容下极板接V_CM。

(2)断开所有电容上极板与V_CM的连接，校正DAC的N端电容阵列的下极板改接参考电压V_REF。

(3)对校正DAC进行SAR逻辑操作，校正DAC得到的编码即为比较器的失调电压信息，存储至对应的寄存器。其中最高位为符号位，“0”表示失调电压为负，“1”表示失调电压为正。

电容失配校正操作步骤如下，以主DAC第k位电容校正为例。

(1)主DAC电容阵列的k+1～15位P端和N端下极板始终接V_CM。

(2)初始，电容的上极板接V_CM，主DAC的k位电容P端下极板接V_REF，N端下极板接地，k-1～1位的P端下极板接地，N端下极板接V_REF。校正DAC的最高位的电容P端下极板接V_REF，N端下极板接地，其他位的电容P端下极板接地，N端下极板接V_REF。

(3)断开所有电容上极板与V_CM的连接，第k位电容P端下极板接地，N端下极板接V_REF，k-1～1位P端下极板接V_REF，N端下极板接地。此时比较器的输出反映第k位和k-1～1位的偏差为正还是为负。如果输出为“0”，表示偏差为负，则校正DAC的最高位P端下极板接地，N端下极板接V_REF；如果输出为“1”，表示偏差为正，校正DAC阵列状态保持不变。

(4)接下来校正DAC电容从次高位到最低位进行步骤(3)的类似SAR逻辑操作，得到的编码与比较器失调电压的编码相减得到Exp_k。

(5)最后根据公式

得到当前位电容的校正编码，用于正常工作时修正。

正常工作模式下，添加校正编码以及SAR逻辑转换步骤如下：

(1)所有电容上极板接V_CM，所有P端电容下极板接V_INp，N端电容下极板接V_INn。

(2)断开校正DAC电容上极板与V_CM的连接，断开校正DAC电容下极板与输入电压的连接，然后将校正DAC的P端和N端每一位电容的下极板短接，以此来解决输入信号的共模问题。

(3)断开主DAC电容上极板与V_CM的连接，断开主DAC下极板与输入电压的连接。

(4)校正DAC先放入“100…0”+“比较器失调电压的编码”，同时主阵列进入SAR逻辑切换初始状态。

(5)从最高位进行SAR逻辑转换，在每一位跳变时需将对应的编码放入校正DAC进行加减运算。

在该校正算法下，经过对15位SAR ADC电容失配和比较器失调电压校正，仿真和测试的结果表示输出偏差可以控制在1LSB以内，符合目标需求。

上述对实施例的描述是为便于本技术领域的普通技术人员能理解和应用本发明。熟悉本领域技术的人员显然可以容易地对上述实施例做出各种修改，并把在此说明的一般原理应用到其他实施例中而不必经过创造性的劳动。因此，本发明不限于上述实施例，本领域技术人员根据本发明的揭示，对于本发明做出的改进和修改都应该在本发明的保护范围之内。

Claims (8)

1.一种应用于高精度逐次逼近型ADC的电容失配和失调电压校正方法，其特征在于：首先对逐次逼近型ADC中的数字模拟转换器进行结构改造，即在数字模拟转换器中的主DAC基础上增加一个校正DAC，然后通过相应操作获取逐次逼近型ADC中比较器的失调电压编码并计算出主DAC中每位电容的校正编码，最后根据失调电压编码以及校正编码对主DAC中每位电容的失配以及比较器的失调电压进行校正。

2.根据权利要求1所述的电容失配和失调电压校正方法，其特征在于：改造前的数字模拟转换器包括主DAC，其由差分结构的P极和N极两排电容阵列组成，改造后的数字模拟转换器还包括一个校正DAC，校正DAC的结构与主DAC相同，校正DAC中P极和N极电容阵列的上极板通过桥电容分别与主DAC中P极和N极电容阵列的上极板并联，主DAC中电容阵列的位数为n，校正DAC中电容阵列的位数为m，n为逐次逼近型ADC的位数，m为自设定的自然数。

3.根据权利要求2所述的电容失配和失调电压校正方法，其特征在于：获取比较器失调电压编码的具体过程如下：

A1.对主DAC和校正DAC的状态进行初始化，使电容阵列中所有电容的上极板和下极板均接共模电压V_CM；

A2.断开电容阵列中所有电容上极板与V_CM的连接，使校正DAC中N极电容阵列的所有电容下极板改接参考电压V_REF；

A3.对校正DAC进行SAR逻辑转换操作，校正DAC得到的编码即为比较器的失调电压编码并进行存储，其中最高位为符号位，符号位为0即表示失调电压为负，符号位为1即表示失调电压为正。

4.根据权利要求2所述的电容失配和失调电压校正方法，其特征在于：计算主DAC中每位电容校正编码的具体过程如下：

B1.对于主DAC中的第k位电容，k为自然数且1≤k≤n，使主DAC中P极和N极电容阵列的第k+1～n位电容下极板始终接共模电压V_CM；

B2.初始将电容阵列中所有电容的上极板接V_CM；在主DAC中，使P极电容阵列的第k位电容下极板接参考电压V_REF，N极电容阵列的第k位电容下极板接地，P极电容阵列的第1～k-1位电容下极板接地，N极电容阵列的第1～k-1位电容下极板接V_REF；在校正DAC中，使P极电容阵列的第m位电容下极板接参考电压V_REF，其他位电容下极板接地，N极电容阵列的第m位电容下极板接地，其他位电容下极板接V_REF；

B3.断开电容阵列中所有电容上极板与V_CM的连接；在主DAC中，使P极电容阵列的第k位电容下极板接地，N极电容阵列的第k位电容下极板接V_REF，P极电容阵列的第1～k-1位电容下极板接V_REF，N极电容阵列的第1～k-1位电容下极板接地；此时比较器的输出反映主DAC第k位电容与第1～k-1位电容的偏差是正还是为负，若比较器输出为0，则表示偏差为负，将校正DAC中P极电容阵列的第m位电容下极板接地，N极电容阵列的第m位电容下极板接V_REF；若比较器输出为1，则表示偏差为正，保持校正DAC中电容状态不变；

B4.对校正DAC进行SAR逻辑转换操作，将校正DAC得到的编码与比较器的失调电压编码相减得到结果Exp_k；

B5.根据以下公式计算出主DAC中第k位电容的校正编码x_k；

其中：x_k+1为主DAC中第k+1位电容的校正编码，Exp_k+1为对于主DAC中的第k+1位电容通过步骤B1～B4从校正DAC得到的编码与比较器失调电压编码相减的结果；

B6.根据步骤B1～B5从最高位开始遍历计算得到主DAC中每位电容的校正编码。

5.根据权利要求4所述的电容失配和失调电压校正方法，其特征在于：对主DAC中每位电容的失配以及比较器失调电压进行校正的具体过程如下：

C1.初始将电容阵列中所有电容的上极板接共模电压V_CM，P极电容阵列中的所有电容下极板接正相输入电压V_INp，N极电容阵列中的所有电容下极板接反相输入电压V_Inn；

C2.在校正DAC中，断开所有电容上极板与V_CM的连接以及所有电容下极板与输入电压的连接，然后将P极电容阵列中所有电容下极板短接，将N极电容阵列中所有电容下极板短接，以此来解决输入电压信号的共模问题；

C3.断开校正DAC中所有电容上极板与V_CM的连接以及所有电容下极板与输入电压的连接，根据符号编码z₀与失调电压编码相加的结果对校正DAC进行逻辑控制，即某一位的编码为0，则使该位电容下极板接地，若某一位的编码为1，则使该位电容下极板接参考电压V_REF；

C4.使主DAC进入正常工作状态，从最高位开始进行SAR逻辑转换操作，在第k位跳变时，根据该位电容的校正编码x_k通过以下公式计算出编码z_k，根据编码z_k对校正DAC进行逻辑控制；

z_k＝z₀+s+x_k+x_k+1+…+x_n

其中：符号编码z₀的位数为m，最高位为1，其余位均为0，s为失调电压编码。

6.根据权利要求1所述的电容失配和失调电压校正方法，其特征在于：该方法属于模拟前台校正，在芯片上电的一段时间内，通过校正DAC对SAR ADC的每一位电容失调和比较器失调电压进行计算、保存，在正常工作模式中，将存储的误差信息以模拟量的形式添加到DAC中，减少偏差带来的影响。

7.根据权利要求1所述的电容失配和失调电压校正方法，其特征在于：该方法不仅能够对SAR ADC的电容失配进行校正，还能够对比较器的失调电压进行校正，并且不需要再额外增加辅助电路；同时，该方法能够对每一位电容的失配信息进行存储，并进行补偿，校正的效果相比于传统的校正算法更加好。

8.根据权利要求1所述的电容失配和失调电压校正方法，其特征在于：该方法对校正DAC的电容精度与匹配度要求不高，校正DAC的电容失配对校正的结果影响不大，所以更加易于实现，能够应用于高精度SAR ADC，并且可以通过改变校正DAC的电容阵列规模来改变校正精度，易于根据SAR ADC精度需求进行调整，可扩展性更强。

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