CN115473533B - Flash-sar adc转换方法及电路 - Google Patents

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Abstract

本申请涉及FLASH‑SAR ADC转换方法及电路，该方法包括：在FLASH‑SAR ADC的采样阶段内，SARADC模块对输入信号进行采样，同时FLASH ADC模块对输入信号进行放大比较与高位粗量化处理，输出FLASH ADC转换结果；FLASH ADC转换结果为温度码；在FLASH‑SAR ADC的转换阶段内，SARADC模块根据温度码和输入信号对残差电压进行细量化处理，输出SARADC转换结果，同时FLASH ADC模块对参考电压或参考电压的分压进行采样；将温度码与SARADC转换结果进行编码处理，得到FLASH‑SAR ADC的信号转换结果。大幅提高了转换效率。

Description

FLASH-SAR ADC转换方法及电路
技术领域
本发明属于模数转换电路技术领域，涉及一种FLASH-SAR ADC转换方法及电路。
背景技术
模数转换器（Analog-to-DigitalConverter，ADC）作为连接模拟信号和数字信号的桥梁，可以将自然界中的模拟信号转变为数字系统能够处理的数字信号，因此模数转化器应用在很多领域。随着科技的进步，人们对模数转化器的需求也越来越大。逐次逼近型（SuccessiveApproximationRegister，SAR）ADC电路凭借其结构简单，功耗低，面积小等优点而获得广泛应用。但是传统的SARADC在每一个转换时钟内，只能得到一位结果，N位ADC需要N个时钟，这严重限制了SARADC的速度。
随着工艺的不断进步，良好的工艺兼容性使得SARADC的转换速度可以进入高速领域，但是碍于自身串行的工作机制，仍然存在一定的限制。为解决SARADC自身串行工作的限制，目前常用的一种处理方法是采用全并行ADC（FLASHADC）和SARADC的混合结构，通过FLASHADC加入“并行”的工作方式，来缩短整个ADC的转换所需要的周期数，从而缩短逐次逼近消耗的总时间，达到提高整个ADC转换速度的目的。常用的FLASH-SAR ADC工作时一次转换可以分为三个阶段，工作原理如下：
1、采样阶段：FLASHADC和SARADC同时对输入信号进行采样。2、FLASHADC量化阶段：采样结束后，SARADC进入保持阶段，FLASHADC进入工作状态，负责量化整个ADC的高位部分（假设为M位），FLASHADC在一个（或多个，根据FLASHADC结构来决定）工作周期内完成比较，给出高M位数字码。然后将M位数字码传输给SARADC，得到量化电压VFlash。3、SARADC量化阶段：FLASHADC将结果传输给SARADC后，可以得到残差电压Vresidue=Vin-VFlash，然后SAR ADC将残差电压Vresidue进行细量化，得到低位数字码（N-M位）。然而，在实现本发明的过程中，发明人发现前述传统的FLASH-SAR ADC处理方法，仍存在着转换效率不高的技术问题。
发明内容
针对上述传统方法中存在的问题，本发明提出了一种FLASH-SAR ADC转换方法以及一种FLASH-SAR ADC电路，能够大幅提高转换效率，同时也能减少孔径时间以及其它非理想因素引起的误差。
为了实现上述目的，本发明实施例采用以下技术方案：
一方面，提供一种FLASH-SAR ADC转换方法，包括步骤：
在FLASH-SAR ADC的采样阶段内，SARADC模块对输入信号进行采样，同时FLASHADC模块对输入信号进行放大比较与高位粗量化处理，输出FLASH ADC转换结果；FLASH ADC转换结果为温度码；
在FLASH-SAR ADC的转换阶段内，SARADC模块根据温度码和输入信号对残差电压进行细量化处理，输出SARADC转换结果，同时FLASH ADC模块对参考电压或参考电压的分压进行采样；
将温度码与SARADC转换结果进行编码处理，得到FLASH-SAR ADC的信号转换结果。
另一方面，还提供一种FLASH-SAR ADC电路，包括FLASHADC模块和SARADC模块，FLASH ADC模块的采样输入端分别用于接入输入信号和参考电压，FLASH ADC模块的输出端连接SARADC模块的CDAC电路输入端，FLASH ADC模块的输出端还用于连接数字处理模块，SARADC模块的采样输入端分别用于接入输入信号和参考电压，SARADC模块的输出端用于连接数字处理模块；
在FLASH-SAR ADC电路的采样阶段内，SARADC模块对输入信号进行采样，同时FLASH ADC模块对输入信号进行放大比较与高位粗量化处理，输出FLASH ADC转换结果；FLASH ADC转换结果为温度码；
在FLASH-SAR ADC电路的转换阶段内，SARADC模块根据温度码和输入信号对残差电压进行细量化处理，输出SARADC转换结果，同时FLASH ADC模块对参考电压或参考电压的分压进行采样；
将温度码与SARADC转换结果进行编码处理，得到FLASH-SAR ADC电路的信号转换结果。
上述技术方案中的一个技术方案具有如下优点和有益效果：
上述FLASH-SAR ADC转换方法及电路，通过在FLASH-SAR ADC电路的采样阶段内，在SARADC模块对输入信号进行采样时，FLASH ADC模块对输入信号进行放大比较与高位粗量化处理，输出温度码形式的FLASH ADC转换结果。采样阶段结束进入转换阶段，在FLASH-SAR ADC电路的转换阶段内，SARADC模块根据温度码和输入信号对残差电压进行细量化处理，输出SARADC转换结果，同时FLASH ADC模块对参考电压或参考电压的分压进行采样。如此，优化了FLASH-SAR ADC工作时序，将FLASH ADC量化与整个ADC采样同时完成，使FLASHADC量化不单独占用时钟周期，从而提高了整个ADC转换速度，同时也能减少孔径时间以及其它非理想因素引起的误差。相比于传统的FLASH-SAR ADC处理方法，上述方案避免了传统FLASH ADC量化需要占用一个或者多个ADC时钟周期、且在FLASHADC工作时SARADC进入保持阶段没有工作而造成时间浪费等问题，达到了大幅提高转换效率的目的。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请的FLASH-SAR ADC转换时序与传统技术的对比示意图；
图2为一个实施例中FLASH-SAR ADC电路的ADC整体架构框图；
图3为一个实施例中设计示例FLASHADC中单个比较器的示意图；
图4为另一个实施例中设计示例FLASHADC中单个比较器的示意图；
图5为一个实施例中设计示例SAR ADC结构示意图；
图6为一个实施例中设计示例SAR ADC中CDAC高位采样电容双模采样原理示意图；
图7为一个实施例中设计示例CDAC双模采样的原理示意图；其中，（a）为参考模式一的采样原理，（b）为参考模式二的采样原理；
图8为一个实施例中设计示例在参考模式一的仿真结果；
图9为一个实施例中设计示例在参考模式二的仿真结果；
图10为一个实施例中FLASH-SAR ADC转换方法的流程示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
需要说明的是，在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施例中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。
本领域技术人员可以理解，本文所描述的实施例可以与其它实施例相结合。在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件并与之结合为一体，或者可能同时存在居中元件。本文所使用的术语 “一端”、“另一端”以及类似的表述只是为了说明的目的。
在对传统的FLASH-SAR ADC处理方法的分析中可以看出，FLASHADC可以取代SARADC的高M位转换，但是FLASHADC量化也需要时间，仍然占用了一个（或者多个）ADC的时钟周期。在FLASHADC工作时，SARADC进入保持阶段，没有工作，造成时间浪费，这种方式也会引入孔径误差以及其他非理想因素的影响，导致比较结果出现误差。
基于以上问题，本发明提供一种新的FLASH-SAR ADC的工作组合时序，如图1所示，采用新的工作组合时序，据此同时优化FLASHADC电路的比较器，让FLASH ADC量化与整个ADC采样同时完成，FLASH ADC量化不单独占用时钟周期，提高整个ADC的转换速度，同时也能减少孔径时间以及其它非理想因素引起的误差。
下面将结合本发明实施例图中的附图，对本发明实施方式进行详细说明。
在一个实施例中，本申请实施例提供了一种FLASH-SAR ADC电路100，其FLASH-SARADC架构如图2所示，该架构可以支持一种或两种及以上参考模式，该FLASH-SAR ADC电路100主要包括FLASHADC模块12和SARADC模块14。FLASH ADC模块12的采样输入端分别用于接入输入信号和参考电压。FLASH ADC模块12的输出端连接SAR ADC模块14的CDAC电路输入端，FLASH ADC模块12的输出端还用于连接数字处理模块。SAR ADC模块14的采样输入端分别用于接入输入信号和参考电压，SAR ADC模块14的输出端用于连接数字处理模块。
在FLASH-SAR ADC电路100的采样阶段内，SAR ADC模块14对输入信号进行采样，同时FLASH ADC模块12对输入信号进行放大比较与高位粗量化处理，输出FLASH ADC转换结果；FLASH ADC转换结果为温度码。在FLASH-SAR ADC电路100的转换阶段内，SAR ADC模块14根据温度码和输入信号对残差电压进行细量化处理，输出SARADC转换结果，同时FLASH ADC模块12对参考电压或参考电压的分压进行采样。将温度码与SARADC转换结果进行编码处理，得到FLASH-SAR ADC电路100的信号转换结果。
可以理解，数字处理模块用于将温度码与SARADC转换结果一起进行冗余位处理编码，输出信号转换结果（DOUT）。FLASH ADC模块12内部通常包括电阻串分压电路、比较电路和开关电容电路等部分，各部分之间的具体连接关系及其间的工作关系可以参照本领域FLASH ADC模块12的架构同理理解，其中，为配合新的工作组合时序，只需对FLASH ADC模块12内部比较电路的采样输入进行适应性优化，只要能够支持上述新的工作组合时序即可。FLASH ADC模块12的比较电路优化设计原则为：为配合新的工作组合时序，在默认阶段（复位阶段，也为SAR ADC模块14的转换阶段）FLASH ADC模块12的比较电路对参考电压采样，在采样阶段，FLASH ADC模块12的比较电路对输入信号放大，采样结束，FLASH ADC模块12将比较结果（以温度码的形式）送出。根据M值（ADC高位的位数）的不同，FLASH ADC模块12中至少需要有2M-1个比较器电路。FLASH ADC模块12对输入电压（Vin）和电阻串分压（也即对参考电压的电阻分压）进行比较，得到结果即为FLASHADC输出结果，作为ADC的高M位。
SAR ADC模块14的电路中包括采样/保持模块（S/H）、CDAC模块，比较器（COMP）模块以及SAR控制逻辑模块（SARLOGIC）等，各部分之间的具体连接关系及其间的工作关系可以参照本领域SAR ADC模块14的架构同理理解。在SAR ADC模块14中，其CDAC模块分为两部分，其中第一部分为高M位对应开关电容部分，由FLASH ADC模块12的转换结果（也即温度码）控制切换；第二部分为低N-M位对应开关电容部分，由SAR控制逻辑根据比较器（COMP）模块的比较结果进行控制切换。CDAC模块电路可以是传统不分段结构的CDAC，也可以是分段结构（例如但不限于两段、三段或四段结构）的CDAC。CDAC模块电路采用下极板采样，所以电容下极板至少需要三个开关，以分别连接输入电压Vin，参考电压VREF/Vref以及参考地GND，还可以连接共模电压VCM。可根据不同采样方式，来调整所需要的开关以及下极板需要接入的电压。
具体的，如图1所示，FLASH-SAR ADC电路100的工作可以分为两个阶段：SARADC采样/FLASH ADC转换阶段和SARADC量化/FLASHADC复位阶段：
1、SARADC采样/FLASH ADC转换阶段：ADC采样阶段（即采样阶段内），SAR ADC模块14对输入信号Vin进行采样，同时FLASH ADC模块12对输入信号Vin比较放大，在采样阶段结束的时钟沿，FLASH ADC模块12内部的比较器比较出结果并作为FLASH ADC转换结果。
2、SARADC量化/FLASHADC复位阶段：采样完成后（即进入转换阶段内），FLASH ADC模块12已经给出量化数字码（M位），得到量化电压VFlash，然后可以得到残差电压Vresidue=Vin-VFlash。SAR ADC模块14将残差电压Vresidue进行细量化，得到低位数字码（N-M位）。在FLASH ADC模块12将本次转换结果送出后，对应的SARADC细量化的时间内，FLASH ADC模块12会进入复位阶段，以对参考电压或参考电压的分压采样，为下一次转换做准备。
需要说明的是，上述如图2所示的FLASH-SAR ADC电路100是以单端输入模式的ADC为例的，对于全差分结构的FLASH-SAR ADC电路100亦同理理解。
上述FLASH-SAR ADC电路100，通过在采样阶段内，在SAR ADC模块14对输入信号进行采样时，FLASH ADC模块12对输入信号进行放大比较与高位粗量化处理，输出温度码形式的FLASH ADC转换结果。采样阶段结束进入转换阶段，在转换阶段内，SAR ADC模块14根据温度码和输入信号对残差电压进行细量化处理，输出SARADC转换结果，同时FLASH ADC模块12对参考电压或参考电压的分压进行采样。如此，优化了FLASH-SAR ADC工作时序，将FLASHADC量化与整个ADC采样同时完成，使FLASH ADC量化不单独占用时钟周期，从而提高了整个ADC转换速度，同时也能减少孔径时间以及其它非理想因素引起的误差。
相比于传统的FLASH-SAR ADC处理方法，上述方案在转换阶段省略掉了FLASH ADC单独的工作时钟，从而进一步减少了SAR ADC所需要的转化周期，加快整体ADC的转换速度。改变时序组合方式，尽可能的减少了孔径误差带来的影响。合理利用时序，避免SAR ADC出现过长的等待时间，造成时间浪费，减少等待时间其他因素对结果的影响。综上，避免了传统FLASH ADC量化需要占用一个或者多个ADC时钟周期、且在FLASHADC工作时，SARADC进入保持阶段，没有工作而造成时间浪费等问题，达到了大幅提高转换效率的目的。
在一个实施例中，在采样时钟有效时，SAR ADC模块14对输入信号进行采样。在采样时钟上升沿，FLASH ADC模块12中的比较器预放大级从对参考电压进行采样的复位状态切换至放大状态，对输入信号进行放大。在采样时钟下降沿，FLASH ADC模块12中的比较器预放大级将预放大级结果传输给FLASH ADC模块12中的锁存器处理，FLASH ADC模块12中的锁存器将得到的比较结果通过FLASH ADC模块12中的RS锁存器转换输出，得到温度码。FLASH ADC模块12中的比较器预放大级将预放大级结果传输给FLASH ADC模块12中的锁存器后切换至复位状态。
具体的，在ADC采样阶段，采样时钟为高电平（以高电平有效为例，低电平有效时同理理解，只不过时钟沿对应翻转），外部输入信号Vin接入ADC，SAR ADC模块14对输入信号Vin进行采样，同时FLASH ADC模块12对输入信号Vin进行放大。FLASH ADC模块12在此阶段工作原理如下：
1）在采样时钟上升沿，FLASH ADC模块12中的PRE-COMP（比较器预放大级）由预充电状态（对参考电压进行采样）转到放大状态（对输入信号Vin进行放大）；
2）在采样时钟下降沿，FLASH ADC模块12中的PRE-COMP将预放大级结果传输给LATCH（锁存器）级，LATCH级根据预放大级结果得到比较结果，再通过RS锁存器作为FLASHADC转换结果输出（以温度码的形式）。
3）将预放大级结果传输给LATCH级锁存后，比较电路的PRE-COMP时钟关闭，进入复位阶段（对参考电压采样），为下一次转换做准备。至此，在一个ADC转换阶段内，FLASH ADC模块12工作完成。
通过上述工作过程，高效完成了SARADC采样/FLASH ADC转换阶段的工作。
在一个实施例中，在采样时钟无效后，按照温度码进行SAR ADC模块14中的CDAC进行当前位切换。当前位切换后，SAR ADC模块14中的比较器在SAR ADC模块14中的锁存时钟有效时，将基于输入信号的预放大级结果送入SAR ADC模块14中的锁存器处理，输出当前位的残差电压细量化结果。将当前位的残差电压细量化结果反馈给SAR ADC模块14中CDAC下一位对应电容，SAR ADC模块14中CDAC按照温度码进行下一位切换。下一位切换后，SAR ADC模块14中的比较器在SAR ADC模块14中的锁存时钟有效时，将基于输入信号的预放大级结果送入SAR ADC模块14中的锁存器处理，输出下一位的残差电压细量化结果。当SAR ADC模块14所有位的残差电压细量化完成时，输出SARADC转换结果。
具体的，采样时钟变为低电平（仍以高电平有效为例），FLASH ADC模块12处于复位状态（对参考电压采样），同时SAR ADC模块14对残差电压进行细量化，SAR ADC模块14的具体工作原理如下：
1）采样结束（采样时钟下降沿），FLASH ADC模块出结果，SAR ADC模块14的CDAC对应高位部分按照FLASH ADC转换结果进行切换。
2）SAR ADC模块14的第一次量化：
2.1）CDAC切换之后，建立稳定状态，SAR ADC模块14的比较器进入预放大阶段。
2.2）在SAR ADC模块14的比较器的LATCH级时钟有效时，将预放大级结果送给LATCH级锁存并输出。至此，SAR ADC模块14的第一位量化结束。
3）SAR ADC模块14的第二次量化：
3.1）将第一次量化结果反馈给CDAC下一位对应电容，下极板开关按照比较结果进行切换。
3.2）CDAC切换之后，建立稳定状态，SAR ADC模块14的比较器进入预放大阶段。
3.3）在SAR ADC模块14的比较器的LATCH级时钟有效时，将预放大级结果送给LATCH级锁存并输出。至此，SAR ADC模块14的第二位量化结束。
4）后续位的量化和上述3）相同，直到SARADC细量化完成，得到SARADC转换结果。
最后将FLASH ADC转换结果和SARADC转换结果加在一起进行编码处理，最终得到ADC输出结果。ADC连续转换时，只需上述将两个阶段循环重复即可。
通过上述工作过程，高效完成了SARADC量化/FLASHADC复位阶段的工作。
在一个实施例中，如图3所示，FLASH ADC模块12的比较器包括比较器预放大级PRE-COMP、锁存器LATCH、RS锁存器、第一预充电电容C1、第二预充电电容C3、第一开关S1、第二开关S2、第三开关S3和第四开关S4。
比较器预放大级PRE-COMP的正输入端连接第一预充电电容C1的一端，第一预充电电容C1的另一端用于接入输入信号Vin或连接电阻串分压电路。比较器预放大级PRE-COMP的负输入端连接第二预充电电容C3的一端，第二预充电电容C3的另一端用于接入参考电压（也即图3中参考信号的电压）或连接电阻串分压电路。比较器预放大级PRE-COMP的正输出端通过第三开关S3连接锁存器的正输入端，比较器预放大级PRE-COMP的负输出端通过第四开关S4连接锁存器的负输入端，锁存器与RS锁存器级联连接。第一开关S1的一端连接比较器预放大级PRE-COMP的正输入端，第一开关S1的另一端连接比较器预放大级PRE-COMP的正输出端。第二开关S2的一端连接比较器预放大级PRE-COMP的负输入端，第二开关S2的另一端连接比较器预放大级PRE-COMP的负输出端。
进一步的，本实施例中提供了其中一种FLASH ADC模块12的核心电路——比较器模块的电路设计，可以高效支持上述所提的工作时序同时，还可支持多种参考电压输入的参考模式。如图3所示为FLASH ADC模块12中单个比较器模块的一种电路结构设计示意图，其他比较器结构可与此相同。
具体的，在ADC采样阶段，SAR ADC模块14对输入信号Vin进行采样，同时，第一开关S1和第二开关S2保持断开，第三开关S3和第四开关S4闭合，比较器预放大级PRE-COMP对输入信号Vin比较放大后，送锁存器LATCH和RS锁存器依次处理输出。在采样阶段结束的时钟沿，RS锁存器输出结果并作为FLASH ADC转换结果。第一开关S1和第二开关S2闭合时，为预充电电容提供共模电压。其中，接入端子上的开关S01为与第一开关S1、第二开关S2同步动作的开关；接入端子上的开关S02为与第三开关S3、第四开关S4同步动作的开关，分别用于配合实现不同参考输入的切换控制。
ADC采样完成后，FLASH ADC模块12的RS锁存器已经给出量化数字码（M位），得到量化电压VFlash，然后可以得到残差电压Vresidue=Vin-VFlash。SAR ADC模块14将残差电压Vresidue进行细量化，得到低位数字码（N-M位）。在FLASH ADC模块12将本次转换结果送出后，对应的SARADC细量化的时间内，FLASH ADC模块12的比较器预放大级PRE-COMP会进入复位阶段，对通过第二预充电电容C3接入的参考电压采样，为下一次转换做准备。
通过上述比较器模块的电路设计，可以较少的电路设计量高效支持上述工作时序，在实现转换效率提升的同时，降低转换器芯片生产成本。
在一个实施例中，如图4所示，FLASH ADC模块12的比较器还包括第三预充电电容C2、第四预充电电容C4和支路开关SW1至SW6。第三预充电电容C2的一端连接比较器预放大级PRE-COMP的正输入端，第三预充电电容C2的另一端接地。第四预充电电容C4的一端连接比较器预放大级PRE-COMP的负输入端，第四预充电电容C4的另一端接地。支路开关SW1的一端连接第一预充电电容C1的另一端，支路开关SW1的另一端用于接入输入信号Vin。支路开关SW2的一端连接第一预充电电容C1的另一端，支路开关SW2的另一端用于连接电阻串分压电路的正端电阻。
支路开关SW3的一端连接第二预充电电容C3的另一端，支路开关SW3的另一端用于接入参考电压，支路开关SW4的一端连接第二预充电电容C3的另一端，支路开关SW4的另一端用于连接电阻串分压电路的负端电阻，支路开关SW5的一端连接第二预充电电容C3的另一端，支路开关SW5的另一端用于连接电阻串分压电路的正端电阻，支路开关SW6的一端连接第二预充电电容C3的另一端，支路开关SW6的另一端用于连接电阻串分压电路的正端电阻。
进一步的，在本实施例中，FLASH ADC模块12的比较器模块的电路内还设置了第三预充电电容C2和第四预充电电容C4，并分别设置了各输入的支路开关SW1至SW6，其中，第三预充电电容C2和第四预充电电容C4的加入用于降低共模电压变化，减小共模电压变化对比较器模块工作的不利影响；已将图3中的接入端子上的开关S01和开关S02分别扩展为相应各支路开关SW。而支路开关SW1至SW6则可以为比较器模块在不同工作阶段精准高效地接入输入信号Vin、参考电压及参考电压的电阻串分压，用于支持比较器预放大级PRE-COMP、锁存器LATCH和RS锁存器的比较输出工作。
通过上述FLASH ADC模块12的比较器模块的电路进一步优化设计，可以进一步提升FLASH ADC模块12的转换性能。
在一个实施例中，参考电压采用第一参考电压VREF；其中，第一参考电压VREF不超过电源电压VDD，输入信号Vin的电压范围为[0，VREF]。采用第一参考电压VREF时，在转换阶段内FLASH ADC模块12对参考电压的分压进行采样，在采样阶段内FLASH ADC模块12的正负端分别接入第一参考电压VREF的分压（保持转换阶段的不变）和输入信号Vin；采用第一参考电压VREF时，在采样阶段内SAR ADC模块14的全部采样电容对输入信号Vin进行采样。
可以理解，在实际应用中，在此种参考模式一下，FLASH ADC模块12的比较器模块负输入端（N端）只需要对第一参考电压VREF在正端电阻串上的分压（记为V<P>）采样即可，第一参考电压VREF在负端电阻串上的分压（记为V<N>）和第一参考电压VREF本身不参与采样输入。
在一个实施例中，参考电压采用第二参考电压Vref；其中，第二参考电压Vref不超过电源电压VDD的一半，输入信号Vin的电压范围为[0，2Vref]；也即在采用第二参考电压Vref的工作模式下，ADC的输入信号的范围为[0，2Vref]。采用第二参考电压Vref时，在转换阶段内FLASH ADC模块12对第二参考电压Vref的分压进行采样，在采样阶段内FLASH ADC模块12的正负端分别接入第二参考电压Vref和输入信号Vin，SAR ADC模块14的一半采样电容对输入信号Vin进行采样。
可以理解，在实际应用中，在此种参考模式二下，还要求Vref≤VDD/2。在此种参考模式下，FLASH ADC模块12的比较器模块的电路负输入端（N端）需要分时对Vref以及Vref在负端电阻串上的分压（V<N>）采样，Vref在正端电阻串上的分压V<P>不参与采样输入。
在一个实施例中，为便于更好地理解上述方案，还提供了其中一种可选的设计应用示例。需要说明的是，本示例仅为示意性的，并非是对上述方案在实际应用中的唯一限定，本领域技术人员可以按照上述方案的设计构思同理实现不同的设计应用。
设计的是一个12位单端FLASH-SAR ADC电路，其支持两种参考模式：
参考模式一：参考电压为VREF，输入信号的电压范围为0-VREF，要求VREF≤VDD。
参考模式二：参考电压为Vref，输入信号的电压范围为0-2•Vref，要求Vref≤VDD/2。
该示例采用将12位ADC分为高5位和低7位的组合方式，即FLASH ADC模块12负责粗量化高五位部分，SAR ADC模块14负责细量化低七位部分。其设计结构简图也可如图2所示。
按照本申请所提出新的组合工作时序，对FLASHADC进行设计优化，如主要包括32个电阻组成的电阻串分压电路和31个比较器模块电路。其核心电路—即单个比较器模块的电路结构可如图4所示：其中四个电容相同，容值均为C。VREF（Vref）为参考电压，V<P>和V<N>分别为32个电阻组成的电阻串对参考电压VREF进行的分压，表达通式为：
Figure 212994DEST_PATH_IMAGE002
并且P和N满足：
Figure 926872DEST_PATH_IMAGE004
。V REF 表示VREF的值。
工作在不同参考模式下，FLASH ADC模块12的工作原理不同，具体如下两种情况：
1、在参考模式一时，参考电压为VREF，输入范围0-VREF：
在此参考模式下，FLASH ADC模块12的比较器模块的电路负输入端（N端）只需要对V<P>采样即可，V<N>和VREF支路对应开关SW3和SW4处于常闭状态。
在FLASHADC复位阶段，此时SW2和SW6为高电平，对应电位接到电容下极板；此时S1为高电平，比较器预放大级PRE-COMP输入和输出端短接，为预充电电容提供共模电压
Figure 503347DEST_PATH_IMAGE006
和
Figure 180447DEST_PATH_IMAGE008
。此时比较器预放大级PRE-COMP的P端和N端各电容存储电荷分别为：
Figure 791557DEST_PATH_IMAGE010
Figure 145178DEST_PATH_IMAGE012
其中，C 1表示电容C1的容值，C 2表示电容C2的容值，C 3表示电容C3的容值，C 4表示电容C4的容值。在FLASHADC转换阶段，此时SW1和SW5为高电平，采样输入Vin和电压V<P>接入到电容下极板，此时S1为低电平，比较器预放大级PRE-COMP的输入和输出断开对输入的差分信号进行比较放大。此时比较器预放大级PRE-COMP的P端和N端电容存储电荷分别为：
Figure 956751DEST_PATH_IMAGE014
Figure 686810DEST_PATH_IMAGE016
其中，V in 表示Vin的值。根据电荷守恒，
Figure 152426DEST_PATH_IMAGE018
，
Figure 676949DEST_PATH_IMAGE020
，联立上式得：
Figure 713169DEST_PATH_IMAGE022
Figure 246918DEST_PATH_IMAGE024
比较器是全差分结构，所以
Figure 301462DEST_PATH_IMAGE026
，两式相减并化简得：
Figure 278777DEST_PATH_IMAGE028
根据上面推导出的关系即可判断出输入电压Vin和参考电压V<P>的大小关系。当电压
Figure 51560DEST_PATH_IMAGE030
时，则输入电压Vin大于参考电压V<P>，比较器输出为1，反之当
Figure 123422DEST_PATH_IMAGE032
时，则输入电压Vin小于参考电压V<P>，比较器输出为0。
2、在参考模式二时参考电压为Vref，输入范围0-2•Vref：
在此参考模式下，FLASH ADC模块12的比较器模块负输入端（N端）需要分时对Vref和V<N>采样，V<P>支路对应开关SW5和SW6处于常闭状态。
在FLASHADC复位阶段，此时SW2和SW4为高电平，对应电位接到电容下极板；此时S1为高电平，比较器预放大级PRE-COMP的输入和输出端短接，为预充电电容提供共模电压
Figure 48783DEST_PATH_IMAGE034
和
Figure 180688DEST_PATH_IMAGE036
。此时P端和N端电容存储电荷分别为：
Figure 440768DEST_PATH_IMAGE038
Figure 64122DEST_PATH_IMAGE040
在FLASHADC转换阶段，此时SW1和SW3为高电平，外部输入Vin和参考电压Vref接入到电容下极板，此时S1为低电平，比较器预放大级PRE-COMP的输入和输出断开对输入的差分信号进行比较放大。此时P端和N端电容存储电荷分别为：
Figure 93258DEST_PATH_IMAGE042
Figure 396064DEST_PATH_IMAGE044
其中，V ref 表示Vref的值。根据电荷守恒，
Figure 143440DEST_PATH_IMAGE046
和
Figure 307836DEST_PATH_IMAGE048
，联立上式得：
Figure 457058DEST_PATH_IMAGE050
Figure 930764DEST_PATH_IMAGE052
比较器时全差分的结构，所以
Figure 650590DEST_PATH_IMAGE054
，两式相减并化简得：
Figure 867944DEST_PATH_IMAGE056
在参考模式二，FLASH ADC是全差分工作模式，ADC输入电压Vin范围为0~2•Vref，在FLASH ADC内下移Vref后得到的“
Figure 871673DEST_PATH_IMAGE058
”作为新的输入电压，对应范围为-Vref~Vref，FLASH ADC内新的参考电压是“
Figure 532592DEST_PATH_IMAGE060
”，对应范围也为-Vref~Vref。
比较器比较新的输入电压“
Figure 254561DEST_PATH_IMAGE062
”与新的参考电压“
Figure 10027DEST_PATH_IMAGE064
”。当
Figure 616064DEST_PATH_IMAGE066
时，表示新的输入电压大于新的参考电压，比较器输出为1。反之，当
Figure 697153DEST_PATH_IMAGE068
时，则表示新的输入电压小于新的参考电压，比较器输出为0。
两种参考模式在采样时钟下降沿开关S2会闭合，将比较器预放大级结果送给LATCH级进一步比较放大，最后送到RS锁存器锁存，在整个SAR ADC细量化过程中一直保持不变。
SAR ADC模块14负责低七位量化且要支持上述两种参考模式的转换，结构示意图可如图5所示。该SAR ADC模块14中DAC为两段式结构，且P端和N端对称。高位电容阵列402总共有8位（7+1，有一位是冗余位电容404），分别为64C，32C，16C，8C，4C，4C，2C和C，包括一位冗余位电容404容值为4C。低位电容阵列401有6位（5+1）分别为16C，8C，4C，2C，C和C，最后一位C为终端补偿电容，不参与转换。桥接电容405为
Figure 640838DEST_PATH_IMAGE070
。
该SAR ADC模块14采用高6位402下极板采样，且为单端采样结构，即只有402的N端（比较器负输入端）DAC对应采样电容对输入信号采样；402的P端（比较器正输入端）DAC在采样时，对应采样电容下极板均接地（GND）。其余电容401在采样时下极板接共模电压VCM，不参与采样。补偿电容406下极板一直接共模电压VCM。采样电容是指用于参与信号采样的电容。
此DAC也支持前面所述的两种参考模式，采样电容部分402需要更特别设计，如图6所示，将每位电容平均分成两份，重新组合为两组，一组电容下极板采样开关（控制电容下极板和输入连接的开关）由切换开关1控制，另一组采样开关由切换开关2控制，并且切换开关2控制的一组中，每个电容对应的切换开关都需加一个控制接地的开关。
在参考模式一时，所有电容均对输入信号采样，即切换开关1和切换开关2为高电平（高电平有效），此时采样电容有128C，所采样的电荷量为128C•V in ，输入电压范围0~VREF。
在参考模式二时，切换开关1为高电平，切换开关2为低电平，只要切换开关1对应的一组电容进行采样，切换开关2对应的一组电容在采样时接地控制开关GND_CLK导通，全部接地，不参与采样，此时采样电容只有64C，所采样的电荷量只有64C•Vin，在之后的ADC量化过程中402中的所有128C电容都参与其中，采样电容64C电容采的电荷量会被分配到128C去，等效采样的电压U=Q/C=64C•V in /128C=0.5•V in 。因为之后的ADC量化以Vref作为参考，所以可实现输入电压范围0~2•Vref，两种模式的采样示意图如图7中所示，其中（a）为参考模式一的采样，（b）为参考模式二的采样。
图5中高五位对应电容403，为了和FLASH ADC模块12的输出对应，将所有电容以2C为基本单位均分，共分为62个，其中切换开关1控制的一组有31个，切换开关2控制的一组有31个，两组的转换控制信号均由FLASHADC模块给出的31位温度码控制（即一个温度码控制电容为4C）。
以参考模式一为例，在SAR ADC模块14进入采样阶段时，对输入信号Vin采样，此时可以计算出P端电荷和N端电荷分别为：
Figure 216307DEST_PATH_IMAGE072
Figure 929048DEST_PATH_IMAGE074
其中，
Figure DEST_PATH_IMAGE076
表示共模电压VCM的值。
在SARADC量化阶段，为方便计算，将FLASH ADC模块12输出的温度码转换为五位数字码，分别为D13、D12、D11、D10和D9。该设计为单端采样，P端采样保持接地，所以FLASH ADC模块12的输出结果只控制SAR ADC模块14中CDAC的N端高五位，CDAC的P端高五位一直保持接地。温度码传输给CDAC后，P端和N端对应的电荷：
Figure DEST_PATH_IMAGE078
Figure DEST_PATH_IMAGE080
其中，V XP1 为图5中比较器COMP的正端（P端）输入电压，V XN1 为图5中比较器COMP的负端（N端）输入电压。
由电荷守恒
Figure DEST_PATH_IMAGE082
，
Figure DEST_PATH_IMAGE084
，可以求解V XP1 和V XN1 ：
Figure DEST_PATH_IMAGE086
Figure DEST_PATH_IMAGE088
两式相减得：
Figure DEST_PATH_IMAGE090
根据上式，图5中比较器COMP 判断VXP1和VXN1相对大小，就得到了SAR ADC模块14的第一次量化结果。
如果
Figure DEST_PATH_IMAGE092
，比较器输出为1，下一位电容N端CM3r下极板接VREF，P端CM3r电容下极板接GND。如果
Figure DEST_PATH_IMAGE094
，比较器输出为0，下一位电容N端CM3r下极板接GND，P端CM3r电容下极板接VREF。
后续每次开关切换，根据电荷守恒可推导出CDAC输出端电压差为：
Figure DEST_PATH_IMAGE096
其中k=4-j，j=2,3…9。当j-1位比较结果为0时，上式中为减；j-1位比较结果为1时，上式中为加。根据
Figure DEST_PATH_IMAGE098
和
Figure DEST_PATH_IMAGE100
的比较结果，控制下一位和上述一样的方式切换，直到N-M为结果全部量化完成。
参考模式二和参考模式一的SARADC推导计算一致，此处不再重复赘述。在SAR ADC量化完成后，将FLASH ADC模块12输出的温度码转换为二进制码，和SARADC量化的结果一起进行冗余位处理编码，最后得到12位输出码，ADC转换完成。
至此，该设计示例已阐述完毕，最后可以在Cadence应用中将此上述示例的电路搭建出来进行仿真试验，其仿真结果分别如图8和图9所示，参考模式一有效位ENOB可以达到11.856bit，参考模式二有效位ENOB可以达到11.854bit。其中，SNR表示信噪比，SFDR表示无杂散动态范围，THD表示总谐波失真。
在一个实施例中，如图10所示，本申请实施例还提供了一种FLASH-SAR ADC转换方法，包括步骤S12至S16：
S12，在FLASH-SAR ADC的采样阶段内，SARADC模块对输入信号进行采样，同时FLASH ADC模块对输入信号进行放大比较与高位粗量化处理，输出FLASH ADC转换结果；FLASH ADC转换结果为温度码。
S14，在FLASH-SAR ADC的转换阶段内，SARADC模块根据温度码和输入信号进行残差电压细量化处理，输出SARADC转换结果，同时FLASH ADC模块对参考电压或参考电压的分压进行采样。
S16，将温度码与SARADC转换结果进行编码处理，得到FLASH-SAR ADC的信号转换结果。
可以理解，关于本实施例中各步骤的解释说明，可以参见上述FLASH-SAR ADC电路100的实施例中相应部分同理理解，此处不再重复赘述。
上述FLASH-SAR ADC转换方法，通过在FLASH-SAR ADC的采样阶段内，在SARADC模块对输入信号进行采样时，FLASH ADC模块对输入信号进行放大比较与高位粗量化处理，输出温度码形式的FLASH ADC转换结果。采样阶段结束进入转换阶段，在FLASH-SAR ADC的转换阶段内，SARADC模块根据温度码和输入信号进行残差电压细量化处理，输出SARADC转换结果，同时FLASH ADC模块对参考电压或参考电压的分压进行采样。如此，优化了FLASH-SARADC工作时序，将FLASH ADC量化与整个ADC采样同时完成，使FLASH ADC量化不单独占用时钟周期，从而提高了整个ADC转换速度，同时也能减少孔径时间以及其它非理想因素引起的误差。相比于传统的FLASH-SAR ADC处理方法，上述方案避免了传统FLASH ADC量化需要占用一个或者多个ADC时钟周期、且在FLASHADC工作时，SARADC进入保持阶段，没有工作而造成时间浪费等问题，达到了大幅提高转换效率的目的。
在一个实施例中，关于上述步骤S12，具体可以包括如下处理步骤：
在FLASH-SAR ADC的采样时钟有效时，SAR ADC模块对输入信号进行采样；
在采样时钟上升沿，FLASH ADC模块中的比较器预放大级从对参考电压进行采样的复位状态切换至放大状态，对输入信号进行放大；
在采样时钟下降沿，FLASH ADC模块中的比较器预放大级将预放大级结果传输给FLASH ADC模块中的锁存器处理，FLASH ADC模块中的锁存器将得到的比较结果通过FLASHADC模块中的RS锁存器转换输出，得到温度码；
FLASH ADC模块中的比较器预放大级将预放大级结果传输给FLASH ADC模块中的锁存器后切换至复位状态。
在一个实施例中，关于上述步骤S14中，在FLASH-SAR ADC的转换阶段内，SARADC模块根据温度码和输入信号对残差电压进行细量化处理，输出SARADC转换结果的过程，具体可以包括如下处理步骤：
在FLASH-SAR ADC的采样时钟无效后，按照温度码进行SARADC模块中的CDAC进行当前位切换；
当前位切换后，SARADC模块中的比较器在SARADC模块中的锁存时钟有效时，将基于输入信号的预放大级结果送入SARADC模块中的锁存器处理，输出当前位的残差电压细量化结果；
将当前位的残差电压细量化结果反馈给SARADC模块中CDAC下一位对应电容，SARADC模块中CDAC按照温度码进行下一位切换；
下一位切换后，SARADC模块中的比较器在SARADC模块中的锁存时钟有效时，将基于输入信号的预放大级结果送入SARADC模块中的锁存器处理，输出下一位的残差电压细量化结果；
当SARADC模块所有位的残差电压细量化完成时，输出SARADC转换结果。
在一个实施例中，参考电压采用第一参考电压VREF；其中，第一参考电压VREF不超过电源电压，述输入信号的电压范围为[0，VREF]。采用第一参考电压VREF时，在转换阶段内FLASH ADC模块对参考电压的分压进行采样，在采样阶段内FLASH ADC模块的正负端分别接入第一参考电压VREF的分压和输入信号；采用第一参考电压VREF时，在采样阶段内SAR ADC模块的全部采样电容对输入信号进行采样。
在一个实施例中，参考电压采用第二参考电压Vref。其中，第二参考电压Vref不超过电源电压的一半，输入信号的电压范围为[0，2Vref]。采用第二参考电压Vref时，在转换阶段内FLASH ADC模块对第二参考电压Vref的分压进行采样，在采样阶段内FLASH ADC模块的正负端分别接入第二参考电压Vref和输入信号，SAR ADC模块的一半采样电容对输入信号进行采样。
可以理解，关于上述FLASH-SAR ADC转换方法各实施例内容的解释说明，可以参照上述FLASH-SAR ADC电路100各实施例中的相应解释说明同理理解，在此不再赘述。以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可做出若干变形和改进，都属于本申请保护范围。因此本申请专利的保护范围应以所附权利要求为准。

Claims (8)

1.一种FLASH-SAR ADC转换方法，其特征在于，包括步骤：
在FLASH-SAR ADC的采样时钟有效时，SAR ADC模块对输入信号进行采样；
在所述采样时钟上升沿，FLASH ADC模块中的比较器预放大级从对参考电压进行采样的复位状态切换至放大状态，对所述输入信号进行放大；
在所述采样时钟下降沿，所述FLASH ADC模块中的比较器预放大级将预放大级结果传输给所述FLASH ADC模块中的锁存器处理，所述FLASH ADC模块中的锁存器将得到的比较结果通过所述FLASH ADC模块中的RS锁存器转换输出，得到温度码；
所述FLASH ADC模块中的比较器预放大级将预放大级结果传输给所述FLASH ADC模块中的锁存器后切换至所述复位状态；
在所述FLASH-SAR ADC的转换阶段内，所述SARADC模块根据所述温度码和所述输入信号对残差电压进行细量化处理，输出SARADC转换结果，同时所述FLASH ADC模块对参考电压或参考电压的分压进行采样；
将所述温度码与所述SARADC转换结果进行编码处理，得到所述FLASH-SAR ADC的信号转换结果。
2.根据权利要求1所述的FLASH-SAR ADC转换方法，其特征在于，在所述FLASH-SAR ADC的转换阶段内，所述SARADC模块根据所述温度码和所述输入信号对残差电压进行细量化处理，输出SARADC转换结果的过程，包括：
在FLASH-SAR ADC的采样时钟无效后，按照所述温度码进行所述SARADC模块中的CDAC进行当前位切换；
所述当前位切换后，所述SARADC模块中的比较器在所述SARADC模块中的锁存时钟有效时，将基于所述输入信号的预放大级结果送入所述SARADC模块中的锁存器处理，输出当前位的残差电压细量化结果；
将当前位的所述残差电压细量化结果反馈给所述SARADC模块中CDAC下一位对应电容，所述SARADC模块中CDAC按照所述温度码进行下一位切换；
所述下一位切换后，所述SARADC模块中的比较器在所述SARADC模块中的锁存时钟有效时，将基于所述输入信号的预放大级结果送入所述SARADC模块中的锁存器处理，输出下一位的残差电压细量化结果；
当所述SARADC模块所有位的残差电压细量化完成时，输出所述SARADC转换结果。
3.一种FLASH-SAR ADC电路，其特征在于，包括FLASHADC模块和SARADC模块，所述FLASHADC模块的采样输入端分别用于接入输入信号和参考电压，所述FLASH ADC模块的输出端连接所述SARADC模块的CDAC电路输入端，所述FLASH ADC模块的输出端还用于连接数字处理模块，所述SARADC模块的采样输入端分别用于接入输入信号和参考电压，所述SARADC模块的输出端用于连接所述数字处理模块；
在采样时钟有效时，所述SAR ADC模块对所述输入信号进行采样；
在所述采样时钟上升沿，所述FLASH ADC模块中的比较器预放大级从对所述参考电压进行采样的复位状态切换至放大状态，对所述输入信号进行放大；
在所述采样时钟下降沿，所述FLASH ADC模块中的比较器预放大级将预放大级结果传输给所述FLASH ADC模块中的锁存器处理，所述FLASH ADC模块中的锁存器将得到的比较结果通过所述FLASH ADC模块中的RS锁存器转换输出，得到温度码；
所述FLASH ADC模块中的比较器预放大级将预放大级结果传输给所述FLASH ADC模块中的锁存器后切换至所述复位状态；
在所述FLASH-SAR ADC电路的转换阶段内，所述SARADC模块根据所述温度码和所述输入信号进行残差电压细量化处理，输出SARADC转换结果，同时所述FLASH ADC模块对参考电压或参考电压的分压进行采样；
将所述温度码与所述SARADC转换结果进行编码处理，得到所述FLASH-SAR ADC电路的信号转换结果。
4.根据权利要求3所述的FLASH-SAR ADC电路，其特征在于，在所述采样时钟无效后，按照所述温度码进行所述SARADC模块中的CDAC进行当前位切换；
所述当前位切换后，所述SARADC模块中的比较器在所述SARADC模块中的锁存时钟有效时，将基于所述输入信号的预放大级结果送入所述SARADC模块中的锁存器处理，输出当前位的残差电压细量化结果；
将当前位的所述残差电压细量化结果反馈给所述SARADC模块中CDAC下一位对应电容，所述SARADC模块中CDAC按照所述温度码进行下一位切换；
所述下一位切换后，所述SARADC模块中的比较器在所述SARADC模块中的锁存时钟有效时，将基于所述输入信号的预放大级结果送入所述SARADC模块中的锁存器处理，输出下一位的残差电压细量化结果；
当所述SARADC模块所有位的残差电压细量化完成时，输出所述SARADC转换结果。
5.根据权利要求4所述的FLASH-SAR ADC电路，其特征在于，所述参考电压采用第一参考电压VREF；其中，所述第一参考电压VREF不超过电源电压，所述输入信号的电压范围为[0，VREF]；
采用所述第一参考电压VREF时，在转换阶段内所述FLASH ADC模块对参考电压的分压进行采样，在采样阶段内所述FLASH ADC模块的正负端分别接入所述第一参考电压VREF的分压和所述输入信号；采用所述第一参考电压VREF时，在采样阶段内所述SAR ADC模块的全部采样电容对所述输入信号进行采样。
6.根据权利要求4所述的FLASH-SAR ADC电路，其特征在于，所述参考电压采用第二参考电压Vref；其中，所述第二参考电压Vref不超过电源电压的一半，所述输入信号的电压范围为[0，2Vref]；
采用所述第二参考电压Vref时，在转换阶段内所述FLASH ADC模块对所述第二参考电压Vref的分压进行采样，在采样阶段内所述FLASH ADC模块的正负端分别接入所述第二参考电压Vref和所述输入信号，所述SAR ADC模块的一半采样电容对所述输入信号进行采样。
7.根据权利要求3所述的FLASH-SAR ADC电路，其特征在于，所述FLASH ADC模块的比较器包括比较器预放大级、锁存器、RS锁存器、第一预充电电容、第二预充电电容、第一开关、第二开关、第三开关和第四开关；
所述比较器预放大级的正输入端连接所述第一预充电电容的一端，所述第一预充电电容的另一端用于接入所述输入信号或连接电阻串分压电路，所述比较器预放大级的负输入端连接所述第二预充电电容的一端，所述第二预充电电容的另一端用于接入所述参考电压或连接所述电阻串分压电路；
所述比较器预放大级的正输出端通过所述第三开关连接所述锁存器的正输入端，所述比较器预放大级的负输出端通过所述第四开关连接所述锁存器的负输入端，所述锁存器与所述RS锁存器级联连接；
所述第一开关的一端连接所述比较器预放大级的正输入端，所述第一开关的另一端连接所述比较器预放大级的正输出端；所述第二开关的一端连接所述比较器预放大级的负输入端，所述第二开关的另一端连接所述比较器预放大级的负输出端。
8.根据权利要求7所述的FLASH-SAR ADC电路，其特征在于，所述FLASH ADC模块的比较器还包括第三预充电电容、第四预充电电容和支路开关SW1至SW6，所述第三预充电电容的一端连接比较器预放大级的正输入端，所述第三预充电电容的另一端接地，所述第四预充电电容的一端连接比较器预放大级的负输入端，所述第四预充电电容的另一端接地；
所述支路开关SW1的一端连接所述第一预充电电容的另一端，所述支路开关SW1的另一端用于接入所述输入信号，所述支路开关SW2的一端连接所述第一预充电电容的另一端，所述支路开关SW2的另一端用于连接所述电阻串分压电路的正端电阻；
所述支路开关SW3的一端连接所述第二预充电电容的另一端，所述支路开关SW3的另一端用于接入所述参考电压，所述支路开关SW4的一端连接所述第二预充电电容的另一端，所述支路开关SW4的另一端用于连接所述电阻串分压电路的负端电阻，所述支路开关SW5的一端连接所述第二预充电电容的另一端，所述支路开关SW5的另一端用于连接所述电阻串分压电路的正端电阻，所述支路开关SW6的一端连接所述第二预充电电容的另一端，所述支路开关SW6的另一端用于连接所述电阻串分压电路的正端电阻。
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