CN105375923A - 逐次逼近型模数转换器的数字自校准电路及方法 - Google Patents

Abstract

本发明公开了一种逐次逼近型模数转换器的数字自校准电路，模数转换时进行第k位模数转换时首先根据高一位位数据从两种供选择的控制码中选定一种，采用选定的控制码对校准电容阵列进行控制并计算出第k位位数据；在输出第k位位数据之前进行第k位模数转换的同时，控制逻辑电路计算出两种供选择的第k-1位对应的控制码。本发明还公开了一种逐次逼近型模数转换器的数字自校准方法。本发明能提高转换效率和转换精度，能减少加法器数量、节省电路面积。

Description

逐次逼近型模数转换器的数字自校准电路及方法

技术领域

本发明涉及半导体集成电路领域，特别是涉及一种逐次逼近型模数转换器(SuccessiveApproximationRegisterADC，SARADC)的数字自校准电路。本发明还涉及一种逐次逼近型模数转换器的数字自校准方法。

背景技术

逐次逼近型模数转换器被广泛应用于各个领域之中。在逐次逼近型模数转换器的设计中，主要的误差来源于电容的失配和比较器的失调。其中制造时引入的电容失配误差对ADC的性能影响最大。传统的解决方式譬如增大电容面积会严重增加设计面积或者降低设计性能。因此我们在分段电容设计的基础上选择使用数字校准的方法在不影响模拟电路设计的同时减小甚至消除比较器失调以及电容失配所引入的误差。

数字校准电路的设计因为要实现大量的加减运算，一般需要多个加法器，如何充分利用算法之间的相对关系，用较少的加法器实现最终的数字校准算法成为了设计的关键。

发明内容

本发明所要解决的技术问题是提供一种逐次逼近型模数转换器的数字自校准电路，能提高转换效率和转换精度，能减少加法器数量、节省电路面积；为此，本发明还提供一种逐次逼近型模数转换器的数字自校准方法。

为解决上述技术问题，本发明提供的逐次逼近型模数转换器的数字自校准电路中，逐次逼近型模数转换器包括权重电容阵列，校准电容阵列，比较器，控制逻辑电路。

所述控制逻辑电路通过开关阵列对所述权重电容阵列进行控制实现模数转换并通过所述比较器输出每位转换的位数据。

数字自校准电路由所述控制逻辑电路通过开关阵列实现对所述校准电容阵列进行数字控制形成，所述数字自校准电路用于在模数转换中计算对应位数据时对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准，对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准的校准码存储在存储器中。

模数转换时从所述权重电容阵列的最高位开始逐次进行模数转换直至最低位转换完成，令第k位为所述权重电容阵列的最高位到最低位之间的进行模数转换对应的位，模数转换过程中所述控制逻辑电路对所述权重电容阵列进行控制的控制码的设置步骤为：

令第n位以下的控制码都采用第n位控制码，其中第n位小于最高位且大于等于最低位，当第k位小于最高位且大于第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据；在输出所述第k位位数据之前，所述控制逻辑电路根据第k位控制码、第k位位数据的两种预测输出状态、第k位电容的失配校准码或第k-1位电容的失配校准码计算出两种供选择的第k-1位控制码。

进一步的改进是，模数转换过程中，当第k位为最高位时，第k位控制码以及两种供选择的第k-1位控制码由所述控制逻辑电路输入提供，根据给定的第k位控制码对所述校准电容阵列进行控制并计算出第k位位数据。

当第k位为第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据。

进一步的改进是，所述控制逻辑电路包括多个加法器，当第k位小于最高位且大于第n位时，所述加法器用于在进行第k位模数转换的同时计算出两种供选择的第k-1位控制码。

进一步的改进是，所述加法器的数量为3个；

当第k位为次高位时，第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端输入第k-1位校准码和第k-1位校准码的差值且该差值由所述控制逻辑电路提供，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；所述第三个加法器的两个输入端分别连接输入第k-2位校准码和第k-1位校准码并输出第k-2位校准码和第k-1位校准码的差值。

当第k位小于次高位且大于第n+2位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；所述第三个加法器的两个输入端分别连接输入第k-2位校准码和第k-1位校准码并输出第k-2位校准码和第k-1位校准码的差值。

当第k位为第n+2位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码。

当第k位为第n+1位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接第k位校准码，所述第一个加法器的输出端输出两个输入端的差并作为第一种供选择的第k-1位控制码；以所述第k位控制码作为第二种供选择的第k-1位控制码。

进一步的改进是，逐次逼近型模数转换器的权重电容阵列包括第一电容阵列和第二电容阵列。

所述第一电容阵列的输出端连接到所述比较器的第一输入端且通过一切换开关连接到共模电平，所述第二电容阵列的输出端连接到所述比较器的第二输入端且通过一切换开关连接到共模电平，所述比较器的第一输入端和第二输入端为互为反相的输入端，由所述第一电容阵列和所述第二电容阵列组成伪差分电容阵列。

所述第一电容阵列包括第一段子电容阵列和一个以上的低位段子电容阵列，所述第一段子电容阵列为位数比各所述低位段子电容阵列都高。

所述第一段子电容阵列包括多位电容,各所述低位段子电容阵列包括多位电容，所述第二电容阵列的电容位数比所述第一段子电容阵列的电容位数多一个，所述第二电容阵列的最高位电容到次低位电容依次和相同位的所述第一段子电容阵列的电容大小相等并组成差分权重位电容；所述第二电容阵列的最低位电容和次低位电容大小相等。

模数转换过程中，首先从所述第一段子电容阵列的最高位到最低位进行逐位的差分权重位的模数转换，所述第一段子电容阵列的最低位差分权重位转换完成后，将所述最低位差分权重位码值转换成过渡码值；当所述最低位差分权重位码值为1时，所述过渡码值使所述第二电容阵列的次低位电容和最低位电容都接地；当所述最低位差分权重位码值为0时，所述过渡码值使所述第二电容阵列的次低位电容和最低位电容都接参考电压。

所述过渡码值转换完成后，由所述第一段子电容阵列的最低位电容和所述低位段子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的转换。

所述校准电容阵列包括多位电容,所述校准电容阵列的输出端和所述第二电容阵列的输出端通过耦合电容连接。

进一步的改进是，所述第一段子电容阵列的各位电容的上极板连接在一起并作为电容正相端，所述电容正相端为所述第一电容阵列的输出端，所述第一段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压、参考电压和地中的一个。

同一所述低位段子电容阵列的各位电容的上极板连接在一起，同一所述低位段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压、参考电压和地中的一个。

所述第一段子电容阵列的各位电容的上极板和相邻的所述低位段子电容阵列的各位电容的上极板通过耦合电容连接，相邻的各所述低位段子电容阵列的各位电容的上极板也通过耦合电容连接。

所述第二电容阵列的各位电容的上极板连接在一起并作为电容反相端，所述电容反相端为所述第二电容阵列的输出端，所述第二电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压、参考电压和地中的一个。

所述校准电容阵列的各位电容的上极板连接在一起并作为所述校准电容阵列的输出端，所述校准电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压、参考电压和地中的一个。

进一步的改进是，所述第一段子电容阵列中选择性设置有调节电容，各所述低位段子电容阵列中选择性设置有调节电容，所述第二电容阵列选择性设置有调节电容，所述校准电容阵列设置有调节电容，各所述调节电容的上极板和对应的位电容的上极板连接在一起、各所述调节电容的下极板和地连接。

进一步的改进是，所述伪差分电容阵列的电容的失配所对应的所述校准码包括：所述第一段子电容阵列的各位权重电容对应的校准码，所述第二电容阵列的各位权重电容对应的校准码，所述第一段子电容阵列和所述第二电容阵列的对应位组成的差分权重电容对应的校准码，和所述第一段子电容阵列相邻接的所述低位段子电容阵列的最高位和次高位的权重电容对应的校准码。

进一步的改进是，所述校准码通过对在校准过程中得到的校准测量值计算得到。

为解决上述技术问题，本发明提供的逐次逼近型模数转换器的数字自校准方法中，逐次逼近型模数转换器包括权重电容阵列，校准电容阵列，比较器，控制逻辑电路。

所述控制逻辑电路通过开关阵列对所述权重电容阵列进行控制实现模数转换并通过所述比较器输出每位转换的位数据。

数字自校准电路由所述控制逻辑电路通过开关阵列实现对所述校准电容阵列进行数字控制形成，所述数字自校准电路用于在模数转换中计算对应位数据时对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准，对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准的校准码存储在存储器中。

模数转换时从所述权重电容阵列的最高位开始逐次进行模数转换直至最低位转换完成，令第k位为所述权重电容阵列的最高位到最低位之间的进行模数转换对应的位，模数转换过程中所述控制逻辑电路对所述权重电容阵列进行控制的控制码的设置步骤为：

令第n位以下的控制码都采用第n位控制码，其中第n位小于最高位且大于等于最低位，当第k位小于最高位且大于第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据；在输出所述第k位位数据之前，所述控制逻辑电路根据第k位控制码、第k位位数据的两种预测输出状态、第k位电容的失配校准码或第k-1位电容的失配校准码计算出两种供选择的第k-1位控制码。

本发明在比较器输出当前位的比较结果之前提前计算好下一位对应的两种可能的校准电容阵列的控制码，而在比较器输出当前位的比较结果之后在进行下一位的运算时直接根据比较器的输出结果选取两种已经计算好的控制码即可进行下一位的运算，不需要采用单独的周期来计算控制码，所以能够减少两次比较之间的延时，从而能提高转换效率。

另外，本发明在进行当前位即第k位的模数转换时，控制逻辑电路根据第k位控制码、第k位位数据的两种预测输出状态、第k位电容的失配校准码或第k-1位电容的失配校准码计算出两种供选择的第k-1位控制码，实现了第k-1位控制码和第k为控制码的迭代关系，相对于每一位控制码都需要对多位电容失配校准码进行加减法运算来得到的方法，本发明能大大减少加减法的运算次数和运算的复杂度以及大大减少所需加法器的数量，能够进一步的提高转换效率以及能节省电路面积。

本发明对校准电容阵列的控制码不会影响电容阵列设计，所以本发明能实现不影响电容阵列设计的同时减小甚至消除电容适配以及比较器失调引入的误差。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是一种逐次逼近模数转换器电路图；

图2是图1所示电路的采样阶段电路图；

图3是图1所示电路的最高位转换阶段电路图；

图4是图1所示电路的高6位转换阶段电路图；

图5是图1所示电路的低6位转换阶段电路图；

图6是本发明实施例控制逻辑电路示意图；

图7是本发明实施例数字自校准控制电路示意图。

具体实施方式

为了便于理解，现以一个具体的逐次逼近型模数转换器为例说明本发明实施例的数字自校准电路，具体的逐次逼近型模数转换器如图1所示；逐次逼近模数转换器包括第一电容阵列101、第二电容阵列102、校准电容阵列105、比较器(COMP)103、控制逻辑电路(SAR&CALLogic)104和存储器(CALMemory)106。由第一电容阵列102和第二电容阵列104组成权重电容阵列。

所述第一电容阵列101的输出端PX连接到所述比较器103的第一输入端且通过一切换开关SP连接到共模电平VCM，所述第二电容阵列102的输出端NX连接到所述比较器103的第二输入端且通过一切换开关SN连接到共模电平VCM，由所述第一电容阵列101和所述第二电容阵列102组成伪差分电容阵列。

所述第一电容阵列101包括第一段子电容阵列和一个以上的低位段子电容阵列，所述第一段子电容阵列为位数比各所述低位段子电容阵列都高。

所述第一段子电容阵列包括多位电容,各所述低位段子电容阵列包括多位电容，所述第二电容阵列102的电容位数比所述第一段子电容阵列的电容位数多一个，所述第二电容阵列102的最高位电容到次低位电容依次和相同位的所述第一段子电容阵列的电容大小相等并组成差分权重位电容；所述第二电容阵列102的最低位电容和次低位电容大小相等。

模数转换过程中，首先从所述第一段子电容阵列的最高位到最低位进行逐位的差分权重位的模数转换，所述第一段子电容阵列的最低位差分权重位转换完成后，将所述最低位差分权重位码值转换成过渡码值；当所述最低位差分权重位码值为1时，所述过渡码值使所述第二电容阵列102的次低位电容和最低位电容都接地；当所述最低位差分权重位码值为0时，所述过渡码值使所述第二电容阵列102的次低位电容和最低位电容都接参考电压VREF。

所述过渡码值转换完成后，由所述第一段子电容阵列的最低位电容和所述低位段子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的转换。

所述校准电容阵列105包括多位电容,所述校准电容阵列105的输出端和所述第二电容阵列102的输出端通过耦合电容CNS连接，所述校准电容阵列105用于对所述伪差分电容阵列的电容的失配和所述比较器103的偏移进行校准。

本发明实施例中，所述第一段子电容阵列的各位电容的上极板连接在一起并作为电容正相端PX，所述电容正相端PX为所述第一电容阵列101的输出端PX，所述第一段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压VINP、参考电压VREF和地中的一个。

同一所述低位段子电容阵列的各位电容的上极板连接在一起，同一所述低位段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压VINP、参考电压VREF和地中的一个；所述第一段子电容阵列的各位电容的上极板和相邻的所述低位段子电容阵列的各位电容的上极板通过耦合电容CPS连接，相邻的各所述低位段子电容阵列的各位电容的上极板也通过耦合电容连接。

所述第二电容阵列102的各位电容的上极板连接在一起并作为电容反相端NX，所述电容反相端NX为所述第二电容阵列102的输出端，所述第二电容阵列102的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压VINN、参考电压VREF和地中的一个。

所述校准电容阵列105的各位电容的上极板连接在一起并作为所述校准电容阵列105的输出端，所述校准电容阵列105的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压VINN、参考电压VREF和地中的一个。

所述比较器103的第一输入端为正相输入端，所述比较器103的第二输入端为反相输入端；所述比较器103的输出端连接到控制逻辑电路104，各所述一刀三掷开关和各所述切换开关由所述控制逻辑电路104控制。

图1所示的实例中，所述第一段子电容阵列包括6位电容，分别为电容CPM6、CPM5、CPM4、CPM3、CPM2和CPM1，各电容的下极板分别通过一刀三掷开关SPM6、SPM5、SPM4、SPM3、SPM2和SPM1连接到正相输入电压VINP、参考电压VREF和地中的一个。所述第一段子电容阵列还设置有调节电容CPM0，调节电容CPM0的上极板接输出端PX、下极板接地。

共有一个所述低位段子电容阵列且所述低位段子电容阵列包括6位电容，分别为电容CPN5、CPN4、CPN3、CPN2、CPN1和CPN0，各电容的下极板分别通过一刀三掷开关SPN5、SPN4、SPN3、SPN2、SPN1和SPN0连接到正相输入电压VINP、参考电压VREF和地中的一个。

所述第二电容阵列102则包括了7位电容，分别为电容CNM6、CNM5、CNM4、CNM3、CNM2、CNM1和CNM0，各电容的下极板分别通过一刀三掷开关SNM6、SNM5、SNM4、SNM3、SNM2、SNM1和SNM1连接到反相输入电压VINN、参考电压VREF和地中的一个。

所述校准电容阵列包括7位电容,分别为电容CNN5、CNN4、CNN3、CNN2、CNN1、CNC和CNB，各电容的下极板分别通过一刀三掷开关SNN5、SNN4、SNN3、SNN2、SNN1、SNC和SNB连接到反相输入电压VINN、参考电压VREF和地中的一个。所述校准电容阵列还设置有调节电容CNA，调节电容CNA的上极板接所述校准电容阵列105的输出端、下极板接地。

所述第一段子电容阵列的最高位电容到最低位电容的大小依次为32倍单位电容(C)即32C、16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容和1倍单位电容，调节电容CPM0为1倍单位电容；

所述低位段子电容阵列的最高位电容到最低位电容的大小依次为16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容、1倍单位电容和1倍单位电容。

所述校准电容阵列105的最高位电容到最低位电容的大小依次为16倍单位电容、8倍单位电容、4倍单位电容、2倍单位电容、1倍单位电容、1/2倍单位电容和1/4倍单位电容，调节电容CNA为1/4倍单位电容。

耦合电容CPS为32/31倍单位电容，耦合电容CNS为32/31倍单位电容。

对所述伪差分电容阵列的电容的失配和所述比较器103的偏移进行校准的校准码存储在存储器106中。

各所述校准码通过在所述控制逻辑电路104对各所述一刀三掷开关和各所述切换开关控制下进行逐次逼近测量并计算得到。

所述伪差分电容阵列的电容的失配所对应的所述校准码包括：所述第一段子电容阵列的各位权重电容对应的校准码，所述第二电容阵列102的各位权重电容对应的校准码，所述第一段子电容阵列和所述第二电容阵列102的对应位组成的差分权重电容对应的校准码，和所述第一段子电容阵列相邻接的所述低位段子电容阵列的最高位和次高位的权重电容对应的校准码。

在模数转换过程中由多个所述校准码得到对应转换位的控制码，并通过得到的所述控制码对所述校准电容阵列105进行控制形成对各位模数转换的误差补偿。

下面说明一下本发明实施例电路的工作过程：

校准电容阵列105、比较器103和控制逻辑电路104组成的校准子SARADC，先测量比较器103的输入失调电压(OS)，以双极性偏移二进制的编码方式将其转换为校准码DOS，保存在存储器106中。

将电容正相端PX和电容反相端NX的总采样电容分别看做是没有误差的值Cptot和Cntot，那么电容正相端PX和电容反相端NX的单位电容理想值分别为Cptot/64和Cntot/64，每个权重电容的理想值是单位电容理想值的2ⁱ倍(i＝-5,-4,…，5)，每个权重电容和其理想值之间都存在误差，所有权重电容误差的和为零。

控制逻辑电路104控制切换开关SP、SN、所述第一电容阵列101和所述第二电容阵列102中的单刀三掷开关即一刀三掷开关，产生含有权重电容CPM6失配误差信息的电压信号，校准电容阵列105、比较器103和控制逻辑电路104组成的校准子SARADC，再测量这个电压，得到以双极性偏移二进制的编码方式测量值DMPM6。再计算权重电容CPM6的校准码DCPM6＝(DMPM6-DOS)/2，将其存入存储器106。

控制逻辑电路104控制切换开关SP、SN、所述第一电容阵列101和所述第二电容阵列102中的单刀三掷开关，再产生含有权重电容CPM5失配误差信息的电压信号，校准电容阵列105、比较器103和控制逻辑电路104组成的校准子SARADC，再测量这个电压，得到以双极性偏移二进制的编码方式测量值DMPM5。再计算权重电容CPM5的校准码DCPM5＝(DMPM5-DOS-DCPM6)/2，将其存入存储器106。

以此类推，依次得到权重电容CPM6-CPM1、CPN5、CNM6-CNM1的误差校准码：

DCPM6＝(DMPM6-DOS)/2

DCPM5＝(DMPM5-DOS-DCPM6)/2

DCPM4＝(DMPM4-DOS-DCPM6-DCPM5)/2

DCPM3＝(DMPM3-DOS-DCPM6-DCPM5-DCPM4)/2

DCPM2＝(DMPM2-DOS-DCPM6-DCPM5-DCPM4-DCPM3)/2

DCPM1＝(DMPM1-DOS-DCPM6-DCPM5-DCPM4-DCPM3-DCPM2)/2

DCPN5＝(DMPN5-DOS-DCPM6-DCPM5-DCPM4-DCPM3-DCPM2-DCPM1)/2

DCPN4＝(DMPN5-DOS-DCPM6-DCPM5-DCPM4-DCPM3-DCPM2-DCPM1-DCPN4)/2

DCNM6＝(DMNM6-DOS)/2

DCNM5＝(DMNM5-DOS-DCNM6)/2

DCNM4＝(DMNM4-DOS-DCNM6-DCNM5)/2

DCNM3＝(DMNM3-DOS-DCNM6-DCNM5-DCNM4)/2

DCNM2＝(DMNM2-DOS-DCNM6-DCNM5-DCNM4-DCNM3)/2

DCNM1＝(DMNM1-DOS-DCNM6-DCNM5-DCNM4-DCNM3-DCNM2)/2

计算CNM0的校准码DCNM0＝0-DCNM6-DCNM5-DCNM4-DCNM3-DCNM2-DCNM1

计算高6位差分权重电容的校准码：

DCM6＝DCPM6+DCNM6

DCM5＝DCPM5+DCNM5

DCM4＝DCPM4+DCNM4

DCM3＝DCPM3+DCNM3

DCM2＝DCPM2+DCNM2

DCM1＝DCPM1+DCNM1

将校准码DCM6-DCM1、DCPM1、DCPN5、DCPN4和DCNM0存入存储器106。

如图2所示，是图1所示电路的采样阶段电路图；在采样阶段，开关SP和SN闭合，节点PX即电容正相端PX和节点NX即电容反相端NX都接VCM，第一电容阵列101中的单刀三掷开关都接VINP，第二电容阵列102中的单刀三掷开关都接VINN，差分输入信号VINP-VINN被采样到第一电容阵列101的权重电容阵列和第二电容阵列102的权重电容阵列上。

校准电容阵列105的控制码DM<6:0>为1000000。

如图3所示，是图1电路的最高位转换阶段电路图；开始转换后，开关SP和SN断开，控制逻辑电路104把第一电容阵列101的单刀三掷开关SPM6接VREF，第一电容阵列101的其余单刀三掷开关都接地，这样会在节点PX端产生VCM-(VINP-1/2VREF)，同时控制逻辑电路104把第二电容阵列102的单刀三掷开关SNM6接地，第二电容阵列102的其余单刀三掷开关都接VREF，这样会在节点NX端产生VCM-(VINN-1/2VREF)。

校准子DAC105的控制码DM<6:0>为DOS+DCM6，将比较器103失调电压与差分权重电容CPM6和CNM6的误差补偿掉。

比较器比较节点PX端和节点NX端的大小，即-(VIP-VIN)是大于0还是小于0，并将比较器103的输出给到控制逻辑电路104，也即得到D12码值。

如果-(VIP-VIN)<0，得到D12＝1，下一步将单刀三掷开关SPM6接VREF，将单刀三掷开关SNM6接地，并将单刀三掷开关SPM5接VREF，将单刀三掷开关SNM5接地，即下个转换周期节点PX端产生VCM-(VINP-1/2VREF)，节点NX端产生VCM-VIN；

如果-(VIP-VIN)>0，得到D12＝0，下一步将单刀三掷开关SPM6接地，将单刀三掷开关SNM6接VREF，并将单刀三掷开关SPM5接VREF，将单刀三掷开关SNM5接地，即下个转换周期节点PX端产生VCM-VINP，节点NX端产生VCM-(VIN-1/2VREF)。

校准子DAC105的控制码DM<6:0>为DOS+D12*DCM6+DCM5；

比较器103再比较节点PX端和节点NX端的大小，得到D11码值,如图4所示。

如图4所示,以此类推，比较器不断对比输入端，直到完成差分权重位CPM1和CNM1的转换，至此高位D12-D7的码值均已确定。

下面将由差分方式得到的所述最低位差分权重位码值即D7转换成由电容CNM0和CNM1表示的过渡码值，实现由差分到单端结构的过渡：

下一周期将SPM1接VREF；

如果D7＝1，将单刀三掷开关SNM0和SNM1接GND，校准子DAC105的控制码DM<6:0>为DOS+D12*DCM6+D11*DCM5+D10*DCM4+D9*DCM3+D8*DCM2+DCM1+DCNM0；

如果D7＝0，将单刀三掷开关SNM0和SNM1接VREF，校准子DAC105的控制码DM<6:0>为DOS+D12*DCM6+D11*DCM5+D10*DCM4+D9*DCM3+D8*DCM2+DCPM1；

比较器103比较输入端，得到D6码值，即码值D6由单端方式检测得到，如图5所示。

如图5所示，再下一周期将单刀三掷开关SPN5接VREF

如果D6＝1，将单刀三掷开关SPM1接VREF，校准子DAC105的控制码DM<6:0>为DOS+D12*DCM6+D11*DCM5+D10*DCM4+D9*DCM3+D8*DCM2+D7*(DCM1+DCNM0,DCPM1)+DCPN5；

如果D6＝0，将单刀三掷开关SPM1接GND，校准子DAC105的控制码DM<6:0>为DOS+D12*DCM6+D11*DCM5+D10*DCM4+D9*DCM3+D8*DCM2+D7*(DCM1+DCNM0,DCPM1)-DCPM1+DCPN5。

比较器比较输入端，得到D5码值。

再下一周期将单刀三掷开关SPN4接VREF；

如果D5＝1，将单刀三掷开关SPN5接VREF；

如果D5＝0，将单刀三掷开关SPN5接GND。

校准子DAC105的控制码DM<6:0>为：

DOS+D12*DCM6+D11*DCM5+D10*DCM4+D9*DCM3+D8*DCM2+D7*(DCM1+DCNM0,DCPM1)+D6*(0,-DCPM1)+D5*DCPN5+DCPN4；

比较器103比较输入端，得到D4码值。

以此类推，比较器103不断对比输入端，直到完成最低权重位CPN1的转换，至此D12-D1的码值均已确定，差分逐次逼近模数转换完成。

由以上描述可知图1所示的逐次逼近模数转换器的模数转换过程，在模数转换过程的各步骤中需要进行数字自校准，上述方法中是在对应位的模数转换完成后，然后再通过已确定的位码值即位数据计算出一个确定的下一位模数转换时所需的控制码，为了便于理解现将上述各位模数转换所对应的控制码的计算公式统计于如下表一中。

表一

由表一可知，ADC的整个转换过程由12次比较器的比较完成。比较器在比较器输入时钟的作用下产生比较器输出时钟与比较器输出结果。

对应着每一次比较器输出时钟，需要依照比较器输出结果与器件的失配(Mismatch)值对数字校准DAC即校准电容阵列的状态进行调整。在第一个比较器输出时钟的上升沿时刻，得到了比较器结果D12。依据D12的值，需要将数字校准DAC的状态设置为由控制码DOS+D12*DCM6+DCM5控制的状态以消除电容Mismatch引入电路的误差。以此类推，直到第九次比较器输出时最后一次改变数字校准DAC的状态。在以后的三次比较器输出时，数字校准DAC的状态不再会有变化。最终的转换结果由D12到D1共12位组成。上边的表格中表达式D7*(DCPM1,DCM1+DCNM0)表示在D7为0的时值为DCPM1，在D7为1的时值为DCM1+DCNM0。

由表一所示可知，按照表一的步骤进行控制码的计算会出现大量的加减运算，需要多个加法器，不仅运算复杂而且加法器的增加会大量增加电路的面积。

本发明实施例中，模数转换过程中所述控制逻辑电路104对所述权重电容阵列进行控制的控制码的设置步骤为：

令第n位以下的控制码都采用第n位控制码，其中第n位小于最高位且大于等于最低位，当第k位小于最高位且大于第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据；在输出所述第k位位数据之前，所述控制逻辑电路104根据第k位控制码、第k位位数据的两种预测输出状态或第k-1位电容的失配的校准码计算出两种供选择的第k-1位控制码。

模数转换过程中，当第k位为最高位时，第k位控制码以及两种供选择的第k-1位控制码由所述控制逻辑电路104输入提供，根据给定的第k位控制码对所述校准电容阵列进行控制并计算出第k位位数据。

当第k位为第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据。

所述控制逻辑电路104包括多个加法器，本发明实施例中选用3个，当第k位小于最高位且大于第n位时，所述加法器用于在进行第k位模数转换的同时计算出两种供选择的第k-1位控制码。

当第k位为次高位时，第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端输入第k-1位校准码和第k-1位校准码的差值且该差值由所述控制逻辑电路104提供，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；所述第三个加法器的两个输入端分别连接输入第k-2位校准码和第k-1位校准码并输出第k-2位校准码和第k-1位校准码的差值；

当第k位小于次高位且大于第n+2位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；所述第三个加法器的两个输入端分别连接输入第k-2位校准码和第k-1位校准码并输出第k-2位校准码和第k-1位校准码的差值；

当第k位为第n+2位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；

当第k位为第n+1位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接第k位校准码，所述第一个加法器的输出端输出两个输入端的差并作为第一种供选择的第k-1位控制码；以所述第k位控制码作为第二种供选择的第k-1位控制码。

表二

为例更加清楚的说明本发明实施例的数字自校准电路，还是以对如图1所示的逐次逼近模数转换器进行模数转换时的数字自校准电路为例进行说明，请参考表二所示，表二中第一列为步骤周期，在各步骤包括准备、第一步到第九步；其中第一步为对最高位进行模数转换的周期步骤，目的是得到D12即第12位位数据，第一步中采用的控制码使用在准备步骤中提供的控制码，第一步周期结束后会输出D12，同时在第一步的周期内还提供两个控制码，这两个控制码要在输出D12之前就计算出来，由于D12只有0或1两种取值，本发明实施例中，这D12两种取值的控制码DOS+DCM5和DOS+DCM6+DCM5，这两个值直接由所述控制逻辑电路104输入提供。之后，第二步为次高位的计算，第九步为D4的计算，也即表二中n对应于3。可知，在第二步到第九步之间，每一步骤也都是在该步骤的位数据输出之前，根据该位位数据可能的0或1的值计算出下一位模数转换的控制码的可能值，控制码的运算关系式如第3列所示；而相邻两个步骤中的控制码之间都有渐进关系，渐进关系如第4列所示。本发明实施例方法中不是按照第3列的运算关系式来进行控制码的运算，而是按照第4列的渐进关系来进行控制码的计算，可以看出，按照渐进关系来进行控制码的计算时能大大减少加减法运算次数和复杂度以及减少加法器的数量。

而第九步输出之后，后一位为第3位位数据的计算，此时需要根据第九步输出的D4对两个供选择的控制码进行选择即可，后续的位数据的计算时控制码不再改变。

表二中DAC(1)代表在第一步输出后就D1确定后从第一步提供的两种控制码中选定的控制码，该控制码第二步中进行D2计算时进行校准；其它DAC(2)至DAC(8)的意思以此类推。

从表二可知，第4列的渐进关系为具体的对应两种比较器输出结果(0与1)情况下本次数字校准DAC状态即控制码相对于上次数字校准DAC状态的变化关系。例如在第三步之后比较器输出时钟上升边沿，此时比较器的输出即为D10，如果此时比较器输出结果为1即D10为1，那么数字校准DAC的状态即DAC(3)就应该被设置为DOS+D12*DCM6+D11*DCM5+DCM3；如果此时比较器输出结果为0，那么DAC(3)就应该被设置为DOS+D12*DCM6+D11*DCM5+DCM4+DCM3；DAC(3)确定之后在第四步中之间用于进行D4的运算。

如果仅仅使用器件的Mismatch值即校准码与得到的转换结果来计算这两种可能的数字校准DAC状态的话，也即采用表二的第3列来进行控制码的计算，这将会付出极大的时间代价与面积代价。但如果以上一次所得到的数字校准DAC状态作为计算基础的话，也即以表二的第4列的渐进关系为基础进行控制码的计算，则只需要依据比较器输出结果做出相应的计算便可以得到对应的数字校准DAC状态。同样，对于表二中的第3步计算的两种供选择的控制码，在比较器输出结果为1时，新的数字校准DAC的状态需要在上一次数字校准DAC状态的基础上加上(DCM3-DCM4)；在比较器输出结果为0时，新的数字校准DAC的状态需要在上一次数字校准DAC的基础上加上DCM3。因此，通过选择在第N次比较器输出时钟的上升沿，通过比较器输出结果来进行对应的计算，就能得到对应的数字校准DAC的状态即控制码。

另外，如果虽然采用表二的第4列的渐进关系来进行，但是如果在周期设置上将对下一位所使用的控制码的计算放到当前位的输出之后在进行，如第三步中在第三步的比较器输出之后即输出D10再根据D10的值按照DAC(2)+DCM3或DAC(3)-DCM3+DCM2之一进行运算，显然这会需要一段专门的加法器计算延时才可以得到本次所需要的数字校准DAC的状态。这无疑会使得两次比较器比较之间的时间间隔加大，导致模数转换速度明显下降。因此，为了减少延时，本发明实施例方法中，选择第N步的比较器输出时钟上升沿输出之前去计算第N+1步时所需的两个可能的控制码。而在第N步的位数据计算完成并在比较器输出时钟上升沿输出之后，在两个可能的控制码中选择一个即可，也即不再需要加减法运算即可在第N步的比较器输出时钟上升沿输出之后之间进入第N+1步的运算。如表二的第3步中，不管第3步的输出如何，第4步所采用的控制码总是为DAC(2)+DCM3或DAC(3)-DCM3+DCM2之一，本发明实施例方法中DAC(2)+DCM3或DAC(3)-DCM3+DCM2的加减法运算不是放在第3步的D10输出之后，而是在第3步的模数转换过程中并行进行DAC(2)+DCM3或DAC(3)-DCM3+DCM2的加减法运算；这样在第3步的D10算出之前，根据D10的值在DAC(2)+DCM3或DAC(3)-DCM3+DCM2选择一个作为第4步的模数转换时所需的控制码即DAC(3)即可。所以本发明实施例能减少两步之间的时间延迟。

由于每一步的运算中需要同时计算两种可能的控制码值，因此，至少需要两个加法器来提前计算对应的两种控制码。同时，根据表二的渐进关系可知，在运算式中存在类似于(DCM3-DCM4)的项，(DCM3-DCM4)的存在使得我们不可以直接由器件的校准码值得到，也即从存储在存储器中的校准码仅能得到单个的DCM3或DCM4等，不可以得到(DCM3-DCM4)，(DCM3-DCM4)需要由DCM3或DCM4进行减法运算得到，所以本发明实施例还采用了第三个加法器来计算类似于(DCM3-DCM4)这种误差值。

在上述的三个加法器以及提前运算思想的基础上，只需要在比较器输出时钟的上升沿，依据得到的比较器输出结果，将本次数字校准DAC的状态即控制码如DAC(2)以及此次时钟上升沿对应的器件Mismatch值即校准码如DCM3或DCM4刷新入加法器的输入端即可计算出下一次比较器输出时钟上升沿所需要的两种数字校准DAC的状态。由此本发明实施例得到了面积与延时的兼顾。

如图6所示，是本发明实施例控制逻辑电路示意图；控制逻辑电路是以控制图1所示的逐次逼近型模数转换器而进行设计的，当逐次逼近型模数转换器的改变时相应的输入输出会有变化，如位数的增加和减少时，相应的输入也会增加或减少。控制逻辑电路包括数字校准控制模块301和模数转换控制模块302。

输入输出描述：

1、校准码的输入(DeviceMismatchInput)

输入的器件校准码值包括：

DOS[k:0],DCM6[k:0],DCM5[k:0],DCM4[k:0],DCM3[k:0],DCM2[k:0],DCM1[k:0]，DCPM1[k:0],DCNM0[k:0],DCPN5[k:0]以及DCPN4[k:0]，他们在校准(Calibration)期间计算并被存储，在模数转换中被用作进行计算的数据基础。

2、初始控制码输入(InitialStateInput)

模数转换的初始值包括DM_0[k:0],DM_1a[k:0],DM_1b[k:0]与SUB[k:0],他们也在Calibration期间计算并被存储。[k:0]表示校准码和控制码都为k位。

其中DM_0[k:0]对应着在第一个比较器输出有效信号(COMP_VALID)上升沿之前CalibrationDAC所需要预设的状态即控制码，具体值为DOS[k:0]+DCM6[k:0]；

DM_1a[k:0]对应着在第一个COMP_VALID上升沿之后第二个COMP_VALID上升沿之前在比较器输出为1的情况下数字校准DAC需要设置的状态，具体值为DOS[k:0]+DCM5[k:0]；

DM_1b[k:0]对应着在第一个COMP_VALID上升沿之后第二个COMP_VALID上升沿之前在比较器输出为0的情况下数字校准DAC需要设置的状态，具体值为DOS[k:0]+DCM6[k:0]+DCM5[k:0]；

SUB[k:0]用于在第一个COMP_VALID上升沿计算下一次可能的数字校准DAC状态，具体值为DCM4[k:0]-DCM5[k:0]。

3、COMP_VALID

COMP_VALID为比较器在比较器时钟信号(COMP_CLK)作用下产生的用于采样比较器输出值(COMP_OUT)的时钟信号，其中COMP_CLK为其他数字模块提供给比较器的时钟信号。

4、COMP_OUT

COMP_OUT为比较器的输出结果，在模数转换过程中，输入得到的COMP_OUT的反值将会被采样为对应这一位的模数转换的结果。

5、RESET

RESET信号作为系统的复位输入端。

如图7所示，是本发明实施例数字自校准控制电路示意图，数字自校准控制电路包括：

输入选择模块(InputSelect)303，用于对输入信号进行选择输入。

控制码寄存器(CalibrationDACControlRegisters)304，用于控制码。

比较器输出有效信号计数器(COMP_VALIDCounter)305,用于对COMP_VALID信号进行计数。

3个加法器(ADDER)，即第一个加法器(ADDER1)306a、第二个加法器(ADDER2)306b和第三个加法器(ADDER3)306c。

多个选择器(MUX)M1、M2、M3和M4。

两个采样保持电路(A/S)。

数字自校准控制电路的工作过程说明如下：

1、准备步骤，在第一次比较器工作之前，我们需要将数字校准DAC的状态设置为DOS[k:0]+DCM6[k:0]。对应的值存放在DM_0[k:0]寄存器中，由MUXM4在VALID[3:0]为4’b0000的情况下将DM_0[k:0]寄存器值作为MUXM4的输出。

2、第一步，在第一次COMP_VALID上升沿时刻，VALID[3:0]变为4’b0001，MUX4将控制码寄存器304即控制码寄存器304中寄存器的值作为MUXM4的输出。这种情况将一直持续到第十二次COMP_VALID上升沿，VALID[3:0]再一次被同步复位为4’b0000。

控制码寄存器304中的寄存器将会在COMP_VALID上升沿采样MUXM3的输出即CAL[k:0]。在第一个COMP_VALID上升沿，M3在VALID[3:0]的控制下将MUXM2的输出作为自己的输出被寄存器采样。M2在此时将会依据比较器的输出比较结果即COMP_OUT选择输出。当COMP_OUT为高时，对应D12为低，M2将会输出DM_1a[k:0]；当COMP_OUT为低时，对应D12为高，M2将会输出DM_1b[k:0]。同时，经过两重MUX被选择出来的CAL[k:0]也将会被ADDER1即第一个比较器306a与ADDER2即第二个比较器306b作为输入被采样用来计算第二个COMP_VALID上升沿来临时两种可能的数字校准DAC的状态即控制码，控制码确定后数字校准DAC的状态也就确定。ADDER1在此刻所需要的差值将会被SUB[k:0]提供。而ADDER3即第三个比较器306c则会采样DCM3与DCM4计算下一个COMP_VALID上升沿ADDER1将会使用的差值。

3、第二步，在第二次COMP_VALID上升沿时刻，M3将会选择M1的输出作为自己的输出。在上一个COMP_VALID上升沿开始计算的两种可能的数字校准DAC状态将会依据COMP_OUT值通过M1与M3被选择为CAL[k:0]，即依据COMP_OUT值将C1[k:0]和C2[k:0]之一选择给CAL[k:0]。CAL[k:0]将会被控制码寄存器304采样输出到最终的DM[k:0]，即DM[k:0]为最终的控制码，该控制码DM[k:0]将用于第二步中的模数转换。

同时在这一步，CAL[k:0]又将会被ADDER1与ADDER2作为输入采样，然后计算下一步即下一个COMP_VALID上升沿数字校准DAC两种可能的状态。其中ADDER1会用到从上一个COMP_VALID边沿开始计算的差值(DCM3-DCM4)，而ADDER3在此边沿会开始计算下一个COMP_VALID边沿ADDER1会使用到的差值。

4、随后的步骤中直到第六步即第六次COMP_VALID上升沿，依据COMP_OUT值所选出的M3的输出将会被控制码寄存器304采样然后作为DM[k:0]输出；同时ADDER1与ADDER2将会采样CAL[k:0]计算下一次COMP_VALID上升沿来临时数字校准DAC两种可能的状态；而ADDER3将会计算下一个COMP_VALID上升沿ADDER1会使用到的差值。

5、第七步，即第七次COMP_VALID上升沿，ADDER3将不会在被更新，ADDER1与ADDER2计算第八个COMP_VALID时刻数字校准DAC两种可能的状态。其中ADDER1使用的是第六次COMP_VALID上升沿是ADDER3开始计算的差值，即DCPN4-DCPN5。

6、第八步，即第八次COMP_VALID上升沿只有ADDER1的输入被更新。

7、最后一步，即第九次COMP_VALID上升沿，加法器输入端将不会被再更新。控制码寄存器304中的寄存器将会在COMP_OUT输出为高的情况下采样CAL[k:0]，而在COMP_OUT输出为低的情况下则维持不变。

8、在剩余的COMP_VALID上升沿，控制码寄存器304中的寄存器将不会再被更新，数字校准DAC的状态也不会发生任何变化。

表三

如上面表三所示，是加法器在各步骤中的任务分配表，该表格可以根据表二中的渐进关系得到，图7中的3个加法器306a、306b和306c的输入输出值的分配关系可以参考上述表三。在每一步即每一次个COMP_VALID的上升沿，加法器的输入端寄存器将会依据VALID[3:0]的值进行对应的更新。在下一步即下一个COMP_VALID上升沿来临之前，对应的计算将会被完成，加法器的输出可以被采样走。其中ADDER1计算下一次比较器输出为高时数字校准DAC的状态即控制码，ADDER2计算下一次比较器输出为低时的数字校准DAC的状态。并且我们注意到ADDER1的计算中一共包括有三个数值，所以我们需要加入ADDER3来提前运算提供括号内的值。

表四

上面表四对应于图7中的3个加法器306a、306b和306c的输入更新描述，其中CAL[k:0]为M3的输出。M1为0时为加法，C1＝A1+B1；M1为1时为减法，C1＝A1-B1。减法的运算通过A/S模块进行的二进制补码转换实现。其中，A1和B1为第一个加法器306a的两个输入端，A2和B2为第二个加法器306b的两个输入端，A3和B3为第三个加法器306c的两个输入端，C3为第三个加法器306c的输出端。而数据后面的[k:0]表示数据共有k+1位。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (13)

1.一种逐次逼近型模数转换器的数字自校准电路，其特征在于：逐次逼近型模数转换器包括权重电容阵列，校准电容阵列，比较器，控制逻辑电路；

所述控制逻辑电路通过开关阵列对所述权重电容阵列进行控制实现模数转换并通过所述比较器输出每位转换的位数据；

数字自校准电路由所述控制逻辑电路通过开关阵列实现对所述校准电容阵列进行数字控制形成，所述数字自校准电路用于在模数转换中计算对应位数据时对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准，对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准的校准码存储在存储器中；

模数转换时从所述权重电容阵列的最高位开始逐次进行模数转换直至最低位转换完成，令第k位为所述权重电容阵列的最高位到最低位之间的进行模数转换对应的位，模数转换过程中所述控制逻辑电路对所述权重电容阵列进行控制的控制码的设置步骤为：

令第n位以下的控制码都采用第n位控制码，其中第n位小于最高位且大于等于最低位，当第k位小于最高位且大于第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据；在输出所述第k位位数据之前，所述控制逻辑电路根据第k位控制码、第k位位数据的两种预测输出状态、第k位电容的失配校准码或第k-1位电容的失配校准码计算出两种供选择的第k-1位控制码。

2.如权利要求1所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：模数转换过程中，当第k位为最高位时，第k位控制码以及两种供选择的第k-1位控制码由所述控制逻辑电路输入提供，根据给定的第k位控制码对所述校准电容阵列进行控制并计算出第k位位数据；

当第k位为第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据。

3.如权利要求1或2所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：所述控制逻辑电路包括多个加法器，当第k位小于最高位且大于第n位时，所述加法器用于在进行第k位模数转换的同时计算出两种供选择的第k-1位控制码。

4.如权利要求3所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：所述加法器的数量为3个；

当第k位为次高位时，第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端输入第k-1位校准码和第k-1位校准码的差值且该差值由所述控制逻辑电路提供，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；所述第三个加法器的两个输入端分别连接输入第k-2位校准码和第k-1位校准码并输出第k-2位校准码和第k-1位校准码的差值；

当第k位小于次高位且大于第n+2位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；所述第三个加法器的两个输入端分别连接输入第k-2位校准码和第k-1位校准码并输出第k-2位校准码和第k-1位校准码的差值；

当第k位为第n+2位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；

当第k位为第n+1位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接第k位校准码，所述第一个加法器的输出端输出两个输入端的差并作为第一种供选择的第k-1位控制码；以所述第k位控制码作为第二种供选择的第k-1位控制码。

5.如权利要求1所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：逐次逼近型模数转换器的权重电容阵列包括第一电容阵列和第二电容阵列；

所述第一电容阵列的输出端连接到所述比较器的第一输入端且通过一切换开关连接到共模电平，所述第二电容阵列的输出端连接到所述比较器的第二输入端且通过一切换开关连接到共模电平，所述比较器的第一输入端和第二输入端为互为反相的输入端，由所述第一电容阵列和所述第二电容阵列组成伪差分电容阵列；

所述第一电容阵列包括第一段子电容阵列和一个以上的低位段子电容阵列，所述第一段子电容阵列为位数比各所述低位段子电容阵列都高；

所述第一段子电容阵列包括多位电容,各所述低位段子电容阵列包括多位电容，所述第二电容阵列的电容位数比所述第一段子电容阵列的电容位数多一个，所述第二电容阵列的最高位电容到次低位电容依次和相同位的所述第一段子电容阵列的电容大小相等并组成差分权重位电容；所述第二电容阵列的最低位电容和次低位电容大小相等；

模数转换过程中，首先从所述第一段子电容阵列的最高位到最低位进行逐位的差分权重位的模数转换，所述第一段子电容阵列的最低位差分权重位转换完成后，将所述最低位差分权重位码值转换成过渡码值；当所述最低位差分权重位码值为1时，所述过渡码值使所述第二电容阵列的次低位电容和最低位电容都接地；当所述最低位差分权重位码值为0时，所述过渡码值使所述第二电容阵列的次低位电容和最低位电容都接参考电压；

所述过渡码值转换完成后，由所述第一段子电容阵列的最低位电容和所述低位段子电容阵列的电容组成单端权重位模式电容阵列并进行单端权重位的转换；

所述校准电容阵列包括多位电容,所述校准电容阵列的输出端和所述第二电容阵列的输出端通过耦合电容连接。

6.如权利要求1所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：所述第一段子电容阵列的各位电容的上极板连接在一起并作为电容正相端，所述电容正相端为所述第一电容阵列的输出端，所述第一段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压、参考电压和地中的一个；

同一所述低位段子电容阵列的各位电容的上极板连接在一起，同一所述低位段子电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到正相输入电压、参考电压和地中的一个；

所述第一段子电容阵列的各位电容的上极板和相邻的所述低位段子电容阵列的各位电容的上极板通过耦合电容连接，相邻的各所述低位段子电容阵列的各位电容的上极板也通过耦合电容连接；

所述第二电容阵列的各位电容的上极板连接在一起并作为电容反相端，所述电容反相端为所述第二电容阵列的输出端，所述第二电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压、参考电压和地中的一个；

所述校准电容阵列的各位电容的上极板连接在一起并作为所述校准电容阵列的输出端，所述校准电容阵列的各位电容的下极板分别通过一个一刀三掷开关连接到反相输入电压、参考电压和地中的一个。

7.如权利要求5或6所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：所述第一段子电容阵列中选择性设置有调节电容，各所述低位段子电容阵列中选择性设置有调节电容，所述第二电容阵列选择性设置有调节电容，所述校准电容阵列设置有调节电容，各所述调节电容的上极板和对应的位电容的上极板连接在一起、各所述调节电容的下极板和地连接。

8.如权利要求5所述的逐次逼近型模数转换器的数字自校准电路，特征在于：所述伪差分电容阵列的电容的失配所对应的所述校准码包括：所述第一段子电容阵列的各位权重电容对应的校准码，所述第二电容阵列的各位权重电容对应的校准码，所述第一段子电容阵列和所述第二电容阵列的对应位组成的差分权重电容对应的校准码，和所述第一段子电容阵列相邻接的所述低位段子电容阵列的最高位和次高位的权重电容对应的校准码。

9.如权利要求1所述的逐次逼近型模数转换器的数字自校准电路，其特征在于：所述校准码通过对在校准过程中得到的校准测量值计算得到。

10.一种逐次逼近型模数转换器的数字自校准方法，其特征在于：逐次逼近型模数转换器包括权重电容阵列，校准电容阵列，比较器，控制逻辑电路；

所述控制逻辑电路通过开关阵列对所述权重电容阵列进行控制实现模数转换并通过所述比较器输出每位转换的位数据；

数字自校准电路由所述控制逻辑电路通过开关阵列实现对所述校准电容阵列进行数字控制形成，所述数字自校准电路用于在模数转换中计算对应位数据时对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准，对所述比较器的偏移和所述权重电容阵列的各位电容的失配进行校准的校准码存储在存储器中；

模数转换时从所述权重电容阵列的最高位开始逐次进行模数转换直至最低位转换完成，令第k位为所述权重电容阵列的最高位到最低位之间的进行模数转换对应的位，模数转换过程中所述控制逻辑电路对所述权重电容阵列进行控制的控制码的设置步骤为：

令第n位以下的控制码都采用第n位控制码，其中第n位小于最高位且大于等于最低位，当第k位小于最高位且大于第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据；在输出所述第k位位数据之前，所述控制逻辑电路根据第k位控制码、第k位位数据的两种预测输出状态、第k位电容的失配校准码或第k-1位电容的失配校准码计算出两种供选择的第k-1位控制码。

11.如权利要求10所述的逐次逼近型模数转换器的数字自校准方法，其特征在于：模数转换过程中，当第k位为最高位时，第k位控制码以及两种供选择的第k-1位控制码由所述控制逻辑电路输入提供，根据给定的第k位控制码对所述校准电容阵列进行控制并计算出第k位位数据；

当第k位为第n位时，首先根据所述第k+1位位数据的输出值从两种供选择的第k位控制码中选定一种作为实际使用的第k位控制码，采用选定的第k位对应的控制码对所述校准电容阵列进行控制并计算出第k位位数据。

12.如权利要求10或11所述的逐次逼近型模数转换器的数字自校准方法，其特征在于：所述控制逻辑电路包括多个加法器，当第k位小于最高位且大于第n位时，所述加法器用于在进行第k位模数转换的同时计算出两种供选择的第k-1位控制码。

13.如权利要求12所述的逐次逼近型模数转换器的数字自校准方法，其特征在于：所述加法器的数量为3个；

当第k位为次高位时，第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端输入第k-1位校准码和第k-1位校准码的差值且该差值由所述控制逻辑电路提供，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；所述第三个加法器的两个输入端分别连接输入第k-2位校准码和第k-1位校准码并输出第k-2位校准码和第k-1位校准码的差值；

当第k位小于次高位且大于第n+2位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；所述第三个加法器的两个输入端分别连接输入第k-2位校准码和第k-1位校准码并输出第k-2位校准码和第k-1位校准码的差值；

当第k位为第n+2位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接所述第三加法器的输出端，所述第一个加法器的输出端输出两个输入端的和并作为第一种供选择的第k-1位控制码；第二个加法器的第一输入端连接第k位控制码，所述第二个加法器的第二输入端连接第k-1位校准码，所述第二个加法器的输出端输出两个输入端的和并作为第二种供选择的第k-1位控制码；

当第k位为第n+1位时，所述第一个加法器的第一输入端连接第k位控制码，所述第一个加法器的第二输入端连接第k位校准码，所述第一个加法器的输出端输出两个输入端的差并作为第一种供选择的第k-1位控制码；以所述第k位控制码作为第二种供选择的第k-1位控制码。