CN110061742B - 模拟数字转换器校准系统 - Google Patents

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Abstract

模拟数字转换器校准系统包含时脉产生电路、多个待测模拟数字转换器、标准模拟数字转换器和校准电路。时脉产生电路用于依据系统时脉产生多个运作时脉，且依据系统时脉和选择信号产生校准时脉。多个待测模拟数字转换器依据多个运作时脉对输入信号取样，以输出多个待测取样结果。标准模拟数字转换器依据校准时脉对输入信号取样，以输出标准取样结果。校准电路通过该选择信号控制该校准时脉的相位，使校准时脉的相位相同于多个待测模拟数字转换器中的第一模拟数字转换器接收到的第一运作时脉的相位，并将第一模拟数字转换器产生的第一待测取样结果与标准取样结果比较。因此，模拟数字转换器校准系统可消除多个待测模拟数字转换器之间的输出特性差异。

Description

模拟数字转换器校准系统
技术领域
本揭示文件有关一种模拟数字转换器校准系统，尤指一种能自动进行输出校准的模拟数字转换器校准系统。
背景技术
取样电路用于将模拟形式的连续信号转换为数字形式的离散信号，是现今电子产品中不可或缺的重要元件。传统的取样电路为了提高对模拟信号的取样频率，通常会利用多个模拟数字转换器依序对模拟信号进行取样。
然而，因为生产过程中的各种因素的影响，传统的取样电路中的多个模拟数字转换器的输出特性不会相同。例如，请参照图1(a)，若两个模拟数字转换器的输出信号具有不同的偏移误差值(offset error)，两个模拟数字转换器的输出信号的大小会相差一固定值。又例如，请参照图1(b)，若两个模拟数字转换器的输出信号具有不同的增益误差值(gain error)，两个模拟数字转换器的输出信号的大小会具有大于或小于一的比值。再例如，请参照图1(c)，若两个模拟数字转换器的输出信号具有不同的时间歪斜误差值(timeskew error)，两个模拟数字转换器的输出信号会具有相位差异。
因此，受到多个模拟数字转换器的输出特性差异的影响，传统的取样电路对模拟信号进行取样后，所输出的数字信号往往会严重失真变形，而无法良好重现模拟信号所携带的信息。
发明内容
有鉴于此，如何提供能自动校准的模拟数字转换器校准系统，实为业界有待解决的问题。
本揭示文件的一实施例有关一种模拟数字转换器校准系统。该模拟数字转换器校准系统包含一时脉产生电路、多个待测模拟数字转换器、一标准模拟数字转换器和一校准电路。时脉产生电路用于依据一系统时脉产生多个运作时脉，并用于依据该系统时脉和一选择信号产生一校准时脉。多个待测模拟数字转换器用于对应地依据该多个运作时脉对一输入信号进行取样，以输出多个待测取样结果。标准模拟数字转换器用于依据该校准时脉对该输入信号进行取样，以输出一标准取样结果。校准电路用于通过该选择信号控制该校准时脉的相位，使该校准时脉的相位相同于该多个待测模拟数字转换器中的一第一模拟数字转换器接收到的一第一运作时脉的相位，该校准电路还用于将该第一模拟数字转换器的一第一待测取样结果与该标准取样结果进行比较，以产生对应该第一待测取样结果的一校准信息，以及依据该校准信息对该第一待测取样结果进行校准，以使校准后的该第一待测取样结果趋近该标准取样结果。
在某些实施例中，该校准电路进行以下运作：当该校准时脉的相位相同于该第一运作时脉的相位时，该校准电路将该第一待测取样结果与该标准取样结果进行比较；当该校准时脉的相位相同于该多个待测模拟数字转换器中的一第二模拟数字转换器接收的一第二运作时脉的相位时，该校准电路将该第二模拟数字转换器产生的一第二待测取样结果与该标准取样结果进行比较。
在某些实施例中，当该校准电路已将该标准取样结果和每个待测取样结果进行比较时，该时脉产生电路停止输出该校准时脉。
在某些实施例中，该校准信息包含一偏移修正量和一增益修正量，且该校准电路包含一偏移计算电路和一增益计算电路。该偏移计算电路用于计算该标准取样结果与该待测取样结果在多个时间点的多个差值的平均值，以产生该偏移修正量。该增益计算电路用于计算该标准取样结果与该待测取样结果在多个时间点的该多个差值的绝对值的平均值，以产生该增益修正量。
在某些实施例中，该校准电路另包含一加减法运算器和一乘除法运算器。该加减法运算器用于利用该偏移修正量对该第一待测取样结果进行偏移校准。该乘除法运算器，用于接收该加减法运算器输出的该第一待测取样结果，并利用该增益修正量对该加减法运算器输出的该第一待测取样结果进行增益校准。
在某些实施例中，该校准电路将该偏移修正量输出至该第一模拟数字转换器，且该第一模拟数字转换器包含一电压调整电路。该电压调整电路用于依据该偏移修正量调整该第一模拟数字转换器产生的一参考电压的电压准位，以对该第一待测取样结果进行偏移校准。
在某些实施例中，该校准电路另包含一乘除法运算器。该乘除法运算器，用于接收该第一待测取样结果，并利用该增益修正量对该第一待测取样结果进行增益校准。
在某些实施例中，该校准信息包含一时间歪斜修正量，且该校准电路包含一时间歪斜计算电路。该时间歪斜计算电路用于将该标准取样结果与该第一待测取样结果进行比较，以计算该时间歪斜修正量。其中，该校准电路依据该时间歪斜修正量输出一时间歪斜校准信号至该时脉产生电路，以控制该时脉产生电路校准该第一运作时脉的相位。
在某些实施例中，该时脉产生电路包含一运作正反器群组和多个相位调整单元。该运作正反器群组用于依据该系统时脉产生该多个运作时脉，包含依序串联的多个正反器。该多个相位调整单元对应耦接于该运作正反器群组的该多个正反器的正向输出端，用于调整该多个运作时脉的相位。其中，该多个相位调整单元中的一第一相位调整单元耦接于该第一模拟数字转换器，当该第一相位调整单元接收到该歪斜校准信号时，该第一相位调整单元依据该歪斜校准信号调整该第一运作时脉的相位。
在某些实施例中，该时脉产生电路另包含一标准正反器群组和一标准多工器。该标准正反器群组包含依序串连的多个正反器，用于依据该系统时脉产生多个标准时脉，其中该多个标准时脉的相位对应于该多个运作时脉的相位。该标准多工器用于输出该校准时脉，该标准多工器的多个输入端对应耦接于该标准正反器群组的该多个正反器的正向输出端，其中该标准多工器依据该选择信号将该校准时脉的相位调整为对应该多个标准时脉的其中之一的相位。
在某些实施例中，该第一相位调整单元包含多个缓冲器和一相位调整多工器。该多个缓冲器用于延迟该第一运作时脉的相位，且该多个缓冲器依序串联。其中每个缓冲器的一输出端耦接于该相位调整多工器的多个输入端的其中之一，且该相位调整多工器用于依据该时间歪斜信号，选择性地输出经过该多个缓冲器中的一或多个的缓冲器延迟的该第一运作时脉。
本揭示文件的另一实施例有关一种模拟数字转换器校准系统。模拟数字转换器校准系统包含一时脉产生电路、一待测模拟数字转换器、一标准模拟数字转换器和一校准电路。时脉产生电路用于依据一系统时脉产生一运作时脉和一校准时脉，其中该运作时脉和该校准时脉具有相同相位。待测模拟数字转换器用于依据该运作时脉对一输入信号进行取样，以输出一待测取样结果。标准模拟数字转换器，用于依据该校准时脉对该输入信号进行取样，以输出一标准取样结果。校准电路用于将该待测取样结果与该标准取样结果进行比较，以产生对应该待测取样结果的一校准信息，以及依据该校准信息对该待测取样结果进行校准，以使校准后的该待测取样结果趋近该标准取样结果。
上述的模拟数字转换器校准系统能以标准取样结果为基准，自动校准多个待测模拟数字转换器的取样结果，以消除多个待测模拟数字转换器之间的输出特性差异。
附图说明
为让揭示文件的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1(a)～图1(c)为传统取样电路中的不同模拟数字转换器的输出波形示意图；
图2为根据本揭示文件一实施例的模拟数字转换器校准系统简化后的功能方块图；
图3绘示了模拟数字转换器校准系统于校准阶段中简化后的运作时序图；
图4为图2的校准电路简化后的功能方块图；
图5为图2的时脉产生电路简化后的功能方块图；
图6为依据本揭示文件另一实施例的模拟数字转换器校准系统简化后的功能方块图；
图7为图6中的模拟数字转换器简化后的功能方块图；
图8为根据本揭示文件又一实施例的模拟数字转换器校准系统简化后的功能方块图。
具体实施方式
以下将配合相关附图来说明本发明的实施例。在附图中，相同的标号表示相同或类似的元件或方法流程。
图2为根据本揭示文件一实施例的模拟数字转换器校准系统200简化后的功能方块图。模拟数字转换器校准系统200包含一时脉产生电路210、多个待测模拟数字转换器220a～220n、一标准模拟数字转换器230和一校准电路240。其中，模拟数字转换器校准系统200可对属于模拟信号的一输入信号Vin进行取样，并输出属于数字信号的一输出信号Vout。为使图面简洁而易于说明，模拟数字转换器校准系统200中的其他元件与连接关系并未绘示于图2中。
请注意，本揭示文件中使用的小写英文索引a～n，只是为了方便指称个别的元件和信号，并非有意将前述元件和信号的数量局限在特定数目。
时脉产生电路210用于依据频率较高的一系统时脉CKS产生频率较低的多个运作时脉CKPa～CKPn。时脉产生电路210还用于依据系统时脉CKS和一选择信号SEL产生一校准时脉CKPC。其中，校准时脉频率相同于运作时脉CKPa～CKPn的频率。
待测模拟数字转换器220a～220n用于自时脉产生电路210对应地接收运作时脉CKPa～CKPn。例如，待测模拟数字转换器220a接收运作时脉CKPa，待测模拟数字转换器220b接收运作时脉CKPb，其余依此类推。待测模拟数字转换器220a～220n还用于依据运作时脉CKPa～CKPn周期性地依序对输入信号Vin进行取样，并周期性地依序产生多个待测取样结果DATAa～DATAn。
亦即，通过待测模拟数字转换器220a～220n的配合运作，便能将属于模拟信号的输入信号Vin转换为属于数字信号的待测取样结果DATAa～DATAn。然而，如前所述，待测模拟数字转换器220a～220n各自的输出特性可能不同(亦即，待测模拟数字转换器220a～220n各自可能具有不同的偏移误差值、增益误差值或时间歪斜误差值)。因此，若将待测取样结果DATAa～DATAn直接输出，将会丧失输入信号Vin所携带的许多信息。
为了避免信息丧失的情况，模拟数字转换器校准系统200的运作中包含了一校准阶段和一普通阶段。图3绘示了模拟数字转换器校准系统200于校准阶段中简化后的运作时序图。在校准阶段中，校准电路240先选择待测模拟数字转换器220a作为校准目标，并通过选择信号SEL控制时脉产生电路210将校准时脉CKPC的相位设置为相同于运作时脉CKPa的相位。由于标准模拟数字转换器230用于依据校准时脉CKPC对输入信号Vin进行取样，并产生一标准取样结果DATAC，所以在校准时脉CKPC与运作时脉CKPa的相位相同的情况下，标准模拟数字转换器230产生的标准取样结果DATAC，会对应于待测模拟数字转换器220a产生的待测取样结果DATAa。
接着，校准电路240将标准模拟数字转换器230连续多次(例如，五次)产生的标准取样结果DATAC，和待测模拟数字转换器220a连续多次(例如，五次)产生的待测取样结果DATAa进行比较。校准电路240并依据比较结果计算对应于待测模拟数字转换器220a的校准信息。其中，校准信息可包含偏移修正量、增益修正量或时间歪斜修正量。
亦即，如图3所示，当校准电路240选择待测模拟数字转换器220a作为校准目标时，校准时脉CKPC的相位会于多个(例如，五个)连续周期中相同于运作时脉CKPa的相位。
校准电路240会以相似于计算待测模拟数字转换器220a的校准信息的方式，计算待测模拟数字转换器220b～220n的校准信息，为简洁起见，在此不重复赘述。
接着，当模拟数字转换器校准系统200结束校准阶段而进入普通阶段时，运作时脉CKPa～CLPn彼此之间的相位关系，相同于运作时脉CKPa～CLPn于校准阶段中彼此的相位关系，校准时脉CKPC于普通阶段中则可维持于固定电位。因此，待测模拟数字转换器220a～220n会继续对输入讯号进行取样，而校准电路240可利用校准阶段中得到的多个校准信息对待测取样结果DATAa～DATAn进行校准，然后再将校准后的待测取样结果DATAa～DATAn作为输出信号Vout输出。
换言之，模拟数字转换器校准系统200会以标准模拟数字转换器130的标准取样结果DATAC为基准校准待测取样结果DATAa～DATAc，使校准后的待测取样结果DATAa～DATAc和标准取样结果DATAC具有相同的偏移误差、增益误差或时间歪斜误差。因此，相当于将待测模拟数字转换器220a～220n的输出特性调整为相同于标准模拟数字转换器130的输出特性，进而避免了待测模拟数字转换器220a～220n各自的输出特性差异可能造成的失真现象。
在某些实施例中，当第一次校准阶段结束后，模拟数字转换器校准系统200会于进行普通阶段的运作时，一或多次平行执行校准阶段的运作。如此一来，便可以即时更新待测模拟数字转换器220a～220n的校准信息。
在另外一些实施例中，当第一次校准阶段结束后，模拟数字转换器校准系统200便不再执行校准阶段的运作。
图4为图2的校准电路240简化后的功能方块图。校准电路240包含一偏移计算电路242、一增益计算电路244、一时间歪斜计算电路246和一逻辑运算电路248。其中，逻辑运算电路248包含一加减法运算器243和一乘除法运算器245。
于校准阶段中，当校准电路240选择待测模拟数字转换器220a作为校准目标时，逻辑运算电路248利用选择信号SEL控制时脉产生电路210将校准时脉CKPC的相位设置为相同于运作时脉CKPa的相位。因此，偏移计算电路242和增益计算电路244会接收到连续产生的多对(例如，五对)互相对应的标准取样结果DATAC和待测取样结果DATAa。
偏移计算电路242可使用多种方法计算对应于待测模拟数字转换器220a的偏移修正量ΔDATAa。例如，偏移计算电路242可以计算每一对标准取样结果DATAC和待测取样结果DATAa的差值，再计算多个差值的平均值，接着依据得到的平均值计算对应于待测模拟数字转换器220a的偏移修正量ΔDATAa。
增益计算电路244可使用多种方法计算对应于待测模拟数字转换器220a的增益修正量gDATAa。例如，增益计算电路244可以计算每一对标准取样结果DATAC和待测取样结果DATAa的差值的绝对值，再计算多个差值的绝对值的平均值，再依据得到的平均值计算对应于待测模拟数字转换器220a的增益修正量gDATAa。
偏移计算电路242和增益计算电路244会以相似于计算对应于待测模拟数字转换器220a的偏移修正量ΔDATAa和增益修正量gDATAa的方式，计算待测模拟数字转换器220b～220n的偏移修正量ΔDATAb～ΔDATAn和增益修正量gDATAa～gDATAan，为简洁起见，在此不再赘述。
换言之，偏移计算电路242会计算标准取样结果DATAC与待测取样结果DATAa～DATAn的其中之一在多个时间点的多个差值的平均值，并利用计算结果产生对应待测模拟数字转换器220a～220n的其中之一的偏移修正量。增益计算电路244则会计算标准取样结果DATAC与待测取样结果DATAa～DATAn的其中之一在多个时间点的多个差值的绝对值的平均值，并利用计算结果产生对应待测模拟数字转换器220a～220n的其中之一的增益修正量。
于普通阶段中，逻辑运算电路248中的加减法运算器243可利用对应的偏移修正量ΔDATAb～ΔDATAn，对接收到的每个待测取样结果DATAa～DATAn进行偏移校准。乘除法运算器245则会接收加减法运算器243校准后的每个待测取样结果DATAa～DATAn，并利用对应的增益修正量gDATAa～gDATAn对乘除法运算器245接收到的每个待测取样结果DATAa～DATAn进行增益校准。接着，逻辑运算电路248可将经过偏移校准与增益校准的每个待测取样结果DATAa～DATAn作为输出信号Vout输出。
另外，于校准阶段中，当校准电路240选择待测模拟数字转换器220a作为校准目标时，时间歪斜计算电路246会接收到连续产生的多对(例如，五对)互相对应的标准取样结果DATAC和待测取样结果DATAa。时间歪斜计算电路246会依据接收到的标准取样结果DATAC和待测取样结果DATAa计算对应待测模拟数字转换器220a时间歪斜修正量tDATAa。
时间歪斜计算电路246会依据类似的方法，计算对应待测模拟数字转换器220b～220n的多个时间歪斜修正量tDATAb～tDATAn，为简洁起见，在此不重复赘述。
在普通阶段中，逻辑运算电路248会依据对应待测模拟数字转换器220a～220n的多个时间歪斜修正量tDATAa～tDATAn，输出多个时间歪斜校准信号TSKa～TSKn至时脉产生电路210，以控制时脉产生电路210调整运作时脉CKPa～CKPn的相位，进而将待测取样结果DATAa～DATAn的时间歪斜误差校准为相同于标准取样结果DATAC的时间歪斜误差。
图5为图2的时脉产生电路210简化后的功能方块图。时脉产生电路210包含一运作正反器群组211、多个相位调整单元212a～212n、一标准正反器群组213和一标准多工器214。其中，相位调整单元212a～212n耦接于运作正反器群组211，标准多工器214的多个输入端则耦接于标准正反器群组213。
运作正反器群组211包含多个依序串联的正反器215a～215n，并用于依据系统时脉CKS产生运作时脉CKPa～CKPn。例如，正反器215a的输入端耦接于正反器215n的正向输出端，正反器215a的正向输出端则耦接于正反器215b的输入端，且正反器215a依据系统时脉CKS于正向输出端产生运作时脉CKPa。又例如，正反器215b的正向输出端耦接于正反器215c(未绘示于图中)的输入端，且正反器215b依据系统时脉CKS于正向输出端产生运作时脉CKPb，其余依此类推。
相位调整单元212a～212n对应耦接于正反器215a～215n的正向输出端，用于依据时间歪斜校准信号TSKa～TSKn分别调整运作时脉CKPa～CKPn的相位。每个相位调整单元212a～212n皆包含依序串联的多个缓冲器216以及一相位调整多工器217，且每个缓冲器216的输出端耦接于相位调整多工器217的多个输入端的其中之一。其中，相位调整多工器217用于依据接收到的时间歪斜信号，选择性地输出经过一或多个缓冲器216延迟的运作时脉。
例如，相位调整单元212a耦接于正反器215a的正向输出端，并利用串联的多个缓冲器216接收运作时脉CKPa，以产生经过不同程度延迟的多个运作时脉CKPa。相位调整单元212a中的相位调整多工器217可依据接收到的时间歪斜校准信号TSKa，选择性地将经过一或多个缓冲器216而具有不同程度延迟的多个运作时脉CKPa的其中之一，输出至待测模拟数字转换器220a。
又例如，相位调整单元212b耦接于正反器215b的正向输出端，并利用串联的多个缓冲器216接收运作时脉CKPb，以产生经过不同程度延迟的多个运作时脉CKPb。相位调整单元212b中的相位调整多工器217可依据接收到的时间歪斜校准信号TSKb，选择性地将经过一或多个缓冲器216而具有不同程度延迟的多个运作时脉CKPb的其中之一，输出至待测模拟数字转换器220b，其余依此类推。
标准正反器群组213包含依序串联的多个正反器218a～218n，并用于依据系统时脉CKS产生多个标准时脉CKIa～CKIn。例如，正反器218a的输入端耦接于正反器218n的正向输出端，正反器218a的正向输出端则耦接于正反器218b的输入端，且正反器218a依据系统时脉CKS于正向输出端产生标准时脉CKIa。又例如，正反器218b的正向输出端耦接于正反器218c(未绘示于图中)的输入端，且正反器218b依据系统时脉CKS于正向输出端产生运作时脉CKIb，其余依此类推。
标准多工器214用于输出校准时脉CKPC。其中，标准多工器214依据校准电路240产生的选择信号SEL将校准时脉CKPC的相位调整为对应标准时脉CKIa～CKIn的其中之一的相位。
例如，当校准电路240选择待测模拟数字转换器220a作为校准目标时，标准多工器214可依据选择信号SEL将校准时脉CKPC的相位调整为对应标准时脉CKIa的相位。此时，校准时脉CKPC的相位会相同于相位调整多工器217输出的运作时脉CKPa的相位。
又例如，当校准电路240选择待测模拟数字转换器220b作为校准目标时，标准多工器214可依据选择信号SEL将校准时脉CKPC的相位调整为对应标准时脉CKIb的相位。在此情况下，校准时脉CKPC的相位会相同于相位调整多工器217输出的运作时脉CKPb的相位。
图6为依据本揭示文件另一实施例的模拟数字转换器校准系统600简化后的功能方块图。模拟数字转换器校准系统600相似于模拟数字转换器校准系统200，差别在于模拟数字转换器校准系统600的偏移校准运作是由待测模拟数字转换器620a～620n执行，而不是由校准电路240执行。校准电路240会依据对应于待测模拟数字转换器620a～620n的多个偏移修正量ΔDATAa～ΔDATAn，输出多个偏移校准信号VOSa～VOSn。待测模拟数字转换器620a～620n则依据接收到的偏移校准信号VOSa～VOSn进行偏移校准运作。为使图面简洁而易于说明，模拟数字转换器校准系统600中的其他元件与连接关系并未绘示于图6中。
请参照图7，以待测模拟数字转换器620a为例，待测模拟数字转换器620a可包含一参考电压源群组622、一比较器群组624、一电压调整电路626和一编码电路(encodingcircuit)628。比较器群组624中的多个比较器用于将输入信号Vin和电压源群组622中的多个电压源产生的多个参考电压进行比较，并将比较结果输出至编码电路628。编码电路628则依据接收到的多个比较结果产生待测取样结果DATAa。
电压调整电路626依据偏移校准信号VOSa调整电压源群组622产生的一或多个参考电压的大小，以校准待测取样结果DATAa的偏移误差。例如，在待测取样结果DATAa的偏移误差大于标准取样结果DATAC的偏移误差的情况下，电压调整电路626可抬升电压源群组622产生的一或多个参考电压。另一方面，在待测取样结果DATAa的偏移误差小于标准取样结果DATAC的偏移误差的情况下，电压调整电路626可降低电压源群组622产生的一或多个参考电压。
模拟数字转换器校准系统600中的许多功能方块的电路架构、运作方式以及优点，相似于模拟数字转换器校准系统200，为简洁起见，在此不重复赘述。
由上述可知，模拟数字转换器校准系统200和600会以标准取样结果DATAC为共同基准，自动校准待测取样结果DATAa～DATAn，然后才将校准后的待测取样结果DATAa～DATAn输出。因此，模拟数字转换器校准系统200和600相当于将待测模拟数字转换器220a～220n和620a～620n的输出特性，调整为与标准模拟数字转换器230相同，进而避免了待测模拟数字转换器220a～220n和620a～620n各自的输出特性差异可能造成的失真现象。
如此一来，模拟数字转换器校准系统200和600便能将输入信号Vin所携带的模拟信息，完整地转换为数字信息并以输出讯号Vout传输，而不会面临信息遗失问题。
图8为根据本揭示文件又一实施例的模拟数字转换器校准系统800简化后的功能方块图。模拟数字转换器校准系统800相似于模拟数字转换器校准系统200，差异在于模拟数字转换器校准系统800仅包含一个待测模拟数字转换器220a，而不包含其他待测模拟数字转换器。因此，模拟数字转换器校准系统800的校准电路840无需输出选择信号SEL至时脉产生电路810。为使图面简洁而易于说明，模拟数字转换器校准系统800中的其他元件与连接关系并未绘示于图8中。
时脉产生电路810分别输出运作时脉CKPa和校准时脉CKPC至待测模拟数字转换器220a和标准模拟数字转换器230。其中，运作时脉CKPa和校准时脉CKPC具有相同的相位。
在某些实施例中，时脉产生电路810输出同一时脉信号至待测模拟数字转换器220a和标准模拟数字转换器230。
模拟数字转换器校准系统800会多次致能标准模拟数字转换器230，以相似于模拟数字转换器校准系统200的运作方式，产生或更新对应待测模拟数字转换器220a的校准信息。例如，偏移修正量ΔDATAa、增益修正量gDATAa或时间歪斜修正量tDATAa。而当模拟数字转换器校准系统800无需产生或更新前述校准信息时，模拟数字转换器校准系统800会切换标准模拟数字转换器230至失能状态，以减缓标准模拟数字转换器230的老化速度。
如此一来，即使待测模拟数字转换器220a因长时间运作而产生老化现象，模拟数字转换器校准系统800仍能够以未老化或几乎未老化的标准模拟数字转换器230作为基准，对待测模拟数字转换器220a的待测取样结果DATAa进行校准，以产生输出信号Vout。
换言之，模拟数字转换器校准系统800能够长时间保持输出信号Vout的一致性，避免待测模拟数字转换器220a的老化现象对输出信号Vout造成影响。
模拟数字转换器校准系统800中的许多功能方块的电路架构、运作方式以及优点，相似于模拟数字转换器校准系统200，为简洁起见，在此不重复赘述。
在说明书及权利要求书中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求书并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求书所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”在此包含任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至该第二元件。
以上仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (12)

1.一种模拟数字转换器校准系统，其特征在于，该模拟数字转换器校准系统包含：
一时脉产生电路，用于依据一系统时脉产生多个运作时脉，并用于依据该系统时脉和一选择信号产生一校准时脉；
多个待测模拟数字转换器，用于对应地依据该多个运作时脉对一输入信号进行取样，以输出多个待测取样结果；
一标准模拟数字转换器，用于依据该校准时脉对该输入信号进行取样，以输出一标准取样结果；以及
一校准电路，用于通过该选择信号控制该校准时脉的相位，使该校准时脉的相位相同于该多个待测模拟数字转换器中的一第一模拟数字转换器接收到的一第一运作时脉的相位，该校准电路还用于将该第一模拟数字转换器产生的一第一待测取样结果与该标准取样结果进行比较，以产生对应该第一待测取样结果的一校准信息，以及依据该校准信息对该第一待测取样结果进行校准，以使校准后的该第一待测取样结果趋近该标准取样结果。
2.根据权利要求1的模拟数字转换器校准系统，其特征在于，该校准电路进行以下运作：
当该校准时脉的相位相同于该第一运作时脉的相位时，该校准电路将该第一待测取样结果与该标准取样结果进行比较；以及
当该校准时脉的相位相同于该多个待测模拟数字转换器中的一第二模拟数字转换器接收的一第二运作时脉的相位时，该校准电路将该第二模拟数字转换器产生的一第二待测取样结果与该标准取样结果进行比较。
3.根据权利要求2的模拟数字转换器校准系统，其特征在于，当该校准电路已将该标准取样结果和每个待测取样结果进行比较时，该时脉产生电路停止输出该校准时脉。
4.根据权利要求1的模拟数字转换器校准系统，其特征在于，该校准信息包含一偏移修正量和一增益修正量，且该校准电路包含：
一偏移计算电路，用于计算该标准取样结果与该第一待测取样结果在多个时间点的多个差值的平均值，以产生该偏移修正量；以及
一增益计算电路，用于计算该标准取样结果与该第一待测取样结果在多个时间点的该多个差值的绝对值的平均值，以产生该增益修正量。
5.根据权利要求4的模拟数字转换器校准系统，其特征在于，该校准电路另包含：
一加减法运算器，用于利用该偏移修正量对该第一待测取样结果进行偏移校准；以及
一乘除法运算器，用于接收该加减法运算器输出的该第一待测取样结果，并利用该增益修正量对该加减法运算器输出的该第一待测取样结果进行增益校准。
6.根据权利要求4的模拟数字转换器校准系统，其特征在于，该校准电路将该偏移修正量输出至该第一模拟数字转换器，且该第一模拟数字转换器包含：
一电压调整电路，用于依据该偏移修正量调整该第一模拟数字转换器产生的一参考电压的电压准位，以对该第一待测取样结果进行偏移校准。
7.根据权利要求6的模拟数字转换器校准系统，其特征在于，该校准电路另包含：
一乘除法运算器，用于接收该第一待测取样结果，并利用该增益修正量对该第一待测取样结果进行增益校准。
8.根据权利要求1的模拟数字转换器校准系统，其特征在于，该校准信息包含一时间歪斜修正量，且该校准电路包含：
一时间歪斜计算电路，用于将该标准取样结果与该第一待测取样结果进行比较，以计算该时间歪斜修正量；
其中，该校准电路依据该时间歪斜修正量输出一时间歪斜校准信号至该时脉产生电路，以控制该时脉产生电路校准该第一运作时脉的相位。
9.根据权利要求8的模拟数字转换器校准系统，其特征在于，该时脉产生电路包含：
一运作正反器群组，用于依据该系统时脉产生该多个运作时脉，包含依序串联的多个正反器；以及
多个相位调整单元，对应耦接于该运作正反器群组的该多个正反器的正向输出端，用于调整该多个运作时脉的相位；
其中，该多个相位调整单元中的一第一相位调整单元耦接于该第一模拟数字转换器，当该第一相位调整单元接收到该歪斜校准信号时，该第一相位调整单元依据该歪斜校准信号调整该第一运作时脉的相位。
10.根据权利要求9的模拟数字转换器校准系统，其特征在于，该时脉产生电路另包含：
一标准正反器群组，包含依序串连的多个正反器，用于依据该系统时脉产生多个标准时脉，其中该多个标准时脉的相位对应于该多个运作时脉的相位；以及
一标准多工器，用于输出该校准时脉，该标准多工器的多个输入端对应耦接于该标准正反器群组的该多个正反器的正向输出端，其中该标准多工器依据该选择信号将该校准时脉的相位调整为对应该多个标准时脉的其中之一的相位。
11.根据权利要求9的模拟数字转换器校准系统，其特征在于，该第一相位调整单元包含：
多个缓冲器，用于延迟该第一运作时脉的相位，且该多个缓冲器依序串联；以及
一相位调整多工器，其中每个缓冲器的一输出端耦接于该相位调整多工器的多个输入端的其中之一，且该相位调整多工器用于依据该时间歪斜信号，选择性地输出经过该多个缓冲器中的一或多个的缓冲器延迟的该第一运作时脉。
12.一种模拟数字转换器校准系统，其特征在于，该模拟数字转换器校准系统包含：
一时脉产生电路，用于依据一系统时脉产生一运作时脉和一校准时脉，其中该运作时脉和该校准时脉具有相同相位以及相同频率；
一待测模拟数字转换器，用于依据该运作时脉对一输入信号进行取样，以输出一待测取样结果；
一标准模拟数字转换器，用于依据该校准时脉对该输入信号进行取样，以输出一标准取样结果，其中该模拟数字转换器校准系统将该标准模拟数字转换器于一致能状态以及一失能状态之间切换；以及
一校准电路，其中当该标准模拟数字转换器运作于该致能状态时，该校准电路用于将该待测取样结果与该标准取样结果进行比较，以产生对应该待测取样结果的一校准信息，以及依据该校准信息对该待测取样结果进行校准，以使校准后的该待测取样结果趋近该标准取样结果，
当该标准模拟数字转换器运作于该失能状态时，该校准电路不产生该校准信息。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113037370B (zh) * 2019-12-24 2024-03-15 深圳市中兴微电子技术有限公司 Bosa接收功率校准装置方法及装置
CN113572476B (zh) * 2020-04-29 2024-02-13 创意电子股份有限公司 模拟数字转换系统与时脉偏斜校准方法
CN113114242B (zh) * 2021-03-22 2023-03-24 广西电网有限责任公司电力科学研究院 一种自动校准adc多路采样增益的系统及方法
CN113437974B (zh) * 2021-07-14 2022-06-03 杭州海康微影传感科技有限公司 单斜坡模数转换器校准方法及系统
CN117234193B (zh) * 2023-11-10 2024-03-01 浙江国利信安科技有限公司 用于控制系统的校准设备

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1268671A (zh) * 1999-03-24 2000-10-04 株式会社爱德万测试 A－d转换装置、校准单元及其方法
US6288664B1 (en) * 1999-10-22 2001-09-11 Eric J. Swanson Autoranging analog to digital conversion circuitry
CN101267207A (zh) * 1999-03-24 2008-09-17 株式会社爱德万测试 A-d转换装置和校准单元
CN101848007A (zh) * 2009-03-27 2010-09-29 台湾积体电路制造股份有限公司 用于串行接收机中的数字自适应均衡器的装置和方法
CN103036564A (zh) * 2011-10-07 2013-04-10 Nxp股份有限公司 用于具有电荷再分配数模转换器的逐次逼近模数转换器的输入不相关自校准方法和装置
US9030340B1 (en) * 2012-09-05 2015-05-12 IQ-Analog Corporation N-path interleaving analog-to-digital converter (ADC) with background calibration
CN105375923A (zh) * 2015-11-30 2016-03-02 上海华虹宏力半导体制造有限公司 逐次逼近型模数转换器的数字自校准电路及方法
US9397677B1 (en) * 2015-11-02 2016-07-19 Keysight Technologies, Inc. Method and system for digital-to-analog converter performance measurement using equivalent-time sampler
CN106130551A (zh) * 2015-05-07 2016-11-16 松下知识产权经营株式会社 A/d 转换器
CN106470346A (zh) * 2015-08-18 2017-03-01 晨星半导体股份有限公司 具有时序校准功能的传输流处理器以及时序校准装置与方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE521575C2 (sv) * 2002-03-25 2003-11-11 Ericsson Telefon Ab L M Kalibrering av A/D omvandlare
TW200733570A (en) * 2006-02-23 2007-09-01 Univ Nat Chiao Tung Analog-to-digital converter with alternated correction time
US7961123B2 (en) * 2009-07-09 2011-06-14 Texas Instruments Incorporated Time-interleaved analog-to-digital converter
US9281834B1 (en) * 2012-09-05 2016-03-08 IQ-Analog Corporation N-path interleaving analog-to-digital converter (ADC) with offset gain and timing mismatch calibration
TWI489782B (zh) * 2012-10-30 2015-06-21 Realtek Semiconductor Corp 相位校正裝置及相位校正方法
WO2015120315A1 (en) * 2014-02-06 2015-08-13 Massachusetts Institute Of Technology Reducing timing-skew errors in time-interleaved adcs
JP2015152699A (ja) * 2014-02-13 2015-08-24 ソニー株式会社 発光素子駆動回路、表示装置、及び、ａ／ｄ変換回路
US9294112B1 (en) * 2014-11-13 2016-03-22 Analog Devices, Inc. Methods and systems for reducing order-dependent mismatch errors in time-interleaved analog-to-digital converters
US9793910B1 (en) * 2016-09-12 2017-10-17 Analog Devices, Inc. Time-interleaved ADCs with programmable phases

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1268671A (zh) * 1999-03-24 2000-10-04 株式会社爱德万测试 A－d转换装置、校准单元及其方法
US6452518B1 (en) * 1999-03-24 2002-09-17 Advantest Corporation A-D converting apparatus, and calibration unit and method therefor
CN101267207A (zh) * 1999-03-24 2008-09-17 株式会社爱德万测试 A-d转换装置和校准单元
US6288664B1 (en) * 1999-10-22 2001-09-11 Eric J. Swanson Autoranging analog to digital conversion circuitry
CN101848007A (zh) * 2009-03-27 2010-09-29 台湾积体电路制造股份有限公司 用于串行接收机中的数字自适应均衡器的装置和方法
CN103036564A (zh) * 2011-10-07 2013-04-10 Nxp股份有限公司 用于具有电荷再分配数模转换器的逐次逼近模数转换器的输入不相关自校准方法和装置
US9030340B1 (en) * 2012-09-05 2015-05-12 IQ-Analog Corporation N-path interleaving analog-to-digital converter (ADC) with background calibration
CN106130551A (zh) * 2015-05-07 2016-11-16 松下知识产权经营株式会社 A/d 转换器
CN106470346A (zh) * 2015-08-18 2017-03-01 晨星半导体股份有限公司 具有时序校准功能的传输流处理器以及时序校准装置与方法
US9397677B1 (en) * 2015-11-02 2016-07-19 Keysight Technologies, Inc. Method and system for digital-to-analog converter performance measurement using equivalent-time sampler
CN105375923A (zh) * 2015-11-30 2016-03-02 上海华虹宏力半导体制造有限公司 逐次逼近型模数转换器的数字自校准电路及方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
A 65-nm CMOS 10-GS/s 4-bit Background-Calibrated Noninterleaved Flash ADC for Radio Astronomy;Yongsheng Xu;《IEEE Transactions on Very Large Scale Integration (VLSI) Systems》;20141111;2316-2325 *
流水线ADC数字后台校准方法研究;王天伟;《中国优秀硕士学位论文全文数据库信息科技辑》;20170615;I135-240 *
高速时间交织模数转换器数字校准技术研究;陈红梅;《中国博士学位论文全文数据库信息科技辑》;20170515;I135-21 *

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