CN104779954A - 逐次逼近型模数转换器及其基于误码检测的数字校正方法 - Google Patents

Abstract

本发明公开了一种逐次逼近型模数转换器及其基于误码检测的数字校正方法。校正方法包括：1）设定校正电容的初始值，2）数字校正逻辑电路随机获取转换器的数字输出数码，3）将输出数码分成A和B两组，并由8位计数器A和B计数，4）如果B的溢出速度快于A，使校正电容增加0.5C；如果A溢出速度快于B，使校正电容减少0.5C；如果B的溢出速度与A相等，则校正电容的值不变；5）步骤4）完成后，数字校正逻辑电路清空8位计数器A和B，并重复步骤2）到步骤4）。本发明所提出的校正方法，具体的校正过程与逐次逼近型模数转换器的转换过程同步进行，无需额外的校正周期或校正时间，能够对PVT的变化做出实时响应，具有实时校正的优点。

Description

逐次逼近型模数转换器及其基于误码检测的数字校正方法

技术领域

本发明属于数模混合集成电路设计领域，涉及一种逐次逼近型模数转换器及其基于误码检测的数字校正方法。

背景技术

模数转换器能够将自然界中的模拟信号转换成适合计算机处理的数字信号，是信息技术产业中的一个关键模块，同时也是集成电路设计领域的一个重要方向。随着现代无线通信技术的发展，模数转换器正朝着高精度，高速度和低功耗的方向发展。相比于流水线型模数转换器和过采样模数转换器，逐次逼近型模数转换器具有相对较低的功耗，中等甚至较高的速度和精度，同时能够充分受益于现代集成电路尺寸的日益缩小。逐次逼近型模数转换器的综合优势使其具有广泛的市场，也成为了数模混合集成电路设计领域的热点。

图1所示为逐次逼近型模数转换器的典型结构，其中采样保持电路接收模拟输入，同时受到采样时钟的控制，逐次逼近逻辑电路提供数字输出，同时控制数模转换器产生1/2ⁿV_REF(其中n为任意正整数，V_REF为模数转换器供电电压)的比较电压，通过二分算法，比较器比较采样保持电路和数模转换器电路的输出电压，并将结果反馈到逐次逼近逻辑电路，直至比较结果达到逐次逼近型模数转换器的设计精度。

在图1所示的逐次逼近型模数转换器的典型结构中，模数转换电路是制约系统精度和速度的关键模块。电荷重分配型数模转换电路具有低功耗的优点，并充分受益于现代集成电路尺寸的日益缩小，因而成为了模数转换电路的典型结构。图2所示为传统的电荷重分配型数模转换电路，由二进制加权电容阵列构成。以图2显示的9位二进制加权电容阵列为例，从最低位到最高位的电容值为C，2C，…，256C，如果模数转换器的位数很高，则其中电容大小以指数规模增长，会导致电容阵列消耗很大的芯片面积，因而传统的电荷重分配型数模转换电路并不适用于高精度的模数转换器设计。

针对传统的电荷重分配型数模转换电路的上述问题，分段式电荷重分配型模数转换电路提供了可行的替代方案。图3所示为9位分段式电荷重分配型模数转换电路，由低段电容阵列、高段电容阵列和桥接电容构成。低段电容阵列与高段电容阵列结构相同，由C，C，2C，4C，8C共5个电容构成，桥接电容设计成16/15C。这样，相比于传统的电荷重分配型数模转换电路，分段式电荷重分配型模数转换电路将总电容大小从512C减小到了33.07C，从而大大减小了芯片面积。

然而，分段式电荷重分配型模数转换电路也带来了新的问题。在集成电路工艺中，能够实现精确制造的电容大小通常都是整数型的，分数型的电容大小在制造的过程中会引入一定的电容失配。如图4所示，由于分段式电荷重分配型模数转换电路中存在一个电容大小为16/15C的桥接电容C_B，这就给模数转换电路带来了电容失配。同时，桥接电容C_B的存在还会带来一些寄生电容，如图4中C_P1和C_P2所示。工艺失配和寄生电容会造成逐次逼近型模数转换器的积分非线性和微分非线性误差，从而大大降低逐次逼近型模数转换器的实际精度。

发明内容

基于上述背景，针对分段式电荷重分配型模数转换电路存在的工艺失配和寄生电容的问题，本发明提出了一种基于误码检测的逐次逼近型模数转换器的数字校正方法，通过增加提出的校正电容，对桥接电容进行校正，缓解分段式电荷重分配型模数转换电路中工艺失配和寄生电容的问题，从而提高逐次逼近型模数转换器的实际精度。

定量分析电容失配和寄生电容引起的分段式数模转换电路的非线性。如图4所示，对于一个N位的分段式数模转换电路，假设它的数字输入D_in：(D_m，…，D_l+1；D_l，…，D₀)，其中N＝m+1，高段电容阵列为m-l位，低段电容阵列为l+1位。假设高段电容阵列的总电容为C_M，低段电容阵列的总电容为C_L，考虑桥接电容C_B的电容失配和寄生电容C_P1、C_P2的影响，分段式数模转换电路的输出电压V_out为

$V_{\mathrm{out}}=\frac{V_{\mathrm{DD}}}{D_{\mathrm{enom}}}[\underset{i=l+1}{\overset{m}{\mathrm{\Σ}}}(2D_i-1)C_i+\mathrm{\λ}\underset{j=0}{\overset{l}{\mathrm{\Σ}}}(2D_j-1)C_j]$

λ＝(C_B+C_P1)/(C_L+C_B+C_P1+C_P2+C_c)

其中C_n＝2^n-1C，D_enom＝C_M+(C_B+C_P1)(1-λ)。考虑到C_M>>(C_B+C_P1)(1-λ)，D_enom≈2^m。则分段式数模转换电路的输出电压V_out可以简化为

$V_{\mathrm{out}}=\frac{V_{\mathrm{ref}}}{2^N}[\underset{i=l+1}{\overset{N-1}{\mathrm{\Σ}}}(2D_i-1)2^i+\mathrm{\ϵ}\underset{j=0}{\overset{l}{\mathrm{\Σ}}}({2D}_j-1)2^j]$

其中ε＝λ·2^l。在理想情况下，不考虑电容失配和寄生电容的影响，C_B＝C_LC/(C_L-C)，ε＝1，逐次逼近型模数转换器不存在非线性问题。在实际中，考虑到电容失配和寄生电容的影响，变量ε就会偏离理想值“1”，并导致逐次逼近型模数转换器出现非线性问题。因而可以用变量ε来定量刻画分段式数模转换电路的非线性。

假设逐次逼近型模数转换器的模拟输入是随机分布的。若ε<1，如图5左侧校正过程所示，逐次逼近型模数转换器出现增码错误。此时输出的9位数字数码中，“xxxx11111”的数码密度会明显多于“xxxx01111”，即9位数字数码中后5位数字为“11111”的数码密度会明显多于后5位数字为“01111”的数码密度；若ε>1，如图5右侧校正过程所示，逐次逼近型模数转换器出现失码错误。此时输出的9位数字数码中，“xxxx11111”的数码密度会明显少于“xxxx01111”，即9位数字数码中后5位数字为“11111”的数码密度会明显少于后5位数字为“01111”的数码密度。

因此，本发明通过检测逐次逼近型模数转换器的9位数字输出中数码“xxxx11111”和数码“xxxx01111”的数码密度，判断是否存在误码，并进行数字校正。若数码“xxxx11111”的数码密度明显多于“xxxx01111”，可以判断出此时ε<1，可以适当增大ε至理想值“1”，减小逐次逼近型模数转换器的非线性，从而实现校正；若数码“xxxx11111”的数码密度明显少于“xxxx01111”，可以判断出此时ε>1，可以适当减小ε至理想值“1”，减小逐次逼近型模数转换器的非线性，从而实现校正。

同时，本发明在分段式电荷重分配型数模转换电路中增设了一个校正电容，通过控制这个校正电容，来实现将变量ε调整至理想值“1”的校正过程。校正电容结构如图7所示，校正电容在分段式电荷重分配型数模转换电路中的位置如图8所示，其整体功能相当于一个可变电容，电容的大小由数字校正逻辑控制。当校正电容的大小改变时，低段电容阵列相对于高段电容阵列的权重会发生相应的改变，使得变量ε的大小也逐渐向理想值“1”靠近。

为实现上述目的，本发明的技术方案如下：

一种带有数字校正功能的逐次逼近型模数转换器包括：

比较器；

与比较器输入端相连的采样保持电路；

与比较器输入端相连的带校正电容的电荷重分配型数模转换器电路；

与比较器输出端相连的逐次逼近逻辑电路；

与带校正电容的电荷重分配型数模转换器电路相连的数字校正逻辑电路；

所述的带校正电容的电荷重分配型数模转换器电路在分段式电荷重分配型数模转换电路基础上增加了校正电容，校正电容与分段式电荷重分配型数模转换电路的低段电容阵列并联，校正电容由开关控制的四路电容并联实现，四路电容的大小分别为0.5C，C，2C，4C，其中大小为0.5C的电容由两个大小为C的单位电容串联构成，大小为C的电容由单位电容构成，大小为2C，4C的电容分别由2个和四个大小为C单位电容并联构成。

所述的数字校正逻辑电路包括：“xxxx11111”数据选择器、“xxxx01111”数据选择器、8位计数器A、8位计数器B、D触发器、4位上升/下降计数器C，逐次逼近型模数转换器输出数码经“xxxx11111”数据选择器、“xxxx01111”数据选择器选择，“xxxx11111”数据选择器与8位计数器A相连，“xxxx01111”数据选择器选择与8位计数器B相连，D触发器用于比较8位计数器A和8位计数器B的溢出速度，D触发器的两个输出连接到4位上升/下降计数器C，4位上升/下降计数器C中的每一位数码分别控制校正电容的每路开关。

所述逐次逼近型模数转换器的基于误码检测的数字校正方法包括如下步骤：

1)校正电容C_C的初始值设置为3.5C，其中C是数模转换电路的单位电容，由于校正电容C_C的调节范围是0-7.5C，这样校正电容就能够根据误码检测的结果向电容增大或减小的方向调整；

2)数字校正逻辑电路从逐次逼近逻辑电路的数字输出中随机获取N个9位数字输出数码；

3)数字校正逻辑电路中的“xxxx11111”数据选择器选择出最后5位数码为“11111”的9位数字输出数码，并将其标记为A组，“xxxx01111”数据选择器选择出最后5位数码为“01111”的9位数字输出数码，并将其标记为B组；

4)数字校正逻辑电路中有两个相同的8位计数器A和B，其中计数器A用于统计A组数码的数量，计数器B用于统计B组数码的数量；

5)D触发器用于比较8位计数器A和8位计数器B的溢出速度,如果计数器B的溢出速度快于计数器A，数字校正逻辑电路会产生一个“UP”信号并反馈给校正电容C_C，使校正电容C_C增加0.5C；如果计数器A的溢出速度快于计数器B，数字校正逻辑电路会产生一个“DOWN”信号并反馈给校正电容C_C，使校正电容C_C减少0.5C；如果计数器B的溢出速度与计数器A的溢出速度相等，则校正电容C_C的值不变；

6)步骤5)完成后，数字校正逻辑电路清空8位计数器A和B，并重复步骤2)到步骤6)。

所述的步骤6)中，当校正电容C_C为0时，若计数器A的溢出速度仍快于计数器B，数字校正逻辑电路产生一个“DOWN”信号并反馈给校正电容C_C，其值仍保持0不变。

所述的步骤6)中，当校正电容C_C为7.5C时，若计数器B的溢出速度仍快于计数器A，数字校正逻辑电路产生一个“UP”信号并反馈给校正电容C_C，其值仍保持7.5C不变。

相对于图1所示的传统结构的逐次逼近型模数转换器，本发明的系统结构主要有以下两点不同：

其一，相对与传统的电荷重分配型数模转换电路，采用了效率更高的分段式电荷重分配型数模转换电路的结构，并针对分段式电荷重分配型数模转换电路设计了校正电容；其二，针对所设计的校正电容，设计了对应的数字校正逻辑电路，用于控制校正电容工作。

相对与现有的校正技术，本发明的优点在于：

1、本发明所提出的校正方法无需额外的校正数模转换器，也无需额外的输入激励，只需设计一个可控的校正电容，并且通过数字的方式来控制，具有硬件实现代价小的优点。

2、本发明所提出的校正方法，具体的校正过程与逐次逼近型模数转换器的转换过程同步进行，无需额外的校正周期或校正时间，具有对模数转换器影响小的优点。

3、本发明所提出的校正方法，能够对温度，电压等外界干扰因素的变化做出实时响应，具有实时校正的优点。

附图说明

图1是传统的逐次逼近型模数转换器的系统框图；

图2是传统的电荷重分配型数模转换电路的结构示意图；

图3是本发明采用的分段式数模转换电路的结构示意图；

图4是分段式数模转换电路带来的电容失配和寄生电容示意图；

图5是本发明采用的基于误码检测的校正方法原理和过程示意图；

图6是本发明采用的带有校正电容的逐次逼近型模数转换器的系统框图；

图7是本发明采用的分段式数模转换电路中的校正电容的结构示意图；

图8是本发明采用的带有校正电容的分段式数模转换电路的结构示意图；

图9是本发明采用的数字校正逻辑电路的结构示意图；

图10是本发明采用的数字校正方法的流程图。

具体实施方式

下面结合具体实施方式对本发明作进一步详细的描述。

本发明提出的一种基于误码检测的逐次逼近型模数转换器的数字校正方法，应用于高精度的逐次逼近型模数转换器。以下将结合本发明采用的基于分段式数模转换电路的9位逐次逼近型模数转换器的结构，对本发明提出的数字校正方法进行详细说明。如图6所示，为本发明采用的带有校正电容的逐次逼近型模数转换器的系统框图。

图6所示的框图中各部分模块的功能及其相互关系说明如下：

一种带有数字校正功能的逐次逼近型模数转换器包括：比较器；与比较器输入端相连的采样保持电路；与比较器输入端相连的带校正电容的电荷重分配型数模转换器电路；

与比较器输出端相连的逐次逼近逻辑电路；与带校正电容的电荷重分配型数模转换器电路相连的数字校正逻辑电路。

其中采样保持电路接收模拟输入，同时受到采样时钟的控制，逐次逼近逻辑电路提供数字输出，并将数字输出结果反馈给数字校正逻辑电路，数字校正逻辑电路检测数字输出中的误码信号，并根据检测结果控制数模转换电路中的校正模块做出相应的校正。逐次逼近逻辑电路同时控制数模转换器产生1/2ⁿV_REF(其中n为任意正整数，V_REF为模数转换器供电电压)的比较电压，通过二分算法，比较器比较采样保持电路和数模转换器电路的输出电压，并将结果反馈到逐次逼近逻辑电路，直至比较结果达到逐次逼近型模数转换器的设计精度。

相对于图1所示的传统结构的逐次逼近型模数转换器，本发明的系统结构主要有以下两点不同：

其一，相对与传统的电荷重分配型数模转换电路，采用了效率更高的分段式电荷重分配型数模转换电路的结构，并针对分段式电荷重分配型数模转换电路设计了校正电容；其二，针对所设计的校正电容，设计了对应的数字校正逻辑电路，用于控制校正电容工作。

校正电容结构如图7所示，校正电容在分段式电荷重分配型数模转换电路中的位置如图7所示，其整体功能相当于一个可变电容，电容的大小由数字校正逻辑控制。校正电容与分段式电荷重分配型数模转换电路的低段电容阵列并联，校正电容由开关控制的四路电容并联实现，四路电容的大小分别为0.5C，C，2C，4C，其中大小为0.5C的电容由两个大小为C的单位电容串联构成，大小为C的电容由单位电容构成，大小为2C，4C的电容分别由2个和四个大小为C单位电容并联构成。

如图9所示，所述的数字校正逻辑电路包括：“xxxx11111”数据选择器、“xxxx01111”数据选择器、8位计数器A、8位计数器B、D触发器、4位上升/下降计数器C，逐次逼近型模数转换器输出数码经“xxxx11111”数据选择器、“xxxx01111”数据选择器选择，“xxxx11111”数据选择器与8位计数器A相连，“xxxx01111”数据选择器选择与8位计数器B相连，D触发器用于比较8位计数器A和8位计数器B的溢出速度，D触发器的两个输出连接到4位上升/下降计数器C，4位上升/下降计数器C中的每一位数码分别控制校正电容的每路开关。

下面具体说明本发明所采用的逐次逼近型模数转换器的转换和校正的过程：

首先说明逐次逼近型模数转换器的转换过程：

在采样周期，

开关S闭合，图8中所示的数模转换电路中各个电容C_d，C_s，C₀-C₇的上极板连接到1/2V_DD，低段电容阵列中电容C_d，C₀-C₃及电容C_s的下极板连接到1/2V_DD，高段电容阵列中电容C₄-C₇的下极板连接到模拟输入电压V_IN。

在转换周期，

开关S打开，图8中所示的数模转换电路中各个电容C_d，C_s，C₀-C₇的上极板与1/2V_DD的连接断开。首先，高段电容阵列和低段电容阵列中所有电容C_d，C_s，C₀-C₇的下极板都连接到1/2V_DD，这就使得模拟输入电压V_IN与标准电压1/2V_DD进行了对比。逐次逼近型模数转换器的最高位D₈根据以下原则确定：如果比较器输入电压V_P-1/2V_DD>0，则D₈＝0，同时电容C₇的下极板的连接关系从原来的1/2V_DD转换到GND；如果比较器输入电压V_P-1/2V_DD<0，则D₈＝1，同时电容C₇的下极板的连接关系从原来的1/2V_DD转换到V_DD。接下来逐次逼近型模数转换器的次高位D₇根据同样的原则确定。模数转换器根据同样的原则逐次比较下去，其中电容C₀-C₇的下极板连接关系由逐次逼近型模数转换器的数字输出决定，电容C_d，C_s的下极板始终连接到1/2V_DD，转换过程将持续进行直至逐次逼近型模数转换器的所有9位数字输出D₈-D₀全部确定完毕。

接下来说明逐次逼近型模数转换器的校正过程：

如上文发明内容部分所作分析解释，用变量ε来定量刻画分段式数模转换电路的非线性。当变量ε＝1时，逐次逼近型模数转换器线性工作，不存在非线性问题。在实际中电容失配和寄生电容会影响变量ε偏离理想值“1”，并导致逐次逼近型模数转换器出现非线性问题。

在本发明中，数字校正逻辑电路通过检测逐次逼近型模数转换器的9位数字输出中数码“xxxx11111”和数码“xxxx01111”的数码密度，判断输出数码中是否存在误码来进行数字校正。同时在分段式电荷重分配型数模转换电路中增设了一个整体功能相当于一个可变电容的校正电容，通过控制这个校正电容的大小，改变低段电容阵列相对于高段电容阵列的权重，使得变量ε的大小逐渐靠近理想值“1”，进而实现对非线性的校正。

假设逐次逼近型模数转换器的模拟输入随机分布，若数字校正逻辑电路检测到数码“xxxx11111”的数码密度明显多于“xxxx01111”，如图5左侧数码分布图所示，说明此时ε<1，此时数字校正逻辑电路控制校正电容减小，使得ε增加并向理想值“1”靠近，进而减小逐次逼近型模数转换器的非线性以实现校正；若数字校正逻辑电路检测到数码“xxxx11111”的数码密度明显少于“xxxx01111”，如图5右侧数码分布图所示，说明此时ε>1，此时数字校正逻辑电路控制校正电容增大，使得ε减小并向理想值“1”靠近，进而减小逐次逼近型模数转换器的非线性以实现校正。

本发明提出的基于误码检测的校正过程与逐次逼近型模数转换器的转换过程同时进行，如图10所示的数字校正方法的流程图，校正算法的步骤如下：

1)校正电容C_C的初始值设置为3.5C，其中C是数模转换电路的单位电容，由于校正电容C_C的调节范围是0-7.5C，这样校正电容就能够根据误码检测的结果向电容增大或减小的方向调整；

2)数字校正逻辑电路从逐次逼近逻辑电路的数字输出中随机获取N个9位数字输出数码；

3)数字校正逻辑电路中的“xxxx11111”数据选择器选择出最后5位数码为“11111”的9位数字输出数码，并将其标记为A组，“xxxx01111”数据选择器选择出最后5位数码为“01111”的9位数字输出数码，并将其标记为B组；

4)数字校正逻辑电路中有两个相同的8位计数器A和B，其中计数器A用于统计A组数码的数量，计数器B用于统计B组数码的数量；

5)D触发器用于比较8位计数器A和8位计数器B的溢出速度,如果计数器B的溢出速度快于计数器A，数字校正逻辑电路会产生一个“UP”信号并反馈给校正电容，使校正电容C_C增加0.5C；如果计数器A的溢出速度快于计数器B，数字校正逻辑电路会产生一个“DOWN”信号并反馈给校正电容，使校正电容C_C减少0.5C；如果计数器B的溢出速度与计数器A的溢出速度相等，则校正电容C_C的值不变；

6)步骤5)完成后，数字校正逻辑电路清空8位计数器A和B，并重复步骤2)到步骤6)。

步骤6)中，当校正电容C_C为0时，若计数器A的溢出速度仍快于计数器B，数字校正逻辑电路产生一个“DOWN”信号并反馈给校正电容C_C，其值仍保持0不变。

步骤6)中，当校正电容C_C为7.5C时，若计数器B的溢出速度仍快于计数器A，数字校正逻辑电路产生一个“UP”信号并反馈给校正电容C_C，其值仍保持7.5C不变。

Claims (5)

1.一种带有数字校正功能的逐次逼近型模数转换器，其特征在于包括：

比较器；

与比较器输入端相连的采样保持电路；

与比较器输入端相连的带校正电容的电荷重分配型数模转换器电路；

与比较器输出端相连的逐次逼近逻辑电路；

与带校正电容的电荷重分配型数模转换器电路相连的数字校正逻辑电路；

所述的带校正电容的电荷重分配型数模转换器电路在分段式电荷重分配型数模转换电路基础上增加了校正电容，校正电容与分段式电荷重分配型数模转换电路的低段电容阵列并联，校正电容由开关控制的四路电容并联实现，四路电容的大小分别为0.5C，C，2C，4C，其中大小为0.5C的电容由两个大小为C的单位电容串联构成，大小为C的电容由单位电容构成，大小为2C，4C的电容分别由2个和四个大小为C单位电容并联构成。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于所述的数字校正逻辑电路包括：“xxxx11111”数据选择器、“xxxx01111”数据选择器、8位计数器A、8位计数器B、D触发器、4位上升/下降计数器C，逐次逼近型模数转换器输出数码经“xxxx11111”数据选择器、“xxxx01111”数据选择器选择，“xxxx11111”数据选择器与8位计数器A相连，“xxxx01111”数据选择器选择与8位计数器B相连，D触发器用于比较8位计数器A和8位计数器B的溢出速度，D触发器的两个输出连接到4位上升/下降计数器C，4位上升/下降计数器C中的每一位数码分别控制校正电容的每路开关。

3.一种如权利要求1所述逐次逼近型模数转换器的基于误码检测的数字校正方法，其特征在于包括如下步骤：

1）校正电容C _C的初始值设置为3.5C，其中C是数模转换电路的单位电容，由于校正电容C _C的调节范围是0-7.5C，这样校正电容就能够根据误码检测的结果向电容增大或减小的方向调整；

2）数字校正逻辑电路从逐次逼近逻辑电路的数字输出中随机获取N个9位数字输出数码；

3）数字校正逻辑电路中的“xxxx11111”数据选择器选择出最后5位数码为“11111”的9位数字输出数码，并将其标记为A组，“xxxx01111”数据选择器选择出最后5位数码为“01111”的9位数字输出数码，并将其标记为B组；

4）数字校正逻辑电路中有两个相同的8位计数器A和B，其中计数器A用于统计A组数码的数量，计数器B用于统计B组数码的数量；

5）D触发器用于比较8位计数器A和8位计数器B的溢出速度,如果计数器B的溢出速度快于计数器A，数字校正逻辑电路会产生一个“UP”信号并反馈给校正电容C _C，使校正电容C _C增加0.5C；如果计数器A的溢出速度快于计数器B，数字校正逻辑电路会产生一个“DOWN”信号并反馈给校正电容C _C，使校正电容C _C减少0.5C；如果计数器B的溢出速度与计数器A的溢出速度相等，则校正电容C _C的值不变；

6）步骤5）完成后，数字校正逻辑电路清空8位计数器A和B，并重复步骤2）到步骤6）。

4.根据权利要求1所述的数字校正方法，其特征在于所述的步骤6)中，当校正电容C _C为0时，若计数器A的溢出速度仍快于计数器B，数字校正逻辑电路产生一个“DOWN”信号并反馈给校正电容C _C，其值仍保持0不变。

5. 根据权利要求1所述的数字校正方法，其特征在于所述的步骤6)中，当校正电容C _C为7.5C时，若计数器B的溢出速度仍快于计数器A，数字校正逻辑电路产生一个“UP”信号并反馈给校正电容C _C，其值仍保持7.5C不变。