CN103873059B - 一种应用于高精度逐次逼近模数转换器的数字校准方法 - Google Patents

Abstract

本发明公开了一种应用于高精度逐次逼近模数转换器的数字校准方法，包括：步骤（1）校准DAC的设计：将所述主DAC高段中每一位电容的误差电压数字化，将上述处理后的校准码进行数模转换；步骤（2）数字校准时序的设计，包括获取校准码、采样保持和逐位转换；将本发明方法应用在高精度逐次逼近型的模数转换器中，对分段式主数模转换器（DAC）中高段部分的电容阵列进行数字校准，可以减小由于寄生电容和工艺制造误差而带来的电容间失配，极大的修正了高段中相邻位电容由于失配造成不再是呈精准的二倍关系的问题，有效提高了逐次逼近型模数转换器精度。

Description

一种应用于高精度逐次逼近模数转换器的数字校准方法

技术领域

本发明作为对逐次逼近模数转换器（SAR ADC）中主数模转换（DAC）阵列进行校准的方法，应用在高精度SAR ADC的设计中，通过在比较器的负相端增加一个校准电容阵列，并配合发明的校准算法，实现对主DAC中由于工艺偏差和寄生效应所产生的电容失配进行校准，从而提高整体模数转换器的精度。

背景技术

作为连接模拟信号和数字信号之间的桥梁，模数转换器在集成电路和信息产业中发展迅速，电荷再分配型(Charge-Redistribution)逐次逼近(SAR)模数转换器(ADC)自上世纪80年代被提出以来[1],以其具有中等转换精度、中等转换速度、低功耗和低成本的综合优势，得到广泛应用。

在逐次逼近模数转换器中，数模转换器（DAC）有着将参考电压（Vref）进行二分的重要作用，即通过数字逻辑单元控制开关的动作，实现DAC对参考电压（V_ref）的二分，得到V_ref/2、V_ref/4、V_ref/8……再将输入电压（V_in）与该DAC产生的电压做比较，V_in较大时，比较器输出为高电平，即数字电路记录该位的码值为“1”，反之，V_in较小时，比较器输出为低电平，即数字电路记录该位码值为“0”。依此类推进行N次比较，即可得到N位的转换结果。

作为SAR ADC组成的关键单元之一，二进制加权电容阵列构成的数模转换器（DAC）的精度直接决定着整个模数转换器（ADC）的精度。在现有工艺情况下，各种器件以及走线的寄生电阻和寄生电容，以及工艺制造过程中的误差，使得DAC相邻位的电容之间的二倍关系不够精确，极大的限制了ADC精度的提高。

为了提高精度，文献[2]中提出了对于高精度的SAR ADC采用分段式的电容阵列结构，以减小电容的数量，避免过大的引入失配。但是在现有工艺制造的条件下，电容的最小失配率为0.1%，这意味着整个ADC的精度最高只能达到10位左右^[3]，所以对这种由于工艺偏差而带来的失配，必须要动态实时的对其进行校准。本发明就是面向这种分段式电容阵列而提出的一种数字校准方法，可以有效获取电容之间的失配误差，然后在逐位转换时将校准码补偿回去，以达到校准的目的。

参考文献：

1、《一种用于14bit SAR ADC的DAC设计》刘永红，何明华；中国集成电路，2010年11月刊，总第138期。

2、《逐次逼近A/D转换器综述》孙彤，李冬梅；微电子学，2007年第37卷第4期。

3、《SARAD转换器中电容失配问题的分析》周文婷,李章全；微电子学,2007年第37卷第2期。

发明内容

针对上述现有技术，本发明提供一种应用于高精度逐次逼近模数转换器的数字校准方法，应用在高精度逐次逼近型的模数转换器中，对分段式主数模转换器（DAC）中高段部分的电容阵列进行数字校准，以减小由于寄生电容和工艺制造误差而带来的电容间失配，提高逐次逼近型模数转换器精度。

为了解决上述技术问题，本发明一种应用于高精度逐次逼近模数转换器的数字校准方法，其中，主DAC为多段式电容阵列结构，校准DAC由多个并联的子DAC构成；所述子DAC的数量与所述主DAC中高段电容阵列的位数相同；在多个并联的子DAC的输出端同时并联有一接地的大电容以及一个接共模电压V_cm的开关，该大电容的容值为几十倍至数百倍单位电容；每个子DAC由二进制加权的电容阵列构成，在多个并联的子DAC的电容下极板上设有接地GND的开关和接参考电压V_ref的开关，每个子DAC的输出端均分别串联一个电容接入到所述校准DAC的输出端；该方法包括以下步骤：

步骤一、校准DAC的设计，包括：

步骤（1-1）、将所述主DAC高段中每一位电容的误差电压数字化：定义校准DAC中电容下极板接地GND为0，接参考电压V_ref为1，初始态所有子DAC电容的下极板都接GND，则对应的初始态的校准码为00000000，然后再依次切换开关，使得该校准码逐个加1，如00000000->00000001->00000010->00000011->……校准DAC的输出信号会按照一个固定的小电压值有规律的呈台阶状逐步上升；同理，如果子DAC的初始态是电容下极板全接V_ref，则对应的初始校准码为11111111，然后使其逐个减1，11111111->11111110->11111101->11111100->……校准DAC的输出信号按照一个固定的小电压值有规律的呈台阶状逐步下降；

步骤（1-2）、将上述处理后的校准码进行数模转换：将处理好后的校准码加到子DAC的电容阵列中，此刻在校准DAC输出端产生的模拟信号与主DAC中产生的误差电压抵消；

步骤二、数字校准时序的设计，包括：

步骤（2-1）、获取校准码：通过主DAC在第一状态和第二状态间的切换，在主DAC的输出端得到误差电压，所述误差电压加在一比较器的正相端，该比较器的负向端连接至校准DAC；通过调节所述校准DAC，将该误差电压存储在所述校准DAC上；

步骤（2-2）、采样保持：

在采样阶段中，主DAC中高段电容的下极板接输入电压V_in，而上极板连接至共模电压V_cm，中低段电容的下极板接地GND，整个主DAC中电容上的总电荷Q_A为：

$Q_A=(V_{\mathrm{cm}}-V_{\mathrm{in}}){\mathrm{\Σ}}_{i=0}^N{C}_i+V_{\mathrm{cm}}\×C_L---\left(5\right)$

其中，C_L为主DAC中耦合电容及所有中低段电容的等效电容；

将校准DAC中的子DAC设置到初始状态，即，将步骤（2-1）中子DAC误差电压为正的电容的下极板接地GND，将步骤（2-1）中子DAC误差电压为负的的电容的下极板接参考电压V_ref；

在保持阶段中，主DAC的上极板与共模电压V_cm断开，并且除了最高位电容的下极板接参考电压V_ref外，其余位的电容的下极板接地GND；

步骤（2-3）、逐位转换：采取从高位电容到低位电容转换的方式，在转换高段电容时，将对应位电容的校准码回补到校准DAC中对应的子DAC上，转换低段电容时，保持高段位转换完后校准DAC的状态；以此类推，直至转换周期结束。

与现有技术相比，本发明的有益效果是：

逐次逼近型模数转换器精度的提高，主要是受到主DAC电容面积过大导致的寄生和失配以及走线寄生的限制，使用分段式主DAC结构可以很大程度的减小面积，改善寄生和失配，但是对于更高精度的SARADC而言，还需要配合相应的校准算法，本发明包括校准DAC结构和数字校准时序，极大的修正了高段中相邻位电容由于失配造成不再是呈精准的二倍关系的问题，有效提高了精度。

附图说明

图1是本发明实施例中12位的两段式主DAC结构图；

图2是本发明中校准DAC架构框图；

图3是本发明中校准DAC结构示例；

图4是本发明获取校准码主DAC第一状态；

图5是本发明获取校准码主DAC第二状态；

图6是本发明采样阶段主DAC工作图；

图7是带数字校准SAR ADC结构框图。

具体实施方式

下面结合具体实施方式对本发明作进一步详细地描述。

本发明一种应用于高精度逐次逼近模数转换器的数字校准方法，其中，配合一定结构的校准DAC协同工作，对该DAC的要求是：主DAC为多段式电容阵列结构，校准DAC由多个并联的子DAC构成；所述子DAC的数量与所述主DAC中高段电容阵列的位数相同；在多个并联的子DAC的输出端同时并联有一接地的大电容以及一个接共模电压V_cm的开关，该大电容的容值为几十倍至数百倍单位电容；每个子DAC由二进制加权的电容阵列构成，在多个并联的子DAC的电容下极板上设有接地GND的开关和接参考电压V_ref的开关，每个子DAC的输出端均分别串联一个电容接入到所述校准DAC的输出端，校准DAC的结构框图如图2。为了更具体说明该校准DAC的功能，以如图3所示的结构为例，该阵列由多个如虚线框中所示的子DAC并联组成;子DAC中开关SS0～SS3用来控制4个大小呈二倍递增的电容接入地GND和参考电压V_ref，此为低段位；开关SS4～SS7也控制4个大小呈二倍递增的电容接入地GND和参考电压V_ref，此为高段位；高段位和低段位之间用一个单位大小的耦合电容连接；并且高段位和输出端也由一个单位电容大小的耦合电容连接；在输出端接一个大电容C_big，与其前面的电容阵列分压，可通过改变该大电容的值来调节可校准误差电压的范围;输出端通过开关T2接入共模电压V_cm。所需子DAC的数量由主DAC中高段电容阵列的位数决定，一个子DAC对应主DAC高段电容阵列中的一位。

综上，带数字校准功能的SAR ADC需要在上电后获取主DAC高段电容阵列中每一位的误差电压，以数字量存储在校准DAC中，然后主DAC采样输入电压V_in，转换阶段将获取的校准码经过相关运算再补回校准DAC中，与主DAC中的误差电压相抵消，实现对主DAC中由于工艺偏差和寄生效应所产生的电容失配进行校准，从而提高整体模数转换器的精度。

以一个12位的两段式主DAC为例，如图1所示，开关S1～S6分别控制大小呈二倍关系递增的6个电容，大小由1C（C为单位电容大小）到32C，此为低段位，开关控制电容接入地GND和参考电压V_ref；开关S7～S12也同样控制6个呈二倍递增关系的电容，并且还有一个由S0控制的1C大小的补偿电容，此为高段位，开关控制接入地GND、参考电压V_ref和输入电压V_in；高段位和低段位之间由一个单位电容大小的耦合电容连接；高段位的电容与耦合电容连接的地方为主DAC的输出端，在输出端上有一个接共模电压V_cm的开关。用该12位DAC来说明发明的数字校准算法，但本发明不局限于12位，只要主DAC是分段式，且无论分为几段，都可以用本发明所述的方案对最高段的电容阵列进行校准。本发明主要包括校准数模转换器（DAC）结构设计和数字校准时序设计两部分。

校准DAC的设计：

步骤（1-1）、将所述主DAC高段中每一位电容的误差电压数字化：定义校准DAC中电容下极板接地GND为0，接参考电压V_ref为1，初始态所有子DAC电容的下极板都接GND，则对应的初始态的校准码为00000000，然后再依次切换开关，使得该校准码逐个加1，如00000000->00000001->00000010->00000011->……校准DAC的输出信号会按照一个固定的小电压值有规律的呈台阶状逐步上升；同理，如果子DAC的初始态是电容下极板全接V_ref，则对应的初始校准码为11111111，然后使其逐个减1，11111111->11111110->11111101->11111100->……校准DAC的输出信号按照一个固定的小电压值有规律的呈台阶状逐步下降；

步骤（1-2）、将上述处理后的校准码进行数模转换：将处理好后的校准码加到子DAC的电容阵列中，此刻在校准DAC输出端产生的模拟信号与主DAC中产生的误差电压抵消；

数字校准时序的设计，全程分为获取校准码、采样保持、逐位转换阶段。

步骤（2-1）、获取校准码：

此阶段是通过主DAC在第一状态和第二状态两个状态间的切换，在主DAC的输出端得到误差电压，所述误差电压加在比较器的正相端，该比较器的负向端连接至校准DAC；然后，通过调节接在比较器负相端的校准DAC，将该误差电压存储在校准DAC上。这样就完成了对误差电压的获取和数字化。具体过程如下：

1）主DAC第一状态的定义：

主DAC第一状态是指在获取主DAC高段中某一位电容的误差电压时，将该位电容接地GND，高段中其余的电容都接参考电压V_ref，同时，低段中的所有电容都接地GND；图4是图1的等效，高段中的所有电容记为C₀～C_N，高低段之间的耦合电容及低段阵列中所有电容的等效电容记为C_L，在获取校准码阶段中，所述高低段之间的耦合电容及低段阵列中所有电容的等效电容C_L恒接地GND；在获取最高位电容误差时，高段中，最高位的电容C_N接地GND，其余的低位电容接参考电压V_ref，而电容的上极板接共模电压V_cm；此时整个主DAC所有电容上存储的电荷Q₁为：

$Q_1=(V_{\mathrm{cm}}-V_{\mathrm{ref}}){\mathrm{\Σ}}_{i=0}^{N-1}{C}_i+V_{\mathrm{cm}}\×(C_N+C_L)---\left(1\right)$

2）主DAC第二状态的定义：

主DAC第二状态是指在获取高段中某一位电容的误差电压时，该位电容接参考电压Vref，高段中其余的电容以及低段中的所有电容都接地GND；如图5所示，高段中，最高位的电容C_N接参考电压V_ref，高段中的其他电容C₀～C_N-1接地GND，而且高段中的所有电容的上极板与共模电压V_cm断开，这样会在该上极板产生一个误差电压V_x；此时整个主DAC的电容上的电荷总量Q₂为：

由于在这两个状态切换的时候，电容的上极板没有任何泄放回路，故电荷守恒，所以Q₁=Q₂；即可求得误差电压V_x：

$V_x=V_{\mathrm{cm}}+\frac{(C_N-{\mathrm{\Σ}}_{I=0}^{n-1}{C}_i)V_{\mathrm{ref}}}{C_L+{\mathrm{\Σ}}_{I=0}^N{C}_i}---\left(3\right)$

误差电压V_x中包含了电容失配引入的误差电压，将该误差电压V_x量化到校准DAC中，即可实现误差电压的数字化。

3）判断主DAC中误差电压的正负性：

在量化误差电压之前，因为失配可能是使电容偏大，也可能偏小，所以，需要判断误差电压（即公式(3)中加号右边部分）的正负性，这时将比较器的负相端接共模电压V_cm，如果误差电压V_x比共模电压V_cm大，比较器输出为高电平（或低电平）；反之；

4）量化该误差电压；

若误差电压V_x比共模电压V_cm大，校准DAC中子DAC初始态应该是所有电容下极板接地GND,即初始校准码是00000000，然后再让该校准码逐个加1,使得校准DAC的输出电压逐步增大，直至比较器的输出信号发生反转，记录此刻子DAC中的开关状态，即完成了对误差电压的获取和数字化；

同理，若误差电压V_x比共模电压V_cm小，子DAC的初始状态为11111111,然后逐个减1,使得校准DAC的输出电压逐步减小，直至比较器输出信号发生反转,记录此刻子DAC的开关状态，即完成了对误差电压的获取和数字化；

5）计算回补校准码

上述过程获取的数字码不能够在转换阶段直接补回，因此需要根据下式进行数学转换后计算回补校准码：

$\left\{\begin{array}{cc}{V}_{\mathrm{\ϵN}}=\frac{1}{2}{V}_{\mathrm{xN}}& i=N\\ V_{\mathrm{\ϵi}}=\frac{1}{2}(V_{\mathrm{xi}}-{\mathrm{\Σ}}_{j=I+1}^N{V}_{\mathrm{\ϵj}})& i=\mathrm{1,2,3}......N-1\end{array}\right.---\left(4\right)$

式中V_xi为转换由高到低第i位的误差电压，当i=1时，V_x1是最高位的误差电压；i=2时，V_x2是次高位的误差电压，依次类推；

同理，V_εi为转换由高到低第i位的最终在转换阶段回补到比较器负相端的校准电压；依此类推，完成对高段所有电容误差电压的获取和数字化，以及最终转换成校准电压。

步骤（2-2）、采样保持，包括采样阶段和保持阶段

在采样阶段中，主DAC中高段所有的电容（包括补偿电容）的下极板接输入电压V_in，而上极板连接至共模电压V_cm，中低段电容的下极板接地GND，如图6，C_L为主DAC中耦合电容及所有中低段电容的等效电容；此时，整个主DAC中电容上的总电荷Q_A为：

$Q_A=(V_{\mathrm{cm}}-V_{\mathrm{in}}){\mathrm{\Σ}}_{i=0}^N{C}_i+V_{\mathrm{cm}}\×C_L---\left(5\right)$

将校准DAC中的子DAC设置到初始状态，即，将根据获取校准码阶段中步骤（2-1）中判断误差电压正负性中判断出来的每一位所对应的误差电压的正负性，其中，子DAC误差电压为正的电容的下极板接地GND，子DAC误差电压为负的的电容的下极板接参考电压V_ref；

在保持阶段中，主DAC的上极板依旧与共模电压V_cm断开，并且除了最高位电容的下极板接参考电压V_ref外，其余位的电容的下极板接地GND；校准DAC保持采样阶段状态不变。

步骤（2-3）、逐位转换：采取从高位电容到低位电容转换的方式，在转换高段电容时，需要将对应位电容的校准码回补到校准DAC中对应的子DAC上，转换低段电容时，只需要保持高段位转换完后校准DAC的状态；下面以转换最高位电容为例：

先把高段中最高位的电容C_N接参考电压V_ref，其余的接地GND，此时主DAC的输出端会产生一个电压V_N，此时电容上极板的电荷总量Q_B为：

$Q_B=V_N\×({\mathrm{\Σ}}_{i=0}^{N-1}{C}_i+C_L)+(V_N-V_{\mathrm{ref}})C_N---\left(6\right)$

由于从保持阶段到转换阶段，主DAC的输出端没有接任何泄放回路，所以电荷守恒，故式（5）和式（6）相等：

$\begin{array}{c}{V}_N=V_{\mathrm{cm}}-\frac{{\mathrm{\Σ}}_{i=0}^N{C}_i}{C_L+{\mathrm{\Σ}}_{i=0}^N{C}_i}(V_{\mathrm{in}}-\frac{C_N}{{\mathrm{\Σ}}_{i=0}^N{C}_i}{V}_{\mathrm{ref}})\\ =V_{\mathrm{cm}}-\frac{{\mathrm{\Σ}}_{i=0}^N{C}_i}{C_L+{\mathrm{\Σ}}_{i=0}^N{C}_i}(V_{\mathrm{in}}-\frac{1}{2}{V}_{\mathrm{ref}})+\frac{C_N-{\mathrm{\Σ}}_{i=0}^{N-1}{C}_i}{z(C_L+{\mathrm{\Σ}}_{i=0}^N{C}_i)}{V}_{\mathrm{ref}}\end{array}---\left(7\right)$

同时，将最高位电容对应的校准码补回到相应的校准子DAC中，根据式（3）和（4）可知，补回的码值应该是使校准DAC的输出端电压V_cal为

$V_{\mathrm{cal}}=V_{\mathrm{cm}}+\frac{C_N-{\mathrm{\Σ}}_{i=0}^{N-1}{C}_I}{2(C_1+{\mathrm{\Σ}}_{i=0}^N{C}_i)}{V}_{\mathrm{ref}}---\left(8\right)$

因为，主DAC接比较器的正相端，校准DAC接比较器的负相端，故式（7）是比较器正相端的输入电压，而式（8）比较器负相端的电压，两者作差，实际上就是在比较输入电压V_in和二分之一的参考电压V_ref/2的大小。依次达到校准转换最高位的目的。

依次类推，对高段所有位进行转换，只有在该位转换后的结果为1时，该位对应的校准子DAC的状态才会一直保持在补回的校准码的状态，否则，就回到采样时的初始状态。

在转换低段位时，校准DAC保持住高段位转换完后的状态，直至转换周期结束。

本发明中所描述的校准DAC结构和数字校准算法是配合使用的，如图7所示为本校准算法适合的逐次逼近型DAC的结构框图，比较器的两个输入端口分别接主DAC和校准DAC的输出端，比较器的输出端接入数字逻辑控制电路，然后再由数字电路控制主DAC和校准DAC中电容下面的开关工作，以实现校准和转换的功能。

尽管上面结合图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以作出很多变形，这些均属于本发明的保护之内。

Claims (2)

1.一种应用于高精度逐次逼近模数转换器的数字校准方法，其中，主DAC为多段式电容阵列结构，校准DAC由多个并联的子DAC构成；所述子DAC的数量与所述主DAC中高段电容阵列的位数相同；在多个并联的子DAC的输出端同时并联有一接地的大电容以及一个接共模电压V_cm的开关，该大电容的容值为几十倍至数百倍单位电容；每个子DAC由二进制加权的电容阵列构成，在多个并联的子DAC的电容下极板上设有接地GND的开关和接参考电压V_ref的开关，每个子DAC的输出端均分别串联一个电容接入到所述校准DAC的输出端；

其特征在于，该方法包括以下步骤：

步骤一、校准DAC的设计，包括：

步骤(1-1)、将所述主DAC高段中每一位电容的误差电压数字化：定义校准DAC中电容下极板接地GND为0，接参考电压V_ref为1，初始态所有子DAC电容的下极板都接GND，则对应的初始态的校准码为00000000，然后再依次切换开关，使得该校准码逐个加1，如00000000->00000001->00000010->00000011->……校准DAC的输出信号会按照一个固定的小电压值有规律的呈台阶状逐步上升；同理，如果子DAC的初始态是电容下极板全接V_ref，则对应的初始校准码为11111111，然后使其逐个减1，11111111->11111110->11111101->11111100->……校准DAC的输出信号按照一个固定的小电压值有规律的呈台阶状逐步下降；

步骤(1-2)、将处理后的校准码进行数模转换：将处理好后的校准码加到子DAC的电容阵列中，此刻在校准DAC输出端产生的模拟信号与主DAC中产生的误差电压抵消；

步骤二、数字校准时序的设计，包括：

步骤(2-1)、获取校准码：通过主DAC在第一状态和第二状态间的切换，在主DAC的输出端得到误差电压，所述误差电压加在一比较器的正相端，该比较器的负向端连接至校准DAC；通过调节所述校准DAC，将该误差电压存储在所述校准DAC上；

步骤(2-2)、采样保持：

在采样阶段中，主DAC中高段电容的下极板接输入电压V_in，而上极板连接至共模电压V_cm，中低段电容的下极板接地GND，整个主DAC中电容上的总电荷Q_A为：

$Q_A=(V_{cm}-V_{in}){\mathrm{\Σ}}_{i=0}^N{C}_i+V_{cm}\×C_L$

其中，C_L为主DAC中耦合电容及所有中低段电容的等效电容；高段中的所有电容记为C₀～C_N，i＝0,1,2,3,……N，Ci为高段中第i电容的电容值；

将校准DAC中的子DAC设置到初始状态，即，将步骤(2-1)中子DAC误差电压为正的电容的下极板接地GND，将步骤(2-1)中子DAC误差电压为负的的电容的下极板接参考电压V_ref；

在保持阶段中，主DAC的上极板与共模电压V_cm断开，并且除了最高位电容的下极板接参考电压V_ref外，其余位的电容的下极板接地GND；

步骤(2-3)、逐位转换：采取从高位电容到低位电容转换的方式，在转换高段电容时，将对应位电容的校准码回补到校准DAC中对应的子DAC上，转换低段电容时，保持高段位转换完后校准DAC的状态；逐位转换，直至转换周期结束。

2.根据权利要求1所述应用于高精度逐次逼近模数转换器的数字校准方法，其中，步骤(2-1)的具体过程如下：

1)主DAC第一状态的定义：

主DAC第一状态是指在获取主DAC高段中某一位电容的误差电压时，将该位电容接地GND，高段中其余的电容都接参考电压V_ref，同时，低段中的所有电容都接地GND；高段中的所有电容记为C₀～C_N，高低段之间的耦合电容及低段阵列中所有电容的等效电容记为C_L，在获取校准码阶段中，所述高低段之间的耦合电容及低段阵列中所有电容的等效电容C_L恒接地GND；在获取最高位电容误差时，高段中，最高位的电容C_N接地GND，其余的低位电容接参考电压V_ref，而电容的上极板接共模电压V_cm；此时整个主DAC所有电容上存储的电荷Q₁为：

$Q_1=(V_{cm}-V_{ref}){\mathrm{\Σ}}_{i=0}^{N-1}{C}_i+V_{cm}\×(C_N+C_L)---\left(1\right)$

2)主DAC第二状态的定义：

主DAC第二状态是指在获取高段中某一位电容的误差电压时，该位电容接参考电压V_ref，高段中其余的电容以及低段中的所有电容都接地GND；高段中，最高位的电容C_N接参考电压V_ref，高段中的其他电容C₀～C_N-1接地GND，而且高段中的所有电容的上极板与共模电压V_cm断开，在该上极板产生一个误差电压V_x；此时整个主DAC的电容上的电荷总量Q₂为：

$Q_2=V_x\×({\mathrm{\Σ}}_{i=0}^{N-1}{C}_i+C_L)+(V_x-V_{ref})\×C_N---\left(2\right)$

由于在这两个状态切换的时候，电容的上极板没有任何泄放回路，故电荷守恒，所以Q₁＝Q₂；即可求得误差电压V_x：

$V_x=V_{cm}+\frac{(C_N-{\mathrm{\Σ}}_{i=0}^{N-1}{C}_i)V_{ref}}{C_L+{\mathrm{\Σ}}_{i=0}^N{C}_i}---\left(3\right)$

将误差电压V_x量化到校准DAC中，即可实现误差电压的数字化；

3)判断主DAC中误差电压的正负性：

在量化误差电压之前，因为失配可能是使电容偏大，也可能偏小，所以，需要判断误差电压的正负性，这时将比较器的负相端接共模电压V_cm，如果误差电压V_x比共模电压V_cm大，比较器输出为高电平，如果误差电压V_x比共模电压V_cm小，比较器输出为低电平；

4)量化该误差电压；

若误差电压V_x比共模电压V_cm大，校准DAC中子DAC初始态应该是所有电容下极板接地GND,即初始校准码是00000000，然后再让该校准码逐个加1,使得校准DAC的输出电压逐步增大，直至比较器的输出信号发生反转，记录此刻子DAC中的开关状态，即完成了对误差电压的获取和数字化；

同理，若误差电压V_x比共模电压V_cm小，子DAC的初始状态为11111111,然后逐个减1,使得校准DAC的输出电压逐步减小，直至比较器输出信号发生反转,记录此刻子DAC的开关状态，即完成了对误差电压的获取和数字化；

5)计算回补校准码

根据下式进行数学转换后计算回补校准码：

$\left\{\begin{array}{cc}{V}_{\mathrm{\ϵ}N}=\frac{1}{2}{V}_{xN}& i=N\\ V_{\mathrm{\ϵ}i}=\frac{1}{2}(V_{xi}-{\mathrm{\Σ}}_{j=i+1}^N{V}_{\mathrm{\ϵ}j})& i=1,2,\mathrm{3......}N-1\end{array}\right.---\left(4\right)$

式中V_xi为转换由高到低第i位的误差电压，当i＝1时，V_x1是最高位的误差电压；i＝2时，V_x2是次高位的误差电压，V_xN是最低位的误差电压；同理，V_εi为转换由高到低第i位的最终在转换阶段回补到比较器负相端的校准电压；直至完成对高段所有电容误差电压的获取和数字化，以及最终转换成校准电压。