CN113922820B - 一种基于后台校准的间断式缓冲电路及模数转换器 - Google Patents

一种基于后台校准的间断式缓冲电路及模数转换器 Download PDF

Info

Publication number
CN113922820B
CN113922820B CN202111528729.2A CN202111528729A CN113922820B CN 113922820 B CN113922820 B CN 113922820B CN 202111528729 A CN202111528729 A CN 202111528729A CN 113922820 B CN113922820 B CN 113922820B
Authority
CN
China
Prior art keywords
circuit
capacitor
comparator
output
cref
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111528729.2A
Other languages
English (en)
Other versions
CN113922820A (zh
Inventor
孙黎棋
邱政
欧阳煜东
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhejiang Lab
Original Assignee
Zhejiang Lab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhejiang Lab filed Critical Zhejiang Lab
Priority to CN202111528729.2A priority Critical patent/CN113922820B/zh
Publication of CN113922820A publication Critical patent/CN113922820A/zh
Application granted granted Critical
Publication of CN113922820B publication Critical patent/CN113922820B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/462—Details of the control circuitry, e.g. of the successive approximation register
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明公开了一种基于后台校准的间断式缓冲电路，包括：比较器；正端差分电路，其接入到所述比较器的正极输入端；负端差分电路，其接入到所述比较器的负极输入端；后台校准电路，其输入端与所述比较器的输出端相连，输出端分别与所述正端差分电路和负端差分电路相连；其中所述正端差分电路和负端差分电路的拓扑结构完全一致，均包括：参考电容Cref；电容阵列Cdac，其输入端与所述参考电容Cref相连，输出端与所述比较器相连，用于在所述参考电容Cref充电结束后，切换所需的电荷由所述参考电容Cref来提供。本发明针对VCM‑based时序，在不降低线性度的情况，降低缓冲电路功耗，用小电容配合后台校准替代传统大电容加冗余来节省版图面积和进一步降低功耗。

Description

一种基于后台校准的间断式缓冲电路及模数转换器
技术领域
本申请涉及集成电路设计领域，尤其涉及一种基于后台校准的间断式缓冲电路及模数转换器。
背景技术
电子技术的迅速发展，各种数字设备，特别是数字电子计算机的应用日益广泛，几乎渗透到国民经济的所有领域之中。随着 5G 基站、IoT等设备的高带宽高精度需求日益增加，驱动着集成电路往高速高精度低功耗的方向发展。
逐次逼近式模数转换器（SAR ADC）得益于其直观的结构，低面积开销和较高的能耗利用率而广泛适用于医疗，工业控制系统和通信系统中。由于SAR ADC不需要高功耗高线性度模拟模块类似运算放大器使其适合和匹配特征尺寸缩小和电源电压降低的低功耗工艺发展趋势，尽管被串行输出限制转换速率，其也可以凭借结构优化和合理设计达到与流水线媲美的数百兆的转换速率和更低的功耗，其中Pipeline-SAR作为SAR和Pipeline的良好结合来实现速度和功耗等的折中。
在SAR中极大部分功耗被电容阵列和参考电压电路所占据，而数字电路和比较器只占据整体功耗中的小部分。在不降低转换速度和线性度的情况下，降低电容阵列的功耗和面积可以使SAR ADC在众多模数转换器具有优势。
数字校准技术已经成功应用于各种类型的模数转换器来辅助模数转换器获得更好的指标和取代模拟电路来换取更小的版图面积。SAR中天然具有大量的数字电路因而各种数字校准电路可以轻松移植进入纯SAR或者SAR辅助的模数转换器。
发明内容
本申请实施例的目的是提供一种基于后台校准的间断式缓冲电路及模数转换器，以解决相关技术中存在的缓冲器为了线性度要求消耗大量功耗的技术问题。
根据本申请实施例的第一方面，提供一种基于后台校准的间断式缓冲电路，包括：
比较器；
正端差分电路，所述正端差分电路接入到所述比较器的正极输入端；
负端差分电路，所述负端差分电路接入到所述比较器的负极输入端；
后台校准电路，所述后台校准电路的输入端与所述比较器的输出端相连，输出端分别与所述正端差分电路和负端差分电路相连；
其中所述正端差分电路和负端差分电路的拓扑结构完全一致，均包括：
参考电容Cref；
电容阵列Cdac，其输入端与所述参考电容Cref相连，输出端与所述比较器相连，用于在所述参考电容Cref充电结束后，切换所需的电荷由所述参考电容Cref来提供；
其中所述后台校准电路根据当前比较器输出的结果和之前储存的输出码，对所述参考电容Cref电荷量进行对应的校准以使得所述参考电容Cref电荷量在所述电容阵列Cdac切换时保持一个固定的值。
进一步地，还包括缓存器，所述缓存器的输入端接参考电压Vref，输出端与所述电容阵列Cdac的输入端相连。
进一步地，还包括通断开关，所述通断开关连接在所述缓存器的输出端。
进一步地，所述电容阵列Cdac包括：
第一电容，所述第一电容的一端作为所述电容阵列Cdac的输入端；
第二电容，所述第二电容的一端与共模电压Vcm相连，另一端和所述第一电容的另一端相连后作为所述电容阵列Cdac的输出端。
进一步地，还包括切换开关组，所述切换开关组连接在所述参考电容Cref和所述电容阵列Cdac之间。
进一步地，所述切换开关组包括第一开关、第二开关、第三开关和第四开关，所述第一开关串接在所述正端差分电路的参考电容Cref和电容阵列Cdac之间，所述第二开关串接在所述正端差分电路的参考电容Cref和所述负端差分电路的电容阵列Cdac之间，所述第三开关串接在所述负端差分电路的参考电容Cref和电容阵列Cdac之间，所述第四开关串接在所述负端差分电路的参考电容Cref和所述正端差分电路的电容阵列Cdac之间。
进一步地，所述后台校准电路根据当前比较器输出的结果和之前储存的码数，对所述参考电容Cref电荷量进行对应的校准以使得所述参考电容Cref电荷量在所述电容阵列Cdac切换时保持一个固定的值，包括：
（1）在当前位比较完成后，当前位的输出码由比较器存储到后台校准电路中，所述后台校准电路内部会根据当前位输出码和先前所有的输出码来为所述参考电容Cref电荷量进行对应的校准；
（2）比较器完成输出后，电容阵列Cdac开始根据输出码进行电容切换，在切换开始时，将所述后台校准电路并入所述参考电容Cref中来抵消电荷量波动，使得所述参考电容Cref所具有的电压保持在一个稳定值上；
（3）在下一阶段开始时，将所述后台校准电路进行重置，以此类推，直到所有比特完成量化和补偿。
根据本申请实施例的第二方面，提供一种逐次逼近式模数转换器，包括：
第一方面所述的基于后台校准的间断式缓冲电路；
采样电路，与所述电容阵列Cdac相连，用于将输入信号存储到所述电容阵列Cdac上等待后续量化；
时钟电路，分别与所述比较器和寄存器相连，用于在比较完成后控制所述比较器将比较结果输出到寄存器，控制寄存器按照比较器输出结果存储新的一位输出码并计算新的控制码用于校准电路电容分配；
寄存器，分别与所述比较器的输出端和后台校准电路的输入端相连，用于将所述比较器的输出码进行存储并计算校准电路控制码用于控制此次校准所需的补偿电容大小。
根据本申请实施例的第三方面，提供一种逐次逼近式辅助的流水线模数转换器，包括：
采样电路，用于输出信号；
多级依次串联的量化器，第一级量化器与所述采样电路的输出端相连，其余量化器均用于将前一级量化器输出的余量再次进行量化并将未量化的部分作为余量传导到下一级量化器，同时输出输出码；
数字校准电路，分别与每级量化器的输出码的输出端相连，用于将每一级量化器的输出码存储和校准成一个完整的输出码；
其中每个所述量化器均包括：
余量增益数模转换器和第二方面所述的逐次逼近式模数转换器，所述余量增益数模转换器的输入端和逐次逼近式模数转换器的输入端相连，共同作为量化器的输入端，所述逐次逼近式模数转换器的输出端接入所述余量增益数模转换器，所述逐次逼近式模数转换器的输出端作为量化器的第一输出端，用于输出输出码，所述余量增益数模转换器的输出端作为量化器的第二输出端，用于输出当前级余量，以作为下一级量化器的输入。
本申请的实施例提供的技术方案可以包括以下有益效果：
由上述实施例可知，本申请本发明在量化期间关闭缓冲器用电容替代来降低功耗且不需要大容量电容来配合缓冲器。其可以适用于逐次逼近式模数转换器和逐次逼近式辅助的流水线模数转换器，可以显著降低电路功耗并提高能耗效率，且具有很好的移植性。本发明使用数字后台校准算法来补偿替代缓冲器的电容，在缩小电容的同时尽可能防止线性度的损失且同时降低了功耗和版图成本。
在参考电容Cref充电结束后，所有电容阵列切换所需的电荷由参考电容Cref来提供，从而使得缓冲器可以完全停止工作来去除缓冲器带来的功耗压力。
根据当前比较器输出的结果和之前储存的输出码，对参考电容Cref电荷量进行对应的校准来使其在电容阵列切换时保持一个固定的值，从而使得模数转换器在降低功耗的同时不因为缓冲器的关闭损失线性度和精度。
参考电容Cref的大小小于传统常开式缓冲器的电容值来节约版图面积。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。
图1是根据一示例性实施例示出的一种基于后台校准的间断式缓冲电路的电路图。
图2是根据一示例性实施例示出的电容阵列在不同比较器结果下的结构框图。
图3是根据一示例性实施例示出的电容阵列切换导致的参考电压偏移图。
图4是根据一示例性实施例示出的后台校准电路的内部框图。
图5是根据一示例性实施例示出的参考电压在不同比较器结果下的校准过程图。
图6是根据一示例性实施例示出的基于后台校准的间断式的缓冲器的工作时序图。
图7是根据一示例性实施例示出的后台校准未启用和启用情况下的模数转换器输出频谱。
图8是根据一示例性实施例示出的一种逐次逼近式模数转换器的结构框图。
图9是根据一示例性实施例示出的一种逐次逼近式辅助的流水线模数转换器的结构框图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。在本申请和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
应当理解，尽管在本申请可能采用术语第一、第二、第三等来描述各种信息，但这些信息不应限于这些术语。这些术语仅用来将同一类型的信息彼此区分开。例如，在不脱离本申请范围的情况下，第一信息也可以被称为第二信息，类似地，第二信息也可以被称为第一信息。取决于语境，如在此所使用的词语“如果”可以被解释成为“在……时”或“当……时”或“响应于确定”。
参考图1，本发明实施例提供一种基于后台校准的间断式缓冲电路，包括：比较器、正端差分电路、负端差分电路、后台校准电路，所述正端差分电路接入到所述比较器的正极输入端；所述负端差分电路接入到所述比较器的负极输入端；所述后台校准电路的输入端与所述比较器的输出端相连，输出端分别与所述正端差分电路和负端差分电路相连；其中所述正端差分电路和负端差分电路的拓扑结构完全一致，均包括：参考电容Cref和电容阵列Cdac，所述电容阵列Cdac输入端与所述参考电容Cref相连，输出端与所述比较器相连，用于在所述参考电容Cref充电结束后，切换所需的电荷由所述参考电容Cref来提供；其中所述后台校准电路根据当前比较器输出的结果和之前储存的输出码，对所述参考电容Cref电荷量进行对应的校准以使得所述参考电容Cref电荷量在所述电容阵列Cdac切换时保持一个固定的值。
由上述实施例可知，本申请用参考电容Cref替代常开式缓冲器，降低了能耗；用后台校准电路校准参考电容Cref上的电压值，保持参考电压Vref的稳定来抑制参考电容Cref带来的线性度问题。
具体地，正端差分电路和负端差分电路的拓扑结构完全一致，均包括：参考电容Cref和电容阵列Cdac，采用下标n和p来代表，以示区分，参考电容Crefp、参考电容Crefn、电容阵列Cdacp、电容阵列Cdacn。
在一实施例中，所述基于后台校准的间断式缓冲电路还包括缓存器，所述缓存器的输入端接参考电压Vref，输出端与所述电容阵列Cdac的输入端相连；
具体地，一缓存器的输入端接参考电压Vrefp，输出端与所述电容阵列Cdacp的输入端相连，另一缓存器的输入端接参考电压Vrefn，输出端与所述电容阵列Cdacn的输入端相连。
在一实施例中，所述基于后台校准的间断式缓冲电路还包括通断开关，所述通断开关连接在所述缓存器的输出端。
具体地，正端差分电路和负端差分电路分别对应的通断开关标记为S1p和S1n。
在一实施例中，所述电容阵列Cdac包括：第一电容和第二电容，所述第一电容的一端作为所述电容阵列Cdac的输入端；所述第二电容的一端与共模电压Vcm相连，另一端和所述第一电容的另一端相连后作为所述电容阵列Cdac的输出端。
具体地，正端差分电路的电容阵列Cdacp包括：第一电容aCdacp和第二电容（1-a）Cdacp，所述第一电容aCdacp的一端作为所述电容阵列Cdacp的输入端；所述第二电容（1-a）Cdacp的一端与共模电压Vcm相连，另一端和所述第一电容aCdacp的另一端相连后作为所述电容阵列Cdacp的输出端。
负端差分电路的电容阵列Cdacn包括：第一电容aCdacn和第二电容（1-a）Cdacn，所述第一电容aCdacn的一端作为所述电容阵列Cdacn的输入端；所述第二电容（1-a）Cdacn的一端与共模电压Vcm相连，另一端和所述第一电容aCdacn的另一端相连后作为所述电容阵列Cdacn的输出端。第一电容和第二电容代表切换完成的电容和等待切换的电容的集合，具体单bit切换过程见图2。
在一实施例中，所述基于后台校准的间断式缓冲电路还包括切换开关组，所述切换开关组连接在所述参考电容Cref和所述电容阵列Cdac之间。
具体地，所述切换开关组包括第一开关S2p、第二开关S3p、第三开关S2n和第四开关S3n，第一开关S2p和第三开关S2n受图6中S2控制，第二开关S3p和第四开关S3n受图6中S3控制。所述第一开关S2p串接在所述正端差分电路的参考电容Crefp和电容阵列Cdacp之间，所述第二开关S3p串接在所述正端差分电路的参考电容Crefp和所述负端差分电路的电容阵列Cdacn之间，所述第三开关S2n串接在所述负端差分电路的参考电容Crefn和电容阵列Cdacn之间，所述第四开关S3n串接在所述负端差分电路的参考电容Crefn和所述正端差分电路的电容阵列Cdacp之间。
在一实施例中，所述后台校准电路根据当前比较器输出的结果和之前储存的码数，对所述参考电容Cref电荷量进行对应的校准以使得所述参考电容Cref电荷量在所述电容阵列Cdac切换时保持一个固定的值，包括：
（1）在当前位比较完成后，当前位的输出码由比较器存储到后台校准电路中，所述后台校准电路内部会根据当前位输出码和先前所有的输出码来为所述参考电容Cref电荷量进行对应的校准；
具体地，在当前位量化完成后，由于参考电容Cref和电容阵列Cdac两端电压在电荷再分配之前和之后的电压不相同，导致电路基准电压发生偏移使下一bit量化产生误差。通过对参考电容Cref两端电势差在电荷再分配前和电荷再分配后的差值来计算切换时参考电容Cref上所消耗的电荷量。此电荷量仅电容阵列的切换顺序有关，也就是与比较器历次输出码有关。通过存储到当前位为止的所有输出码可以还原出参考电容Cref上所消耗的电荷量来校准参考电容Cref到一个合理的值。
（2）比较器完成输出后，电容阵列Cdac开始根据输出码进行电容切换，在切换开始时，将所述后台校准电路并入所述参考电容Cref中来抵消电荷量波动，使得所述参考电容Cref所具有的电荷量保持在一个稳定值上；
具体地，在后台校准电路接收到当前位的输出码后，后台校准电路结合之前的输出码计算出所参考电容Cref需要的电荷量。为了补偿参考电容Crefp和参考电容Crefn的电荷量到预设值，后台校准电路向参考电容Crefp补充电荷，从参考电容Crefn中吸收多余的电荷。在电容阵列开始切换时，将后台校准电路接入Cref来抵御切换带来的电荷量变化。
（3）在下一阶段开始时，将所述后台校准电路进行重置，以此类推，直到所有比特完成量化和补偿。
具体地，在参考电容Cref校准和电容阵列切换同时进行来缩短对速度的影响。在当前阶段校准完成后，将后台校准电路进行重置。得益于逐次逼近式模数转换器的结构，对于N位模数转换器，只需要补偿N-1位比特即可。在最低有效位完成后，后台校准电路，电容阵列Cdac以及参考电容Cref所有还原到标准值来准备下一次量化。
本发明实施例提供的基于后台校准的间断式缓冲电路工作过程如下：
（1.1）采样阶段，S1p和S1n闭合，S2p、S2n、S3p、S3n断开，间断式缓冲电路开始工作，Vrefp将Crefp顶极版电压冲到Vrefp，Vrefn将Crefn顶极版电压降到Vrefn，后台校准电路中的校准电容Ccal电压复位到校准电压Vc和GND。由于工作在Vcm时序，Vdacp和Vdacn重置到Vcm。a代表完成切换的电容占总电容的比例，此时a=0。当所有预重置工作完成后，输入信号通过底极板采样存入Vdac中并在采样完成后将底极板复位到Vcm。
（1.2）电荷再分配阶段，S1p和S1n断开，间断式缓冲电路停止工作，比较器根据比较结果闭合S2p、S2n（比较器输出0）或者闭合S3p、S3n（比较器输出1）。比较器输出1，aCdacp连接到Crefn，aCdacn连接到Crefp；比较器输出0，aCdacp连接到Crefp，aCdacn连接到Crefn。当电容极板与其他电路断路，高阻态结点会产生。此时电路中存在两组高阻态结点，一组为Crefn和Crefp的顶极板N和P，一组为Vdacp和Vdacn。利用高阻态结点的电荷守恒和电荷再分配特性，例如在比较器输出结果为1的情况下，Crefp上的Vrefp和aCdacn上的Vcm，Crefn上的Vrefn和aCdacp上的Vcm发生电荷再分配，同时P和N，Vdacp和Vdacn两组结点保持电荷守恒。根据电荷守恒定律，可以列出四个结点的电荷量等式。
（1.3）根据（1.2）电荷再分配原理，四个已知高阻态结点电压Vrefp，Vrefn，Vdacp和Vdacn变为四个未知结点电压Vrefp’，Vrefn’，Vdacp’和Vdacn’。通过已知高阻态结点电压，正向切换电容Cup（比较器输出为0），反向切换电容Cdw（比较器输出为1），待切换电容Csw和未切换电容Cres可以推导出每一比特对应的未知结点电压Vrefp’，Vrefn’，Vdacp’和Vdacn’的电压；并通过其来比较间断式缓冲电路在未校准情况下对线性度的恶化和后台校准对线性度的恢复作用。上一比特的切换后节点电压为下一比特起始结点电压。
（1.4）校准阶段，由于Cref和Cdac两端电压在电荷再分配之前和之后的电压均可通过（1.3）中的方法得到，即通过电容两端电势差在电荷再分配前和电荷再分配后的差值来计算切换时所消耗的电荷量。此电荷量通过Cref校准电路中校准电容阵列Ccal来补充。在电荷再分配中，待切换电容Csw会由Vcm切换到Vrefp或Vrefn。因为Vcm小于Vrefp，Vcm大于Vrefn，导致在电荷再分配中Crefp向Csw提供电荷，Vrefp降低，另一边Csw中的多余电荷补充给Crefn，使Vrefn增高。为了补偿Ccalp和Ccaln的电荷量到初始值，需要大于Vrefp的高位补偿电压Vc来未Crefp补充电荷，小于Vrefn的低位补偿电压GND来吸收多余的Crefn中多余的电荷。接入Cref的电容数量由当前位的权重决定。
（1.5）在正常情况下，Cref校准电路将Vrefn’和Vrefp’还原到初始值Vrefn和Vrefp。对于比较器正端而言，Ccalp和Crefp在校准完成后处于同一个等势面，在Verfp和Vrefn还原后，连接到其的校准电容Ccalp和Ccaln的顶极版电压也会从Vc和GND变成Vrefp和Vrefn。根据N和P高阻态结点的电荷守恒特性，校准前校准电容，Cref和Cdac的总电荷量与校准后校准电容，Cref和Cdac的总电荷量保持相等。 在（1.3）中已经求得切换后的结点电压Vrefp’，Vrefn’，Vdacp’和Vdacn’，通过等式化简可以求得还原后的Vdacn和Vdacp用于下一比特比较器计算。还原的Vdac可以统一用以下的公式来表达，其中n=0代表Vrefp，n=1代表Vrefn。
Figure 643658DEST_PATH_IMAGE001
Figure 29640DEST_PATH_IMAGE002
其中包含正向切换电容Cup（比较器输出为0），反向切换电容Cdw（比较器输出为 1），待切换电容Csw和未切换电容Cres，补偿电容
Figure 278219DEST_PATH_IMAGE003
。
（1.6）以此类推，直到所有比特完成量化和补偿。在最低有效位完成后，所有补偿电容Ccal，电容阵列Cdac以及参考电容Cref所有还原到标准值来准备下一次量化。
（2）对于（1.4）中描述的校准算法，需要存储每一比特的比较器结果来生成对应的逻辑电路，因为每比特所需补偿的电荷量与当前位和所有高位的比较器结果相关。每次校准所需要的校准电容Ccal大小可以用以下公式来表示：
Figure 142269DEST_PATH_IMAGE004
其中i代表当前比特位数，从1开始增加到模数转换器精度N；Cdac为切换电容单侧总电容；Vrefp和Vrefn分别为正极和负极参考电压；Vc为正极校准电压；B是当前位比较器的输出结果，如果当前位为1，则会输出B=1的累加结果，反之亦然；累加项会根据当前位的结果来记录，如果当前位输出0，则只有B=0的累加项会增加，B=1项保持不变。在每次量化结束后所有值进行复位。
（3）在模型中，Cref的大小不会影响后台校准的精确度，但在实际电路中，需要提供一个较大的Cref（10倍于Cdac）来提高此间断式缓冲电路的稳定性和容错能力。
（4）在（1.4）中只对Vrefp和Vrefn进行校准，不对Vcm进行校准。对于Vcm时序而言，正负极的所消耗的电荷量完全对称且数值相反，而Vcm一般由Vrefp和Vrefn组合生成，Vcm处的电荷量会抵消且不影响到Vrefp和Vrefn。
参考图1，在采样阶段，缓冲器打开，S1闭合给Cref进行预充电，电容阵列Cdac冲到共模电平Vcm之后进行输入跟随，同时校准电路进行复位。
表1. 校准和未校准的SAR的线性度在不同Cref下的对比
Figure 425483DEST_PATH_IMAGE005
当转换开始时，比较器先将切换电容中的储存的值进行比较，将结果传输到逻辑电路中根据比较器结果将MSB向着正负极电压逼近的方向切换，正如图2所示。对于切换电容，图2可以代表任一时刻的切换电容阵列。其中，Cup代表已经完成切换的比较器输出为0时切换的电容总和，Cdw代表已经完成切换的比较器输出为1的电容总和，Csw为当前待切换的电容，Cres代表未切换电容的总和。由于电容失配对于当前状态下电容影响小，所以在电容阵列正负极两端对称。如图1中所示，S2p、S2n和S3 p、S3n分别代表比较器结果为0和1时的开关状态。
在开关切换瞬间，其实并无电荷流动，在不考虑开关电荷注入的情况下切换前后 电荷量保持相等。当开关导通后，电荷再分配开始，由于Csw从Vcm往参考电容Vrefp或Vrefn 切换，必然发生电荷流动。无论比较器结果如何，从Vcm往Vrefp切换，由于Vrefp电压高于 Vcm，Csw从Crefp中吸收电荷；从Vcm往Vrefn切换，由于Vrefn电压低于Vcm，Csw向Crefn进行 充电。此时由于电荷再分配的原因，参考电压Vrefp持续下降，Vrefn保持增长，导致Vdacp和 Vdacn偏移。根据公式
Figure 480902DEST_PATH_IMAGE006
，Vrefp和Vrefn同时向Vcm发生偏移且电荷量相同，Vcm 与切换前相比保持稳定。
图3表明了Csw切换完成后补偿还没开始时的状态，此时由于Csw的底极板电压由Vcm变换到Vrefp或Vrefn发生了使Vrefp和Vrefn发生变化，此变化导致之前所有连接在Vrefp和Vrefn上的所有电容的底极板都发生偏移，导致比较失准，需要后台校准电路对Vrefp和Vrefn进行重新校准。
图4细化了Cref校准电路内部电路，其一共有三部分组成，寄存器存储比较器结果，补偿电容阵列Ccal和切换开关Scal。在采样阶段所有补偿电容接在补偿电压Vc或者GND上。当寄存器接收到比较输出结果后，逻辑电路将根据当前比较器结果和之前所有高位的比较器结果来分配所需要连接到补偿电压上的补偿电容值。Ccal中包含所谓位所需的补偿电容，且在单次量化中，同一单位补偿电容不重复使用直至下一次复位。
图5表明了在电容阵列Cdac开始切换的时候，补偿电路开关从补偿电压切换到参考电压来同时进行补偿确保在下一次比较开始时比较器两端电压保持稳定。在补偿完成后，N和P点的电压回归到Vrefn和Vrefp。
图6具体描写了图1和图4的工作时序，CLK为系统时钟，Sample为采样电路输出，COMP为比较器输出，S1到S3分别代表图1中开关，Scal为后台校准电路的开关。当Sample为高时，采样电路开始工作，S1拉高，缓冲器为Cref进行预充电；当Sample为低时，量化开始，S2和S3按照比较器输出结果COMP在CLK上升边缘开始Cdac电容切换；同时Scal也在电容切换的时候置高来校准电容切换时的误差。
图7中的（a）代表不进行校准的模数转换器频谱，可以观察到谐波很高，导致12bit的模数转换器只剩下大约3bit的有效位数；而经过后台校准后，见图7中的（b），几乎谐波被压在-100dB左右使有效位数来到接近12bit，可见此后台校准的突破性。
结合图7和表1中所描述的，较大的参考电容可以有效遏制此类间断式缓冲电路带来的线性度恶化以及降低校准的复杂度，在模型中，如果校准完全正确，Cref的大小将与校准后的模数转换器线性度无关，说明校准可以带来更好的能量利用率和更小的版图面积。
参考图8，本发明实施例还提供一种逐次逼近式模数转换器，包括：上述的基于后台校准的间断式缓冲电路、采样电路、时钟电路、寄存器，所述采样电路与所述电容阵列Cdac相连，用于将输入信号存储到所述电容阵列Cdac上等待后续量化；所述时钟电路分别与所述比较器和寄存器相连，用于在比较完成后控制所述比较器将比较结果输出到寄存器，控制寄存器按照比较器输出结果存储新的一位输出码并计算新的控制码用于校准电路电容分配；所述寄存器分别与所述比较器的输出端和后台校准电路的输入端相连，用于将所述比较器的输出码进行存储并计算校准电路控制码用于控制此次校准所需的补偿电容大小。
由上述实施例可知，本申请利用逐次逼近式模数转换器串形输出的特性，可以将间断式缓冲电路和其良好结合，间断式缓冲电路进一步降低逐次逼近式模数转换器的功耗，逐次逼近式模数转换器的比较器的每次输出反馈给间断式缓冲电路的后台校准，将参考电压Vref重新校准为预设值。
参考图9，本发明实施例还提供一种逐次逼近式辅助的流水线模数转换器，包括：采样电路、多级依次串联的量化器、数字校准电路，所述采样电路用于输出信号；多级依次串联的量化器的第一级量化器与所述采样电路的输出端相连，其余量化器均用于将前一级量化器输出的余量再次进行量化并将未量化的部分作为余量传导到下一级量化器，同时输出输出码；数字校准电路，分别与每级量化器的输出码的输出端相连，用于将每一级量化器的输出码存储和校准成一个完整的输出码；其中每个所述量化器均包括：余量增益数模转换器和上述的逐次逼近式模数转换器，所述余量增益数模转换器的输入端和逐次逼近式模数转换器的输入端相连，共同作为量化器的输入端，所述逐次逼近式模数转换器的输出端接入所述余量增益数模转换器，所述逐次逼近式模数转换器的输出端作为量化器的第一输出端，用于输出输出码，所述余量增益数模转换器的输出端作为量化器的第二输出端，用于输出当前级余量，以作为下一级量化器的输入。
由上述实施例可知，本申请仍可将间断式缓冲电路带入逐次逼近式辅助的流水线数模转换器，为每一级量化器提高能耗转化率。由于余量增益数模转换器的增益存在，每一级量化器的余量可以放大来匹配间断式缓冲电路。可以调整后台校准电路的校准电压来配合每一级量化器。
需要说明的是，因为主要说明基于后台校准的间断式缓冲电路的作用及其校准，将模数转换器的采样电路，切换开关，数字控制电路和输出点路简化，只留下核心电路。
本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (4)

1.一种基于后台校准的间断式缓冲电路，其特征在于，包括：
比较器；
正端差分电路，所述正端差分电路接入到所述比较器的正极输入端；
负端差分电路，所述负端差分电路接入到所述比较器的负极输入端；
后台校准电路，所述后台校准电路的输入端与所述比较器的输出端相连，输出端分别与所述正端差分电路和负端差分电路相连；
其中所述正端差分电路和负端差分电路的拓扑结构完全一致，均包括：
参考电容Cref，其一端接地；
电容阵列Cdac，其输入端与所述参考电容Cref另一端相连，输出端与所述比较器相连，用于在所述参考电容Cref充电结束后，切换所需的电荷由所述参考电容Cref来提供；
其中所述后台校准电路根据当前比较器输出的结果和之前储存的输出码，对所述参考电容Cref电荷量进行对应的校准以使得所述参考电容Cref电荷量在所述电容阵列Cdac切换时保持一个固定的值；
还包括缓存器，所述缓存器的输入端接参考电压Vref，输出端与所述电容阵列Cdac的输入端相连；
还包括通断开关，所述通断开关连接在所述缓存器的输出端；
所述电容阵列Cdac包括：
第一电容，所述第一电容的一端作为所述电容阵列Cdac的输入端；
第二电容，所述第二电容的一端与共模电压Vcm相连，另一端和所述第一电容的另一端相连后作为所述电容阵列Cdac的输出端；
还包括切换开关组，所述切换开关组连接在所述参考电容Cref和所述电容阵列Cdac之间；
所述切换开关组包括第一开关、第二开关、第三开关和第四开关，所述第一开关串接在所述正端差分电路的参考电容Cref和电容阵列Cdac之间，所述第二开关串接在所述正端差分电路的参考电容Cref和所述负端差分电路的电容阵列Cdac之间，所述第三开关串接在所述负端差分电路的参考电容Cref和电容阵列Cdac之间，所述第四开关串接在所述负端差分电路的参考电容Cref和所述正端差分电路的电容阵列Cdac之间。
2.根据权利要求1所述的一种基于后台校准的间断式缓冲电路，其特征在于，所述后台校准电路根据当前比较器输出的结果和之前储存的码数，对所述参考电容Cref电荷量进行对应的校准以使得所述参考电容Cref电荷量在所述电容阵列Cdac切换时保持一个固定的值，包括：
（1）在当前位比较完成后，当前位的输出码由比较器存储到后台校准电路中，所述后台校准电路内部会根据当前位输出码和先前所有的输出码来为所述参考电容Cref电荷量进行对应的校准；
（2）比较器完成输出后，电容阵列Cdac开始根据输出码进行电容切换，在切换开始时，将所述后台校准电路并入所述参考电容Cref中来抵消电荷量波动，使得所述参考电容Cref所具有的电压保持在一个稳定值上；
（3）在下一阶段开始时，将所述后台校准电路进行重置，以此类推，直到所有比特完成量化和补偿。
3.一种逐次逼近式模数转换器，其特征在于，包括：
权利要求1所述的基于后台校准的间断式缓冲电路；
采样电路，与所述电容阵列Cdac相连，用于将输入信号存储到所述电容阵列Cdac上等待后续量化；
时钟电路，分别与所述比较器和寄存器相连，用于在比较完成后控制所述比较器将比较结果输出到寄存器，控制寄存器按照比较器输出结果存储新的一位输出码并计算新的控制码用于校准电路电容分配；
寄存器，分别与所述比较器的输出端和后台校准电路的输入端相连，用于将所述比较器的输出码进行存储并计算校准电路控制码用于控制此次校准所需的补偿电容大小。
4.一种逐次逼近式辅助的流水线模数转换器，其特征在于，包括：
采样电路，用于输出信号；
多级依次串联的量化器，第一级量化器与所述采样电路的输出端相连，其余量化器均用于将前一级量化器输出的余量再次进行量化并将未量化的部分作为余量传导到下一级量化器，同时输出输出码；
数字校准电路，分别与每级量化器的输出码的输出端相连，用于将每一级量化器的输出码存储和校准成一个完整的输出码；
其中每个所述量化器均包括：
余量增益数模转换器和权利要求3所述的逐次逼近式模数转换器，所述余量增益数模转换器的输入端和逐次逼近式模数转换器的输入端相连，共同作为量化器的输入端，所述逐次逼近式模数转换器的输出端接入所述余量增益数模转换器，所述逐次逼近式模数转换器的输出端作为量化器的第一输出端，用于输出输出码，所述余量增益数模转换器的输出端作为量化器的第二输出端，用于输出当前级余量，以作为下一级量化器的输入。
CN202111528729.2A 2021-12-15 2021-12-15 一种基于后台校准的间断式缓冲电路及模数转换器 Active CN113922820B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111528729.2A CN113922820B (zh) 2021-12-15 2021-12-15 一种基于后台校准的间断式缓冲电路及模数转换器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111528729.2A CN113922820B (zh) 2021-12-15 2021-12-15 一种基于后台校准的间断式缓冲电路及模数转换器

Publications (2)

Publication Number Publication Date
CN113922820A CN113922820A (zh) 2022-01-11
CN113922820B true CN113922820B (zh) 2022-05-13

Family

ID=79248807

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111528729.2A Active CN113922820B (zh) 2021-12-15 2021-12-15 一种基于后台校准的间断式缓冲电路及模数转换器

Country Status (1)

Country Link
CN (1) CN113922820B (zh)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184809B1 (en) * 1998-08-19 2001-02-06 Texas Instruments Incorporated User transparent self-calibration technique for pipelined ADC architecture
AT3853U1 (de) * 1999-10-15 2000-08-25 Austria Mikrosysteme Int Differentieller analog-digitalwandler
CN101207383B (zh) * 2006-12-18 2010-05-19 上海华虹Nec电子有限公司 模数转换器
CN101820267B (zh) * 2009-02-26 2012-12-26 旺玖科技股份有限公司 电容的自动校正电路与方法
CN103095300B (zh) * 2011-11-04 2015-12-02 奇景光电股份有限公司 逐次逼近模拟至数字转换器及转换方法
CN103873059B (zh) * 2014-03-10 2017-02-08 天津大学 一种应用于高精度逐次逼近模数转换器的数字校准方法
CN112367081B (zh) * 2020-10-27 2022-01-14 北京智芯微电子科技有限公司 逐次逼近式模拟数字转换器的电容阵列校正系统和方法

Also Published As

Publication number Publication date
CN113922820A (zh) 2022-01-11

Similar Documents

Publication Publication Date Title
CN107395206B (zh) 带反馈提前置位逐次逼近型数模转换器及相应的Delta-SigmaADC架构
CN104917524B (zh) 模数转换器
CN103475373B (zh) 一种分段电容阵列结构数模转换器
CN109120268B (zh) 一种动态比较器失调电压校准方法
CN108988860B (zh) 一种基于sar adc的校准方法及sar adc系统
CN109150186B (zh) 一种适用于逐次逼近模数转换器的预测量化方法
CN109194333B (zh) 一种复合结构逐次逼近模数转换器及其量化方法
CN110190854B (zh) 一种面向两步式sar adc共用一组参考电压的实现电路及方法
CN112803946B (zh) 应用于高精度逐次逼近型adc的电容失配和失调电压校正方法
CN103036564A (zh) 用于具有电荷再分配数模转换器的逐次逼近模数转换器的输入不相关自校准方法和装置
CN105933004B (zh) 一种高精度电容自校准逐次逼近型模数转换器
CN112367084B (zh) 一种基于终端电容复用的逐次逼近型模数转换器量化方法
CN111934689B (zh) 一种高精度模数转换器及转换方法
CN112653463B (zh) 一种应用于sar-adc的模拟域校准方法
US20230198535A1 (en) Calibration method of capacitor array type successive approximation register analog-to-digital converter
CN113922819B (zh) 基于后台校准的一步两位逐次逼近型模数转换器
CN112838866A (zh) 校准逻辑控制电路及方法、逐次逼近型模数转换器
CN114614821A (zh) 基于差分结构的sar adc失调误差校正方法及电路
CN112290945B (zh) 单通道高速高精度sar adc的数字后台自校准电路结构及方法
CN113922820B (zh) 一种基于后台校准的间断式缓冲电路及模数转换器
US8576106B2 (en) Analog-digital converter
CN103916126A (zh) 一种具有数字校正模块的流水线adc电路
CN104734718A (zh) 混合型dac电容阵列结构
TWI745977B (zh) 具有偏移及位元權重校正機制的類比數位轉換系統及方法
CN111130547A (zh) 一种应用于模数转换器的动态运放增益校准方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant