CN101207383B - 模数转换器 - Google Patents

Abstract

本发明公开了一种模数转换器结构，它具有面积小，功耗低的功能。该结构在主体电路内包括采样保持电路和级处理电路，其中级处理电路由Stage(1)～Stage(9)九个电路组成，采样保持电路由放大器、采样电容CS1和CS2、自举开关BS1和BS2、普通互补金属栅氧化物开关SS1、SS2、SS3、SS4、SS5构成；Stage(1)～Stage(9)中的每个电路均由放大器、电容Ci1～Ci4、开关阵列Si1～Sif、比较器Com11和Com12以及判决逻辑电路D1构成；其中i＝1～9，Si1～Sif包括Si1～Si9以及Sia～Sif共计十五个开关，其中，采样保持电路和Stage(1)电路共用一个放大器，Stage(i)电路和Stage(i+1)电路共用一个放大器，其中i＝2、4、6、8。

Description

模数转换器

技术领域

本发明涉及一种模数转换器结构，尤其涉及一种应用于10比特100兆采样速率的流水线的模数转换器结构。

背景技术

高速模数转换器(High-Speed ADC，简称“HS ADC”)作为模拟前端(AFE：Analog Front End)，被广泛的应用于各种系统以及系统集成(SOC)中，如各种通信、图像采集、视频等领域。随着系统集成开展以及手持设备等的需求，不仅要求HS ADC具有良好的性能，更要求HS ADC的面积要小，功耗要低。

衡量HS ADC性能的主要指标有：

Fs：单位时间内进行模数转换的次数，即转换速率；根据奈奎斯特(Nyquist)采样定理，决定了输入信号的带宽。

ENOB：有效比特数；衡量输出编码代表输入模拟信号精度的指标。

Area：电路的实际有效面积。

Pd：功率消耗。

目前常用的互补金属栅氧化物(COMS)高速模数转换器主要有快闪(Flash)模数转换器和流水线(Pipeline)模数转换器两种电路结构。所谓快闪模数转换器就是在瞬间把模拟信号转化成数字编码，它的基本结构如图1所示，2N个电阻序列把基准电压VREF分成2N-1个参考电压，这些参考电位再和输入信号Vin在Fs有效的时候进入2N-1个比较器阵列进行比较，比较结果进入编码阵列输出N位的数字编码。由它的结构看出这种结构最大的优点就是速度快，转换频率甚至可达几吉赫兹。但是它的缺点也很明显，(a)分辨率做不高，在8比特以下；(b)FM不高。因此当采样频率在几十兆赫兹～200兆赫兹范围之内时，人们通常设计流水线模数转换器来满足需求。所谓流水线模数转换器，它由若干级电路串联而成，每一级完成若干位编码，并把剩余信号传递至下一级，如此类推的一种模数转换器电路结构。目前最流行的是1.5比特结构的流水线模数转换器的结构。

如图2所示，它是采用1.5比特的10位流水线模数转换器结构，主要由1个采样保持电路(S/H)、Stagei(i＝1～8)、一个2位的快闪(2b flash)模数转换器和冗误纠正逻辑(Error Correction Logic)电路构成。采样保持电路使用开关电容和放大器，半个时钟周期完成采样，此时放大器处于复位状态；另外半个时钟周期进行保持，并对下一级的电容充电，此时放大器工作。Stagei主要也使用了开关电容和放大器，内置了1.5比特的模数转换器和数模转换器，在半个时钟周期，对输入信号进行采样以及量化，此时放大器处于复位状态；另外半个时钟进行保持，主要完成几个动作，(a)，数模转换器把量化的结果模拟化；(b)在输入信号中把数模转换器的结果减去；(c)把减法结果放大一倍；(d)对下一级电容充电；因此整个级处理的传递函数如下式：

$\mathrm{Vout}=\left(\begin{array}{cc}2\&times;\mathrm{Vin}+\mathrm{VR}& \mathrm{Vin}<-\mathrm{VR}/4\\ 2\&times;\mathrm{Vin}& -\mathrm{VR}/4<=\mathrm{Vin}<=\mathrm{VR}/4\\ 2\&times;\mathrm{Vin}-\mathrm{VR}& \mathrm{Vin}>\mathrm{VR}/4\end{array}\right.---\left(2\right)$

其中：VR是参考电压

它的优点主要有：高速，高精度(10比特～12比特)，FM较大；但由于采样保持电路和每个Stage i均有一个放大器，使其面积仍然较大，并且功耗也较高。

发明内容

本发明所要解决的技术问题是提供一种模数转换器结构，它具有面积小，功耗低的功能。

为了解决以上技术问题，本发明提供了一种模数转换器结构，在主体电路内包括采样保持电路和级处理电路，其中级处理电路由Stage(1)～Stage(9)九个电路组成，采样保持电路由放大器、采样电容CS1和CS2、自举开关BS1和BS2、普通互补金属栅氧化物开关SS1、SS2、SS3、SS4、SS5构成；Stage(1)～Stage(9)中的每个电路均由放大器、电容Ci1～Ci4、开关阵列Si1～Sif、比较器Com11和Com12以及判决逻辑电路D1构成；其中i＝1～9，Si1～Sif包括Si1～Si9以及Sia～Sif共计十五个开关，其中，采样保持电路和Stage(1)电路共用一个放大器，其控制过程如下：

当P1＝1并且P2＝0的时候，自举开关BS1、BS2以及开关SS3闭合，输入信号VIP和VIN对电容CS1和CS2进行充电；S11和S1e闭合，放大器的输入端INP1通过S1e和电容C11和C12的一端连接，电容C11的另一端通过S11和放大器的输出端V1ON相连，C12的另一端通过S14～S16中的其中一个和正参考电平、接地或负参考电平相连；S1c和S1f闭合，放大器的输入端INN1通过S1f和电容C13和C14的一端连接，C13的另一端通过S1c和放大器的输出端V1OP相连，C14的另一端通过S17～S19中的其中一个和正参考电平、接地或负参考电平相连；

当P1＝0并且P2＝1的时候，开关SS1、SS2、SS4、SS5以及S12、S13、S1a、S1b、S1d闭合；放大器的输入INP1、INN1分别和CS1、CS2的一端连接，放大器的输出V1OP、V1ON分别和CS1、CS2的另一端以及C11和C12、C13和C14一端连接，C11和C12、C13和C14的另一端互相连接；

Stage(i)电路和Stage(i+1)电路共用一个放大器，其中i＝2、4、6、8，其控制过程如下：

当P1＝1并且P2＝0的时候，Si2、Si3、Sia、Sib、Sid以及S(i+1)1、S(i+1)c、S(i+1)e、S(i+1)f和S(i+1)4～S(i+1)6其中之一、S(i+1)7～S(i+1)9其中之一闭合，其余开关打开；电容Ci1和Ci2的一端和电容Ci3和Ci4的一端分别和输入信号ViIN和ViIP相连，另一端互相连接；放大器的输入端INPi和INNi分别和电容C(i+1)1和C(i+1)2的一端、电容C(i+1)3和C(i+1)4的一端连接；放大器的输出端ViOP和ViON和电容C(i+1)3和电容C(i+1)1的另一端连接；电容C(i+1)2和C(i+1)4的另一端连接到正参考电平、接地或负参考电平；

当P1＝0并且P2＝1的时候，Si1、Si4～Si6之一、Si7～Si9之一、Sic、Sie、Sif以及S(i+1)2、S(i+1)3、S(i+1)a、S(i+1)b、S(i+1)d闭合，其余的开关打开；电容C(i+1)1和C(i+1)2的一端和电容C(i+1)3和C(i+4)4的一端分别和输入信号ViOP和ViON相连，另一端互相连接；放大器的输入端INPi和INNi分别和电容Ci1和Ci2的一端、电容Ci3和Ci4的一端连接；放大器的输出端ViOP和ViON和电容Ci3和电容Ci1的另一端连接；电容Ci2和Ci4的另一端连接到正参考电平、接地或负参考电平；

所述的P1和P2为非重叠的时钟信号。

因为本发明采样保持电路和级电路共用放大器，这样可以至少省去4个放大器，这样当然就可以减小模数转换器结构的面积，进而降低了其功耗。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细说明。

图1是现有快闪模数转换器结构示意图；

图2是现有1.5比特结构的流水线模数转换器的结构示意图；

图3是本发明的10比特结构的流水线模数转换器结构示意图；

图4是本发明采样保持电路和Stage1的电路结构示意图；

图5是本发明Stagei和Stage(i+1)的等效电路示意图，i＝2、4、6、8；

图6是本发明的放大器的电路结构示意图。

具体实施方式

如图3所示，它是本发明的10比特结构的流水线模数转换器结构示意图。一个低成本高性能的10比特每秒100兆采样点的流水线模数转换器由采用运算放大器共享技术的采样保持(S/H)电路和Stage1组合、Stage i&(i+1)(i＝2，4，6，8)组合、3比特快闪(3b flash)模数转换器和冗误纠正逻辑(Error Correction Logic)电路构成，这里的Stage i&(i+1)表示Stage i和Stage(i+1)，以下同理。输入模拟信号(Analog In)经过采样保持电路进入Stage1，Stage1产生1组的2位编码，输出的剩余信号进入Stage2&3，Stage2&3产生2组的2位编码，以此递推，直至级处理Stage8&9的剩余信号进入3比特快闪模数转换器产生3位编码；一共产生21位编码信号，这些信号进入冗误纠正逻辑电路，进行纠正，最后产生12位有效的数字编码(Digital Out)，其中的高10位有效编码，低两位则是测试编码。

如图4所示，它是本发明的采样保持电路和Stage1的组合电路。其中采样保持电路由放大器(AMP)A1、采样电容CS1和CS2、自举开关BS1和BS2、普通互补金属栅氧化物开关SS1、SS2、SS3、SS4、SS5构成，Stage1电路由放大器A1、电容C11～C14、开关阵列S11～S1f、比较器Com11和Com12以及判决逻辑电路D1构成，S11～S1f包括S11～S19以及S1a～S1f共计15个开关。

图中P1和P2为非重叠的时钟信号。所谓非重叠的时钟信号，就是指P1和P2的有效时刻之间有一定的时间间距(在本发明中，P1和P2的有效时刻为“1”)。多个非重叠时钟信号一般由一个统一的时钟信号经过专门的时钟整形电路而产生的。在开关电路中应用非重叠时钟主要就是为了让电路开关的工作状态是从彻底的闭合到彻底的打开，或者彻底的打开到彻底的闭合；经过这种方式，可以提高电路的精度。因而这种方法被广泛的应用在开关电容电路中。P1＝1时并且P2＝0的时候，BSS1、BSS2、SS3闭合，输入差分信号VIN和VIP分别对CS11和CS2充电，因此采样保持电路处于采样状态；其中BSS1，BSS2是自举开关，不管输入信号处于什么电平，开关的开启电压和输入电压的电压差始终维持在电源电压，采用这种方法使得输入导通电组比较恒定，从而减小了采样信号和输入信号之间的误差，提高了线性度。另外开关S11、S14～S16其中之一、S17～S19其中之一、S1c、S1e、S1f也闭合，Stage1处于保持状态，输出V1ON和VIOP至下一级级处理Stage 2&3；此时A1由Stage1使用。

当P2＝1时并且P1＝0的时候，SS1、SS2、SS4、SS5闭合，采样保持电路处于保持状态，开关S12、S13、S1a、S1b、S1d闭合，采样保持通过放大器对电容对C11和C12、C13和C14充电至采样保持采样最终时刻的电平，其中在充电至和最终电压的误差在10％的范围时，比较器Com11和Com12把采样保持的输出进行量化，Com11和Com12的结果进入D1。D1一方面把比较器的结果转化为1.5bit的输出编码，另一方面决定了当P1＝1时，P1a、P1b、P1c谁有效，从而决定了S14～S16、S17～S19之中谁闭合。采用图6结构的放大器能够在比较小的电流下实现直流增益大于90dB，单位增益带宽大于1吉赫兹，能够准确的把采样的最终电平有效的传递到Stage1&2的C1Na、C1Nb以及C1Pa、C1Pb，从而实现保持的功能。这种结构的采样保持称为直接翻转的结构，特点电容少，结构简单，性能优异，并且消耗的功率低，面积小。

如图5所示，它是本发明的Stagei&(i+1)(i＝2，4，6，8)组合电路。Stagei电路由放大器Ai、电容Ci1～Ci4、开关阵列Si1～Sif、比较器Comi 1和Comi2以及判决逻辑电路Di构成，Stage(i+1)电路由放大器Ai、电容C(i+1)1～C(i+1)4、开关阵列S(i+1)1～S(i+1)f、比较器Com(i+1)1和Com(i+1)2以及判决逻辑电路D(i+1)构成。

图中P1和P2为非重叠的时钟信号。P1＝1时并且P2＝0的时候，Si2、Si3、Sia、Sib、Sid闭合，输入差分信号ViIN(ViIN＝V(i-1)ON)和ViIP(ViIP＝V(i-1)OP)对Ci1和Ci2、Ci3和Ci4充电，在充电至和最终电压的误差在10％的范围时，Comi1和Comi2把输入进行量化，结果进入Di。Di首先把输入结果转化为1.5比特的编码，然后决定当P2＝1时，Pia、Pib、Pic谁有效，从而决定了Si4～Si6、Si7～Si9之中谁闭合。Stagei处于采样状态；另外开关S(i+1)1、S(i+1)4～S(i+1)6其中之一、S(i+1)7～S(i+1)9其中之一、S(i+1)c、S(i+1)e、S(i+1)f也闭合，向后一级输出V(i+1)ON和V(i+1)OP，Stage(i+1)处于保持状态；此时A1由Stage(i+1)使用。

P2＝1时并且P1＝0的时候，S(i+1)2、S(i+1)3、S(i+1)a、S(i+1)b、S(i+1)d闭合，差分信号ViON和ViOP对C(i+1)1和C(i+1)2、C(i+1)3和C(i+1)4充电，在充电至和最终电压的误差在10％的范围时，Com(i+1)1和Com(i+1)2对ViON和ViOP进行量化，结果进入D(i+1)。D(i+1)首先把输入结果转化为1.5比特的编码，然后决定当P1＝1时，P(i+1)a、P(i+1)b、P(i+1)c谁有效，从而决定了S(i+1)4～S(i+1)6、S(i+1)7～S(i+1)9之中谁闭合。Stage(i+1)处于采样状态；另外开关Si1、Si4～Si6其中之一、Si7～Si9其中之一、Sic、Sie、Sif也闭合，向后一级输出ViON和ViOP，Stagei处于保持状态；此时A1由Stagei使用。

由于Ai始终处于工作状态，在Ai的输入端都会不可避免的带来误差。依靠反馈信号极性反转(图5)可以把误差减小为原来的1/3。因为误差的绝对值和AMP的增益成反比，因此另外一个方法就是提高运放的增益，提高增益可以使误差的绝对值减小。最终的测试结果证明，采用上面两种方法后，运算放大器共享技术带来的缺点可以忽略不计。

随着剩余信号的向后传递，对电路的要求越来越低，因此在Stage1&2～Satge7&8采用了逐渐缩小采样电容和放大器工作电流的方法，使的电路的功耗和面积更小。

根据上面的描述，AMP1和AMP2要求很高。图6列出一种很有竞争力的放大器结构，AMP1～AMP5都采用了此结构。该放大器由N型互补金属栅氧化物晶体管N1～N5，P型互补金属栅氧化物晶体管P1～P4，增益提升放大器BPA、BPB、BNA、BNB，共模反馈电路组成，信号传递过程如下：晶体管N1、N2的输入端和输入信号VIP、VIN连接，晶体管N1、N2的源极相连并和晶体管N5的漏极连接，晶体管N1、N2的漏极分别和晶体管N3、N4的源极连接并作为输入和增益提升放大器BNA、BNB的输入端相连；晶体管N3、N4的漏端和晶体管P1、P2的漏端连接并作为本放大器的输出端VOUTN、VOUTP；晶体管P1、P2的源极和晶体管P3、P4的漏极相连并作为输入和增益提升放大器BPA、BPB的输入端相连；晶体管P3、P4的源极接到电源；晶体管N5的源极和大地连接；输出端VOUTN、VOUTP是共模反馈电路的输入，共模反馈电路的输出和N5的输入端连接；增益提升放大器BNA、BNB的输出端和晶体管N3、N4的输入端连接；增益提升放大器BPA、BPB的输出端和晶体管P1、P2的输入端连接；晶体管P3、P4的输入端连接到一个外置的偏置电压。N1和N2是输入级，跨导很大，输出是折叠的结构，输出电阻很大，单级可以实现1000倍以上的增益。BNA、BNB、BPA、BPB是增益提升放大器，利用这样的结构，整体放大器可以实现＞90dB的增益。因为整体电路结构是1级的放大器，因此单位增益带宽可以做的很宽，像AMP1和AMP2的单位增益带宽大于1吉赫兹。

表1

结果	传统ADC结构	本发明ADC结构
			电源电压	3伏	3伏
制造工艺	华虹NEC 0.25um工艺	华虹NEC 0.25um工艺
			采样速度	每秒100兆个采样点	每秒100兆个采样点
有效位数	9.5bit在输入信号为10.7兆赫兹	9.5bit在输入信号为10.7兆赫兹
			有效位数	9bit在输入信号为奈奎斯特频率	9bit在输入信号为奈奎斯特频率
功率消耗	150毫瓦	85.2豪瓦
			电路面积	2平方毫米	1.4平方毫米

表1是使用本发明ADC结构和用传统ADC结构同样实现采样速率100MSPS、性能达到有效位数ENOB＝9.5Bit的ADC进行比较，从上述表格可以看到，采用本发明结构的电路功耗是传统结构的57％，面积是70％。

Claims (2)

1.一种模数转换器，在主体电路内包括采样保持电路和级处理电路，其中级处理电路由Stage1～Stage9九个电路组成，采样保持电路由放大器、采样电容CS1和CS2、自举开关BS1和BS2、普通互补金属栅氧化物开关SS1、SS2、SS3、SS4、SS5构成；Stage1～Stage9中的每个电路均由放大器、电容Ci1～Ci4、开关阵列Si1～Sif、比较器Com11和Com12以及判决逻辑电路D1构成；其中i＝1～9，Si1～Sif包括Si1～Si9以及Sia～Sif共计十五个开关，其特征在于，

采样保持电路和Stage1电路共用一个放大器，其控制过程如下：

当P1＝1并且P2＝0的时候，自举开关BS1、BS2以及开关SS3闭合，输入信号VIP和VIN对电容CS1和CS2进行充电；S11和S1e闭合，放大器的输入端INP1通过S1e和电容C11和C12的一端连接，电容C11的另一端通过S11和放大器的输出端V1ON相连，C12的另一端通过S14～S16中的其中一个和正参考电平、接地或负参考电平相连；S1c和S1f闭合，放大器的输入端INN1通过S1f和电容C13和C14的一端连接，C13的另一端通过S1c和放大器的输出端V1OP相连，C14的另一端通过S17～S19中的其中一个和正参考电平、接地或负参考电平相连；

当P1＝0并且P2＝1的时候，开关SS1、SS2、SS4、SS5以及S12、S13、S1a、S1b、S1d闭合；放大器的输入INP1、INN1分别和CS1、CS2的一端连接，放大器的输出V1OP、V1ON分别和CS1、CS2的另一端以及C11和C12、C13和C14一端连接，C11和C12、C13和C14的另一端互相连接；

Stagei电路和Stage(i+1)电路共用一个放大器，其中i＝2、4、6、8，其控制过程如下：

当P1＝1并且P2＝0的时候，Si2、Si3、Sia、Sib、Sid以及S(i+1)1、S(i+1)c、S(i+1)e、S(i+1)f和S(i+1)4～S(i+1)6其中之一、S(i+1)7～S(i+1)9其中之一闭合，其余开关打开；电容Ci1和Ci2的一端和电容Ci3和Ci4的一端分别和输入信号ViIN和ViIP相连，另一端互相连接；放大器的输入端INPi和INNi分别和电容C(i+1)1和C(i+1)2的一端、电容C(i+1)3和C(i+1)4的一端连接；放大器的输出端ViOP和ViON和电容C(i+1)3和电容C(i+1)1的另一端连接；电容C(i+1)2和C(i+1)4的另一端连接到正参考电平、接地或负参考电平；

当P1＝0并且P2＝1的时候，Si1、Si4～Si6之一、Si7～Si9之一、Sic、Sie、Sif以及S(i+1)2、S(i+1)3、S(i+1)a、S(i+1)b、S(i+1)d闭合，其余的开关打开；电容C(i+1)1和C(i+1)2的一端和电容C(i+1)3和C(i+1)4的一端分别和输入信号ViOP和ViON相连，另一端互相连接；放大器的输入端INPi和INNi分别和电容Ci1和Ci2的一端、电容Ci3和Ci4的一端连接；放大器的输出端ViOP和ViON和电容Ci3和电容Ci1的另一端连接；电容Ci2和Ci4的另一端连接到正参考电平、接地或负参考电平；

其中，所述的P1和P2为非重叠的时钟信号。

2.如权利要求1所述的模数转换器，其特征在于，所述的放大器由N型互补金属栅氧化物晶体管N1～N5，P型互补金属栅氧化物晶体管P1～P4，增益提升放大器BPA、BPB、BNA、BNB，共模反馈电路组成，信号传递过程如下：

晶体管N1、N2的输入端和输入信号VIP、VIN连接，晶体管N1、N2的源极相连并和晶体管N5的漏极连接，晶体管N1、N2的漏极分别和晶体管N3、N4的源极连接并作为输入和增益提升放大器BNA、BNB的输入端相连；晶体管N3、N4的漏端和晶体管P1、P2的漏端连接并作为本放大器的输出端VOUTN、VOUTP；晶体管P1、P2的源极和晶体管P3、P4的漏极相连并作为输入和增益提升放大器BPA、BPB的输入端相连；晶体管P3、P4的源极接到电源；晶体管N5的源极和大地连接；输出端VOUTN、VOUTP是共模反馈电路的输入，共模反馈电路的输出和N5的输入端连接；增益提升放大器BNA、BNB的输出端和晶体管N3、N4的输入端连接；增益提升放大器BPA、BPB的输出端和晶体管P1、P2的输入端连接；晶体管P3、P4的输入端连接到一个外置的偏置电压。

Images