CN103178855B - 应用于高精度逐次逼近模数转换器的三段式电容阵列结构 - Google Patents

Abstract

本发明公开了一种应用于高精度逐次逼近模数转换器的三段式电容阵列结构，该结构中，两个耦合电容将多个电容分为低中高三段，其中，低、中段均分别包括大小依次为2^（0～3）C的4个电容，高段可以包括5～9个电容，大小依次为2⁰C、2^（0～7）C，从而构成12～16位的ADC；位于低中段之间的第一耦合电容大小为1C，位于中高段之间的第二耦合电容大小为17/16C；低、中段电容分别由第一开关控制接入Vref和GND；高段则分别由第二开关控制接入Vref、GND和Vin；高段中大小为2⁰C的一个电容为补偿电容，第二耦合电容与高段的连线为输出端，并由第三开关T1控制接入Vcm。将本发明用于SAR？ADC，可大幅度减小电容阵列面积，降低功耗，减小寄生和失配造成的误差，从而提高ADC的精度。

Description

应用于高精度逐次逼近模数转换器的三段式电容阵列结构

技术领域

本发明涉及一种应用于高精度逐次逼近模数转换器中的数模转换（DAC）阵列，尤其涉及一种应用于高精度逐次逼近模数转换器的三段式电容阵列结构。

背景技术

随着整个集成电路和信息产业的高速发展，模数转换器的应用更加广泛，并朝着高速、高精度及低功耗方向发展。逐次逼近型模数转换器（SARADC）在众多模数转换器中，具有中等转换精度(8～16位)、中等转换速度(5MS/s以下)、低功耗和低成本的综合优势，尤其因制造工艺与现代数字互补金属氧化物半导体（CMOS）工艺的兼容性好，易于在较低的工艺成本下实现，可广泛应用于现代超大规模集成电路与片上系统(SystemonChip，SoC)，所以在工业应用等领域中仍旧发挥着重要作用。

而作为逐次逼近型模数转换器中最重要的组成部分之一，数模转换器（DAC）起着将参考电压（Vref）进行二分的关键性作用，即通过开关的控制，使得DAC输出电压为Vref/2、Vref/4、Vref/8……然后再与输入电压（Vin）做比较，大于Vin，则对应位的码值为0，反之为1.如此反复进行N次比较，即可得到N位的转换精度。

但是目前传统的DAC所用的大部分为二进制加权的电容阵列，即相邻高位电容是低位电容容值的两倍，如果单位电容为C₀，那么对于一个14位的SARADC而言，就需要2¹⁴个单位电容，规模如此庞大的电容阵列不仅需要更大的芯片面积，而且会引入更大的寄生和工艺失配，限制了SARADC精度的提高。

精度为10位左右的SARADC目前所用的电容阵列大多采用两段式结构，在阵列中，如果耦合电容两边的单位电容数量相等，对于一个N位的模数转换器（ADC），所需电容为2^N/2+1C₀；不分段所需的电容为2^NC₀，可见，分段后电容减少为原来的1/2^N/2-1倍，这种对面积的节约是可观的。而如果ADC精度达到14位以上，甚至16位时，即使是两段式，在电容面积的节省方面，也捉襟见肘。

发明内容

针对上述现有技术，本发明提供一种应用于高精度逐次逼近模数转换器的三段式电容阵列结构。本发明在现有技术两段式电容阵列结构的基础之上，提出了三段式电容阵列的新型结构，并从理论和仿真中验证了其功能的正确性。将三段式电容阵列结构应用在逐次逼近型的模数转换器中，大幅度减小电容阵列的面积，降低功耗，减小寄生和失配造成的误差，提高模数转换器的转换精度。

为了解决上述技术问题，本发明一种应用于高精度逐次逼近模数转换器的三段式电容阵列结构予以实现的技术方案是：该三段式电容阵列结构包括多个电容、第一耦合电容和第二耦合电容；第一耦合电容和第二耦合电容与多个电容的一端连接，第一耦合电容和第二耦合电容将多个电容划分为相连的低段部、中段部和高段部，其中，所述低段部和中段部均分别包括4个电容，4个电容的大小依次为2^（0～3）C(C为单位电容)，所述高段部包括5～9个电容，该5～9个电容的大小依次为2⁰C、2^（0～7）C，从而构成一12～16位的模数转换器ADC；位于低段部和中段部之间的第一耦合电容的大小为1C，位于中段部和高段部之间的第二耦合电容的大小为17/16C；低段部和中段部中每个电容的另一端均分别设有用于控制接入参考电压Vref和接地GND的第一开关；高段部中每个电容的另一端均分别设有用于控制接入参考电压Vref、接地GND和输入电压Vin的第二开关；高段部的电容中，位于与中段部相邻一端的第二开关上的电容为补偿电容，第二耦合电容与高段部相连的连线为输出端，所述输出端设有一控制接入共模电平Vcm的第三开关T1。

与现有技术相比，本发明的有益效果是：

逐次逼近型模数转换器精度的提高，主要是受到主DAC电容面积过大导致大的寄生和失配的限制，减小电容阵列的面积，并且在现有工艺上便于实现，是提高转换精度的一种途径。对于一个14位的逐次逼近型模数转换器，如果不采用分段电容阵列结构，需要2¹⁴=65536个单位电容；如果采用二段式，需要至少258个单位电容，本发明作为逐次逼近模数转换器（SARADC）中的数模转换（DAC）阵列，采用三段式结构，在完全实现“逐次逼近”功能的同时，大幅度减小了电容阵列的面积，从而减小了芯片的面积，降低功耗，避免大的寄生和失配，提高转换精度。本发明采用三段式电容阵列结构，只需要76个单位电容，在大幅度减小电容阵列面积的同时，也避免了引入过大的寄生和失配，提高转换器的精度。

附图说明

图1是本发明三段式主数模转换DAC结构图；

图2是转换高段部最高位时的工作等效图，其中：（a）为采样时的主DAC等效图；(b)为转换时的主DAC等效图；

图3是转换中段部最高位时的工作等效图，其中：（a）为采样时的主DAC等效图，(b)为转换时的主DAC等效图；

图4是本发明实施例中三段式DAC适用的ADC结构。

具体实施方式

下面结合具体实施方式对本发明作进一步详细地描述。

逐次逼近模数转换器是按照二分搜索的原理，将输入的模拟信号与一个已知的参考电压进行多次比较，在时序逻辑单元的控制下，使转换后的数字量在数值上逐次逼近输入模拟量的对应值。其大致过程如下：开始转换后，先转换最高位，时序逻辑电路先把DAC最高位的电容下极板接参考电压Vref其余接地GND，这样会在数模转换器DAC的输出端产生1/2Vref，再将输入被转换的模拟信号与1/2Vref进行比较，然后把比较器的输出反馈到时序逻辑单元，以决定下一步是将次高位的电容接Vref还是GND，即DAC下个转换周期是输出3/4Vref还是1/4Vref。以此类推，不断将DAC的输出信号与输入被转换的模拟信号进行对比，直到完成最低有效位(LBS)的转换，至此各位的码值均已确定，逐次逼近转换完成。

整个逐次逼近模数转换器的核心就是使得DAC的输出信号逐步靠近输入被转换的模拟信号，以此来确定每一位的码值。但是随着对SARADC精度要求的提高，对DAC二分Vref的精确度要求也更高。对于二进制加权的电容阵列，高精度意味着更多更大的电容，而这样势必会引入更大的寄生和失配，限制精度。

本发明应用于高精度逐次逼近模数转换器的三段式电容阵列结构，包括多个电容、第一耦合电容和第二耦合电容。

第一耦合电容和第二耦合电容与多个电容的一端连接，第一耦合电容和第二耦合电容将多个电容划分为相连的低段部、中段部和高段部，其中，所述低段部和中段部均分别包括4个电容，4个电容的单位依次为2^（0～3）C，C为单位电容，所述高段部包括5～9个电容，该5～9个电容的单位依次为2⁰C、2^（0～7）C，从而构成一12～16位的模数转换器ADC；位于低段部和中段部之间的第一耦合电容的单位为1C，位于中段部和高段部之间的第二耦合电容的单位为17/16C。

低段部和中段部中每个电容的另一端均分别设有用于控制接入参考电压Vref和接地GND的第一开关。

高段部中每个电容的另一端均分别设有用于控制接入参考电压Vref、接地GND和输入电压Vin的第二开关。

高段部的电容中，位于与中段部相邻一端的第二开关上的电容为补偿电容，第二耦合电容与高段部相连的连线为输出端，所述输出端设有一控制接入共模电平Vcm的第三开关T1。

实施例：

以14位精度的逐次逼近模数转换器为例，如图1所示的三段式电容阵列，第一耦合电容1C和第二耦合电容17/16C将由15个电容构成的电容阵列分为三段，从左至右，依次为4个电容构成的低段部、4个电容构成的中段部和7个电容构成的高段部，除高段部中的一个补偿电容外，其它电容分别顺次的对应着14位中的第1～4、5～8、9～14位，每个电容下面是控制电容接入参考电压Vref，接地GND和输入电压Vin的开关S0～S14。高段部中S0开关上面的是1C的补偿电容，整个数模转换器DAC的输出端在其最右边，并且输出端用第三开关T1控制接入共模电平Vcm。在转换阶段，利用该电容阵列，可以在只增加了一个接近于1的系数的情况下，将输入电压Vin与1/2ⁿVref做比较。

本实施例形成的14位精度的逐次逼近模数转换器转换高段部最高位时的具体工作过程如下：

1．采样阶段：

将高段部所有电容（包括补偿电容）的下极板全接输入电压Vin，中、低段部的所有电容接参考电压Vref，而高、中、低段部所有电容的上极板均连接至共模电平Vcm，其等效图如图2(a)所示，其中，Ca是17/16C耦合电容及其以左的部分的等效电容，Cb是高段部中，除了最高位电容之外的其他电容的等效，Cc是最高位电容的等效。此时，从DAC的输出端看进去，电容上极板的电荷量为Q₁：

Q₁＝(V_cm-V_in)(C_b十C_c)十V_cmC_a(1)

2．转换阶段：

将图2(a)中的等效电容Cb和等效电容Cc与输入电压Vin断开，然后将等效电容Cb接地GND，等效电容Cc接参考电压Vref，并且将所有等效电容Ca、Cb、Cc的上极板均与Vcm共模电平断开，则V_X为DAC输出电压值，其等效图如图2(b)所示。此时，再次从DAC的输出端看进去，电容上极板的电荷量为Q₂：

Q₂＝V_X(C_b+C_a)+(V_X-V_ref)C_c(2)

显然，根据电荷守恒，Q1=Q2，算得DAC输出端电压VX为：

$V_X=V_{\mathrm{cm}}-\frac{C_b+C_c}{C_a+C_b+C_c}(V_{\mathrm{in}}-\frac{C_c}{C_b+C_c}{V}_{\mathrm{ref}})---\left(3\right)$

由于C_c＝C_b，所以式（3）可以化成：

$V_X=V_{\mathrm{cm}}-\frac{C_b+C_c}{C_a+C_b+C_c}(V_{\mathrm{in}}-\frac{1}{2}{V}_{\mathrm{ref}})---\left(4\right)$

从式（4）可知，在转换第一位时，做到了把输入电压Vin和1/2参考电压Vref进行比较，只是在前面增加了一个接近于1的系数，并且把第一和第二耦合电容等效到Ca中，故在转换高段部时，与第一和第二耦合电容的取值无关。该DAC的输出端接比较器输入的一端，另一端的输入则接上共模电压Vcm，这样，就相当于是在比较输入电压Vin和1/2参考电压Vref。

以此类推，高段部的6位码值可以逐个按此方法获取。

但是转换到中、低段部时，需要考虑第一和第二耦合电容的取值，转换中段部见图3（a）和图3（b），其中C_D为所有高段部的电容以及补偿电容之和，C_C为中、高段部之间的第二耦合电容，C_B为中段部最高位电容，C_A为中、低段部阵列中除了中段部最高位之外的其它电容的等效。

本实施例形成的14位精度的逐次逼近模数转换器转换中段部最高位时的具体工作过程如下：

1．采样阶段：

如图3（a）所示，DAC输出端电荷量为Q₁

$Q_1=\frac{(C_A+C_B)C_C}{C_A+C_B+C_C}{V}_{\mathrm{cm}}+(V_{\mathrm{cm}}-V_{\mathrm{in}})C_D---\left(5\right)$

2．转换阶段：

如图3（b），DAC输出端电荷量为Q₂

$Q_2=\left[\frac{(C_A+C_B)V_X-C_B{V}_{\mathrm{ref}}}{C_A+C_B+C_C}\right]C_C+V_X{C}_D---\left(6\right)$

根据电荷守恒，Q₁=Q₂，可以算出DAC输出端的电压为V_X：

$V_X=V_{\mathrm{cm}}-\frac{C_D}{C_D+(C_A+C_B)C_C/(C_A+C_B+C_C)}[V_{\mathrm{in}}-\frac{C_B{C}_C}{(C_A+C_B+C_C)C_D}{V}_{\mathrm{ref}}]---\left(7\right)$

可见，第二耦合电容C_C直接参与了对参考电压Vref的二分，根据该结构，等效电容C_A，C_B，C_D均固定已知，因此，可求得第二耦合电容的单位为：

$C_C=\frac{17}{16}C---\left(8\right)$

以此类推，中段不和低段部均按照此法转换下去，即可得到最终的14位码值。

本发明应用实例：

如图4所示是三段式DAC（数模转换）适用的ADC（模数转换）结构，DAC的输出端接比较器的一端，比较器的另一端接固定的共模电平Vcm，根据式（4）和式（7）可知，比较器正负相端的共模电平Vcm正好抵消，比较器输出的结果就是由式（7）中的中括号里面的部分决定。这样就可以达到比较输入电压Vin和Vref/2ⁿ的目的。比较器的输出结果反馈到时序逻辑单元电路，时序逻辑单元再在外供系统时钟CLK的作用下，控制DAC中电容阵列下面的第一、第二开关工作，以实现逐次逼近的功能。故，该三段式DAC电容阵列结构更适合图4的这种比较器一端采样Vcm，而另一端固定在Vcm的结构。

尽管上面结合图对本发明进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨的情况下，还可以作出很多变形，这些均属于本发明的保护之内。

Claims (1)

1.一种应用于高精度逐次逼近模数转换器的三段式电容阵列结构，包括多个电容，其特征在于，

还包括第一耦合电容和第二耦合电容；

第一耦合电容和第二耦合电容与多个电容的一端连接，第一耦合电容和第二耦合电容将多个电容划分为相连的低段部、中段部和高段部，其中，所述低段部和中段部均分别包括4个电容，4个电容的大小依次为2^（0~3）C，C为单位电容；

所述高段部包括5~9个电容，从而构成一12~16位的模数转换器ADC；即：

当所述高段部包括5个电容时，该5个电容的大小依次为2⁰C、2⁰C、2¹C、2²C、2³C，从而构成一12位的模数转换器ADC；

当所述高段部包括6个电容时，该6个电容的大小依次为2⁰C、2⁰C、2¹C、2²C、2³C、2⁴C从而构成一13位的模数转换器ADC；

当所述高段部包括7个电容时，该7个电容的大小依次为2⁰C、2⁰C、2¹C、2²C、2³C、2⁴C、2⁵C，从而构成一14位的模数转换器ADC；

当所述高段部包括8个电容时，该8个电容的大小依次为2⁰C、2⁰C、2¹C、2²C、2³C、2⁴C、2⁵C、2⁶C，从而构成一15位的模数转换器ADC；

当所述高段部包括9个电容时，该9个电容的大小依次为2⁰C、2⁰C、2¹C、2²C、2³C、2⁴C、2⁵C、2⁶C、2⁷C，从而构成一16位的模数转换器ADC；

位于低段部和中段部之间的第一耦合电容的大小为1C，位于中段部和高段部之间的第二耦合电容的大小为17/16C；

低段部和中段部中每个电容的另一端均分别设有用于控制接入参考电压Vref和接地GND的第一开关；

高段部中每个电容的另一端均分别设有用于控制接入参考电压Vref、接地GND和输入电压Vin的第二开关；

高段部的电容中，位于与中段部相邻一端的第二开关上的大小为2⁰C的电容为补偿电容，第二耦合电容与高段部相连的连线为输出端，所述输出端设有一控制接入共模电平Vcm的第三开关T1。