KR20180105027A - 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터 - Google Patents

분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터 Download PDF

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Abstract

분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 SAR 아날로그-디지털 컨버터는, 비교기와, 포지티브 커패시터 어레이 및 네가티브 커패시터 어레이를 포함하는 분할-커패시터 기반의 디지털-아날로그 변환기와, 그리고 축차 근사 로직을 포함한다. 상기 포지티브 커패시터 어레이 및 네가티브 커패시터 어레이 각각은, MSB를 포함하는 상위비트들에 대응되는 비교기의 입력신호들을 각각 발생시키는 제1 단의 포지티브 커패시터 어레이 및 제1 단의 네가티브 커패시터 어레이와, 중간비트들에 대응되는 입력신호들을 각각 발생시키는 제2 단의 포지티브 커패시터 어레이 및 제2 단의 네가티브 커패시터 어레이와, 그리고 LSB 및 LSB 다음 비트의 하위비트들에 대응되는 입력신호들을 각각 발생시키는 제3 단의 포지티브 커패시터 어레이 및 제3 단의 네가티브 커패시터 어레이를 포함한다.

Description

분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터{Successive approximation register analog-digital converter having split-capacitor based digital-analog converter}
본 개시의 여러 실시예들은, 일반적으로 축차 근사형 아날로그-디지털 컨버터에 관한 것으로서, 특히 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터에 관한 것이다.
최근 시스템 온 칩(SoC; Sytem on Chip)의 구현에 있어서 낮은 전력소모 및 작은 면적에 대한 요구가 높아지고 있다. 이와 같은 요구를 만족시키기 위해 아날로그 값을 디지털 값으로 변환하는 아날로그-디지털 변환기(Analog-Digital Converter; 이하 ADC)를 설계하는데 있어서 축차 근사형(Successive Approximation Register; 이하 SAR) 구조가 주로 사용된다. SAR ADC는, 일반적으로 비교기, 디지털-아날로그 변환기(Digital-Analog Converter; 이하 DAC), 및 디지털 블럭으로 구성되며, 적은 전력 소모, 높은 해상도와 정확도, 작은 칩 면적, 및 해상도와 동작 속도의 좋은 상관 관계와 같은 장점을 갖는다. 또한 대부분 동적 전력(dynamic power)을 소모하기 때문에 주파수에 따른 전력 소모의 스케일링 효과가 크다. 이에 따라 중저속의 넓은 주파수 영역에서 동작이 필요한 응용분야에서는 주파수 스케일링이 크지 못한 구조에 비해 전력 소모 측면에서의 장점을 갖는다.
SAR ADC에 사용되는 DAC는, SAR ADC의 바이너리 검색(binary search)을 위한 기준전압을 생성하는 기능을 수행한다. SAR ADC에서 사용되는 DAC의 일 예는 바이너리 가중치 구조(binary weighted structure)이다. 이 방식은 그 구조가 간단하고 DAC의 선형성(lineality)이 좋다는 장점을 갖는다. 반면에 큰 값의 전체 커패시턴스로 인해 큰 면적을 차지하게 되고, 이로 인해 DAC의 정착시간(settle time)과 전력 소모가 증가하여 고속 동작에 적합하지 않다는 단점을 갖는다. 모스트랜지스터의 크기(size)를 증가시켜 스위치의 저항값을 줄이면 정착시간은 줄어들지만 모스트랜지스터의 접합 커패시터가 증가하는 단점이 발생된다.
SAR ADC에서 사용되는 DAC의 다른 예는 분할-커패시터 기반 DAC(split-capacitor based DAC)이다. 이 방식은 전체 커패시턴스가 바이너리 가중치 구조에 비해 작으므로 SAR ADC의 면적을 줄일 수 있으며 저전력 설계가 가능하다는 장점을 갖는다. 또한 디지털-아날로그 스위치에서 발생되는 지연 시간(RC time)을 줄임으로써 SAR ADC의 속도를 향상시킬 수 있다는 장점도 갖는다. 그러나 SAR ADC가 구현할 수 있는 중요한 비트 수(Effective Number of Bits; 이하 ENOB)를 일정 비트수 이상으로 증가시키는데 한계를 나타내고 있다. 예컨대 ENOB를 11로 증가시키기 위해서는 ENOB가 10인 경우에 비해 21배의 전체 커패시턴스가 요구되며, ENOB를 12로 증가시키기 위해서는 ENOB가 10인 경우에 비해 22배의 전체 커패시턴스가 요구된다.
본 출원이 해결하고자 하는 과제는, 작은 커패시턴스로 높은 ENOB를 얻을 수 있도록 하는 분할-커패시터 기반의 DAC를 갖는 SAR ADC를 제공하는 것이다.
본 개시의 일 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC는, 제1 입력신호 및 제2 입력신호를 각각 입력받는 제1 입력단자 및 제2 입력단자와 출력신호를 발생시키는 출력단자를 갖는 비교기와, 상기 제1 입력신호를 발생시키는 포지티브 커패시터 뱅크 및 상기 제2 입력신호를 발생시키는 네가티브 커패시터 뱅크를 포함하는 분할-커패시터 기반의 DAC와, 그리고 상기 비교기의 출력신호에 응답하여 상기 포지티브 커패시터 뱅크로부터의 제1 입력신호 및 상기 네가티브 커패시터 뱅크로부터의 제2 입력신호를 가변시키는 SAR 로직을 포함한다. 상기 포지티브 커패시터 뱅크 및 네가티브 커패시터 뱅크 각각은, MSB를 포함하는 상위 비트들의 변환에 사용되는 제1 입력신호 및 제2 입력신호를 각각 발생시키는 제1 단의 포지티브 커패시터 어레이 및 제1 단의 네가티브 커패시터 어레이와, 상기 제1 단의 포지티브 커패시터 어레이 및 제1 단의 네가티브 커패시터 어레이와 각각 제1 감쇠 커패시터 및 제2 감쇠 커패시터를 통해 결합되며 중간 비트들의 변환에 사용되는 제1 입력신호 및 제2 입력신호를 각각 발생시키는 제2 단의 포지티브 커패시터 어레이 및 제2 단의 네가티브 커패시터 어레이와, 그리고 상기 제2 단의 포지티브 커패시터 어레이 및 제2 단의 네가티브 커패시터 어레이에 각각 직렬로 결합되며 LSB 및 LSB 다음 비트의 하위 비트들의 변환에 사용되는 제1 입력신호 및 제2 입력신호를 각각 발생시키는 제3 단의 포지티브 커패시터 어레이 및 제3 단의 네가티브 커패시터 어레이를 포함한다.
여러 실시예들에 따르면, 10비트의 분할-커패시터 기반의 DAC를 갖는 SAR ADC 구조에서 단지 단위 커패시턴스(C)의 4배의 커패시턴스(4C)만을 추가하여 12비트의 ENOB를 구현함으로써, 기존의 10비트의 SAR ADC 구조의 전체 커패시턴스의 22배의 전체 커패시턴스가 추가되는 경우에 비하여 효율적으로 ENOB를 증가시킬 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC의 일 예를 나타내 보인 회로도이다.
도 2 내지 도 13은 본 개시의 일 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC의 12비트 변환 동작 중 상위 비트들의 변환 동작을 설명하기 위해 나타내 보인 도면들이다.
도 14 내지 도 21은 본 개시의 일 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC의 12비트 변환 동작 중 중간 비트들의 변환 동작을 설명하기 위해 나타내 보인 도면들이다.
도 22 내지 도 25는 본 개시의 일 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC의 12비트 변환 동작 중 하위 비트들의 변환 동작을 설명하기 위해 나타내 보인 도면들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC(10)의 일 예를 나타내 보인 회로도이다. 본 예에 따른 SAR ADC(10)는 12비트의 ENOB를 갖는다. 도 1을 참조하면, 본 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC(10)는, 비교기(100)와, 분할-커패시터 기반의 DAC(200, 300)와 그리고 SAR 로직(SAR logic)(400)을 포함하여 구성될 수 있다. 비교기(100)는, 제1 입력신호가 입력되는 제1 입력단자(110)와, 제2 입력신호가 입력되는 제2 입력단자(120)를 갖는다. 비교기(100)는 출력신호(DOUT)를 출력시키는 출력단자(130)를 갖는다. 비교기(100)는 연산증폭기(Operational Amplifier)로 구성될 수 있다. 이 경우 제1 입력단자(110) 및 제2 입력단자(120)는 각각 비반전단자(+) 및 반전단자(-)일 수 있다. 또는 제1 입력단자(110) 및 제2 입력단자(120)는 각각 반전단자(-) 및 비반전단자(+)일 수도 있다. 비교기(100)는, 제1 입력단자(110)를 통해 입력되는 제1 입력신호와, 제2 입력단자(120)를 통해 입력되는 제2 입력신호를 비교한 후 그 결과에 따라 출력단자(130)를 통해 하이(high) 신호 또는 로우(low) 신호를 출력한다. 하이 신호 및 로우 신호는 각각 이진값 "1" 및 "0"으로 나타낼 수 있으며, 따라서 비교기(100)의 출력단자(130)를 통해 출력되는 출력신호(DOUT)는 이진값이 순차적으로 배치되는 바이너리 스트림(binary stream) 중 하나의 비트값을 구성할 수 있다.
분할-커패시터 기반의 DAC(200, 300)는 포지티브 커패시터 뱅크(positive capacitor bank)(200) 및 네가티브 커패시터 뱅크(negative capacitor bank)(300)를 포함할 수 있다. 포지티브 커패시터 뱅크(200)는, 제1 스위칭 제어신호에 응답하여 비교기(100)의 제1 입력단자(110)로 입력되는 제1 입력신호를 발생시킨다. 네가티브 커패시터 뱅크(300)는, 제2 스위칭 제어신호에 응답하여 비교기(100)의 제2 입력단자(120)로 입력되는 제2 입력신호를 발생시킨다. 포지티브 커패시터 뱅크(200)는, 제1 단(first stage)의 포지티브 커패시터 어레이(210)와, 제2 단의 포지티브 커패시터 어레이(220)와, 그리고 제3 단의 포지티브 커패시터 어레이(230)를 포함한다. 네가티브 커패시터 뱅크(300)는, 제1 단의 네가티브 커패시터 어레이(310)와, 제2 단의 네가티브 커패시터 어레이(320)와, 그리고 제3 단의 네가티브 커패시터 어레이(330)를 포함한다.
제1 단의 포지티브 커패시터 어레이(210) 및 제1 단의 네가티브 커패시터 어레이(310)는, MSB(Most Significant Bit)를 포함하는 상위 비트들의 변환에 사용되는 제1 입력신호들 및 제2 입력신호들을 각각 발생시킨다. 제1 단의 포지티브 커패시터 어레이(210)는, 복수개, 예컨대 5개의 제1 단의 포지티브 커패시터들(211-215)을 포함한다. 제1 단의 네가티브 커패시터 어레이(310)는, 제1 단의 포지티브 커패시터들(211-215)과 동일한 개수인 5개의 제1 단의 네가티브 커패시터들(311-315)을 포함한다. 제1 단의 포지티브 커패시터들(211-215) 및 제1 단의 네가티브 커패시터들(311-315)의 개수는, 제1 단의 포지티브 커패시터 어레이(210) 및 제1 단의 네가티브 커패시터 어레이(310)에서 추출하고자 하는 상위 비트들의 수에 의해 결정된다. 본 예에서는 MSB를 포함하여 상위 6개의 비트들에 대응되는 제1 및 제2 입력신호를 각각 발생시키는 경우를 예로 들었으며, 이 경우 제1 단의 포지티브 커패시터들 및 제1 단의 네가티브 커패시터들의 개수는 각각 5개가 된다. 그러나 이는 단지 하나의 예로서 제1 단의 포지티브 커패시터 어레이(210) 및 제1 단의 네가티브 커패시터 어레이(310)에 의해 추출되는 상위 비트들의 개수는 6개보다 적거나 많을 수 있으며, 이 경우 제1 단의 포지티브 커패시터들 및 제1 단의 네가티브 커패시터들의 개수는 달라질 수 있다. 어느 경우이던지, 제1 단의 포지티브 커패시터 어레이(210) 및 제1 단의 네가티브 커패시터 어레이(310)에 의해 추출되는 상위 비트들의 개수가 "M"인 경우, 제1 단의 포지티브 커패시터들 및 제1 단의 네가티브 커패시터들의 개수는, 각각 (M-1)개가 된다.
제1 단의 포지티브 커패시터들(211-215) 각각의 제1 단자는 비교기(100)의 제1 입력단자(110)에 결합된다. 제1 단의 포지티브 커패시터들(211-215) 각각의 제2 단자는 제1 단의 포지티브 스위치들(SW11-SW15) 각각의 일 단에 결합된다. 제1 단의 포지티브 스위치들(SW11-SW15) 각각의 다른 단은, 제1 스위칭 제어신호에 응답하여 제1 전압인가라인(251), 제2 전압인가라인(252), 및 제3 전압인가라인(253) 중 어느 하나에 결합될 수 있다. 제1 단의 네가티브 커패시터들(311-315) 각각의 제1 단자는 비교기(100)의 제2 입력단자(120)에 결합된다. 제1 단의 네가티브 커패시터들(311-315) 각각의 제2 단자는 제1 단의 네가티브 스위치들(SW21-SW25) 각각의 일 단에 결합된다. 제1 단의 네가티브 스위치들(SW21-SW25) 각각의 다른 단은, 제2 스위칭 제어신호에 응답하여 제1 전압인가라인(251), 제2 전압인가라인(252), 및 제3 전압인가라인(253) 중 어느 하나에 결합될 수 있다.
제1 전압인가라인(251), 제2 전압인가라인(252), 및 제3 전압인가라인(253)에는 각각 제1 기준전압(Vrefp), 제2 기준전압(Vrefn), 및 공통모드전압(Vcm)이 인가된다. 일 예에서 제1 기준전압(Vrefp)은 공급전압(VDD)와 같거나 공급전압(VDD)보다 작은 크기의 전압으로 설정할 수 있다. 제2 기준전압(Vrefn)은 그라운드전압과 같거나 그라운드전압보다 큰 크기의 전압으로 설정할 수 있다. 어느 경우이던지 제1 기준전압(Vrefp)은 제2 기준전압(Vrefn)보다 큰 크기를 갖는다. 공통모드전압(Vcm)은 제1 기준전압(Vrefp)과 제2 기준전압(Vrefn) 사이의 고정된(fixed) 크기를 가질 수 있다. 일 예에서 공통모드전압(Vcm)은 제1 기준전압(Vrefp)과 제2 기준전압(Vrefn)의 중간 크기((Vrefp-Vrefn)/2)를 가질 수 있다.
단위 커패시턴스(C)를 기준으로, 제1 단의 포지티브 커패시터들(211-215) 중 제1 단의 제1 포지티브 커패시터(211)는, 제1 단의 제2 포지티브 커패시터(212)의 커패시턴스(8C)의 2배의 커패시턴스(16C)를 갖는다. 제1 단의 제2 포지티브 커패시터(212)는 제1 단의 제3 포지티브 커패시터(213)의 커패시턴스(4C)의 2배의 커패시턴스(8C)를 갖는다. 제1 단의 제3 포지티브 커패시터(213)는 제1 단의 제4 포지티브 커패시터(214)의 커패시턴스(2C)의 2배의 커패시턴스(4C)를 갖는다. 제1 단의 제4 포지티브 커패시터(214)는 제1 단의 제5 포지티브 커패시터(215)의 커패시턴스(C)의 2배의 커패시턴스(2C)를 갖는다. 제1 단의 제1 포지티브 커패시터(211)와 제1 단의 제1 네가티브 커패시터(311)는 동일한 커패시턴스(16C)를 갖는다. 제1 단의 제2 포지티브 커패시터(212)와 제1 단의 제2 네가티브 커패시터(312)는 동일한 커패시턴스(8C)를 갖는다. 제1 단의 제3 포지티브 커패시터(213)와 제1 단의 제3 네가티브 커패시터(313)는 동일한 커패시턴스(4C)를 갖는다. 제1 단의 제4 포지티브 커패시터(214)와 제1 단의 제4 네가티브 커패시터(314)는 동일한 커패시턴스(2C)를 갖는다. 제1 단의 제5 포지티브 커패시터(211)와 제1 단의 제5 네가티브 커패시터(311)는 동일한 커패시턴스(C)를 갖는다.
제1 단의 포지티브 커패시터들(211-215) 중 가장 큰 커패시턴스(16C)를 갖는 제1 단의 제1 포지티브 커패시터(211)의 제1 단자에는 제1 입력 스위치(SW01)의 스위칭 동작을 통해 제1 입력전압(Vinp)이 공급될 수 있다. 제1 단의 네가티브 커패시터들(311-315) 중 가장 큰 커패시턴스(16C)를 갖는 제1 단의 제1 네가티브 커패시터(311)의 제1 단자에는 제2 입력 스위치(SW02)의 스위칭 동작을 통해 제2 입력전압(Vinn)이 공급될 수 있다. 제1 입력 스위치(SW01) 및 제2 입력 스위치(SW02)는, MSB 변환에 사용되는 제1 입력신호 및 제2 입력신호를 발생시키는 시점에서만 닫히고 그 이후에는 열린 상태를 유지한다. 즉 MSB 변환에 사용되는 제1 입력신호 및 제2 입력신호를 발생시키기 위해, 제1 단의 제1 포지티브 커패시터(211)의 제1 단자 및 제1 단의 제1 네가티브 커패시터(311)의 제1 단자에 각각 제1 입력전압(Vinp) 및 제2 입력전압(Vinn)이 공급된다. MSB 변환에 사용되는 제1 입력신호 및 제2 입력신호를 발생시킨 후에는 제1 입력 스위치(SW01) 및 제2 입력 스위치(SW02)가 모두 열린다.
제2 단의 포지티브 커패시터 어레이(220) 및 제2 단의 네가티브 커패시터 어레이(320)는, 중간 비트들에 대응되는 제1 입력신호 및 제2 입력신호를 각각 발생시킨다. 제2 단의 포지티브 커패시터 어레이(220)는, 제2 단의 제1 내지 제4 포지티브 커패시터(221-224)를 포함하며, 제2 단의 네가티브 커패시터 어레이(320)는, 제2 단의 제1 내지 제4 네가티브 커패시터(321-324)를 포함한다. 제2 단의 제1 내지 제4 포지티브 커패시터들(221-224) 및 제2 단의 제1 내지 제4 네가티브 커패시터들(321-324)의 개수는 동일하며, 그 개수는 제2 단의 포지티브 커패시터 어레이(220) 및 제2 단의 네가티브 커패시터 어레이(320)에서 추출하고자 하는 중간 비트들의 수와 일치한다. 본 예에서는 중간의 4개의 비트들의 변환에 사용되는 제1 및 제2 입력신호를 각각 발생시키는 경우를 예로 들었으며, 이 경우 제2 단의 포지티브 커패시터들 및 제2 단의 네가티브 커패시터들의 개수는 각각 4개가 된다. 그러나 이는 단지 하나의 예로서 제2 단의 포지티브 커패시터 어레이(220) 및 제2 단의 네가티브 커패시터 어레이(320)에 의해 추출되는 중간 비트들의 개수는 4개보다 적거나 많을 수 있으며, 이 경우 제2 단의 포지티브 커패시터들 및 제2 단의 네가티브 커패시터들의 개수도 동일하게 달라질 수 있다.
제2 단의 포지티브 커패시터들(221-224) 각각의 제1 단자는 포지티브 감쇠 커패시터(positive attenuation capacitor)(201)를 통해 비교기(100)의 제1 입력단자(110)에 결합된다. 제2 단의 포지티브 커패시터들(221-224) 각각의 제2 단자는 제2 단의 포지티브 스위치들(SW31-SW34) 각각의 일 단에 결합된다. 제2 단의 포지티브 스위치들(SW31-SW34) 각각의 다른 단은, 제1 스위칭 제어신호에 응답하여 제1 전압인가라인(251), 제2 전압인가라인(252), 및 제3 전압인가라인(253) 중 어느 하나에 결합될 수 있다. 제2 단의 네가티브 커패시터들(321-324) 각각의 제1 단자는 네가티브 감쇠 커패시터(negative attenuation capacitor)(301)를 통해 비교기(100)의 제2 입력단자(120)에 결합된다. 제2 단의 네가티브 커패시터들(321-324) 각각의 제2 단자는 제2 단의 네가티브 스위치들(SW41-SW44) 각각의 일 단에 결합된다. 제2 단의 네가티브 스위치들(SW41-SW44) 각각의 다른 단은, 제2 스위칭 제어신호에 응답하여 제1 전압인가라인(251), 제2 전압인가라인(252), 및 제3 전압인가라인(253) 중 어느 하나에 결합될 수 있다.
포지티브 감쇠 커패시터(201)는, 제1 단의 포지티브 커패시터들 중 가장 작은 커패시턴스를 갖는 제1 단의 제5 포지티브 커패시터(215)의 커패시턴스(C)와 동일한 커패시턴스(C)를 갖는다. 네가티브 감쇠 커패시터(301)는 포지티브 감쇠 커패시터(201)의 커패시턴스(C)와 동일한 커패시턴스(C)를 갖는다. 제2 단의 포지티브 커패시터들(221-224) 중 제2 단의 제1 포지티브 커패시터(221)는, 제2 단의 제2 포지티브 커패시터(222)의 커패시턴스(4C)의 2배의 커패시턴스(8C)를 갖는다. 제2 단의 제2 포지티브 커패시터(222)는 제2 단의 제3 포지티브 커패시터(223)의 커패시턴스(2C)의 2배의 커패시턴스(4C)를 갖는다. 제2 단의 제3 포지티브 커패시터(223)는 제2 단의 제4 포지티브 커패시터(224)의 커패시턴스(C)의 2배의 커패시턴스(C)를 갖는다. 제2 단의 제1 포지티브 커패시터(221)와 제2 단의 제1 네가티브 커패시터(321)는 동일한 커패시턴스(8C)를 갖는다. 제2 단의 제2 포지티브 커패시터(222)와 제2 단의 제2 네가티브 커패시터(322)는 동일한 커패시턴스(4C)를 갖는다. 제2 단의 제3 포지티브 커패시터(223)와 제2 단의 제3 네가티브 커패시터(323)는 동일한 커패시턴스(2C)를 갖는다. 제2 단의 제4 포지티브 커패시터(224)와 제2 단의 제4 네가티브 커패시터(324)는 동일한 커패시턴스(C)를 갖는다.
제3 단의 포지티브 커패시터 어레이(230) 및 제3 단의 네가티브 커패시터 어레이(330)는, LSB 및 LSB 다음 비트의 하위 비트들의 변환에 사용되는 제1 입력신호 및 제2 입력신호를 각각 발생시킨다. 제3 단의 포지티브 커패시터 어레이(230)는, 제3 단의 제1 및 제2 포지티브 커패시터(231, 232)를 포함하며, 제3 단의 네가티브 커패시터 어레이(330)는, 제3 단의 제1 및 제2 네가티브 커패시터(331, 332)를 포함한다. 제3 단의 제1 포지티브 커패시터(231) 및 제3 단의 제1 네가티브 커패시터(331)는, LSB 다음 비트의 변환에 사용되는 제1 입력신호 및 제2 입력신호를 발생시킨다. 제3 단의 제2 포지티브 커패시터(232) 및 제3 단의 제2 네가티브 커패시터(332)는, LSB 변환에 사용되는 제1 입력신호 및 제2 입력신호를 발생시킨다.
제3 단의 제1 포지티브 커패시터(231)의 제1 단자는 제2 단의 제4 포지티브 커패시터(224)의 제2 단자와 결합된다. 제3 단의 제1 포지티브 커패시터(231)의 제2 단자는 제3 단의 제2 포지티브 커패시터(232)의 제1 단자 및 제3 단의 제1 포지티브 스위치(SW51)의 일 단에 결합된다. 제3 단의 제2 포지티브 커패시터(232)의 제2 단자는 제3 단의 제2 포지티브 스위치(SW52)의 일 단에 결합된다. 제3 단의 제1 및 제2 포지티브 스위치(SW51, SW52)의 다른 단은, 제1 스위칭 제어신호에 응답하여 제1 전압인가라인(251), 제2 전압인가라인(252), 및 제3 전압인가라인(253) 중 어느 하나에 결합될 수 있다. 제3 단의 제1 포지티브 커패시터(231)의 제1 단자는 제2 단의 제4 포지티브 커패시터(224)의 제2 단자와 결합된다. 제3 단의 제1 포지티브 커패시터(231)의 제2 단자는 제3 단의 제2 포지티브 커패시터(232)의 제1 단자 및 제3 단의 제1 포지티브 스위치(SW51)의 일 단에 결합된다. 제3 단의 제2 포지티브 커패시터(232)의 제2 단자는 제3 단의 제2 포지티브 스위치(SW52)의 일 단에 결합된다. 제3 단의 제1 및 제2 포지티브 스위치(SW51, SW52)의 다른 단은, 제1 스위칭 제어신호에 응답하여 제1 전압인가라인(251), 제2 전압인가라인(252), 및 제3 전압인가라인(253) 중 어느 하나에 결합될 수 있다.
제3 단의 제1 포지티브 커패시터(231)는, 제2 단의 포지티브 커패시터들 중 가장 작은 커패시턴스를 갖는 제2 단의 제4 포지티브 커패시터(224)의 커패시턴스(C)와 동일한 커패시턴스(C)를 갖는다. 제3 단의 제2 포지티브 커패시터(232)는, 제3 단의 제1 포지티브 커패시터(231)의 커패시턴스(C)의 절반의 커패시턴스(C/2)를 갖는다. 제3 단의 제1 네가티브 커패시터(331)는, 제3 단의 제1 포지티브 커패시터(231)의 커패시턴스(C)와 동일한 커패시턴스(C)를 갖는다. 제3 단의 제2 네가티브 커패시터(332)는, 제3 단의 제2 포지티브 커패시터(232)의 커패시턴스(C)와 동일한 커패시턴스(C)를 갖는다.
SAR 로직(400)은, 비교기(100)의 출력라인(130)으로부터 출력되는 출력신호를 입력받고, 제1 피드백 제어라인(401) 및 제2 피드백 제어라인(402)을 통해 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 발생시킨다. 제1 스위칭 제어신호에 의해, 포지티브 커패시터 뱅크(200) 내의 제1 단의 포지티브 스위치들(SW11-SW15)과, 제2 단의 포지티브 스위치들(SW31-SW34)과, 그리고 제3 단의 포지티브 스위치들(SW51, SW52)의 스위칭 동작이 제어된다. 그리고 제2 스위칭 제어신호에 의해, 네가티브 커패시터 뱅크(200) 내의 제1 단의 네가티브 스위치들(SW21-SW25)과, 제2 단의 네가티브 스위치들(SW41-SW44)과, 그리고 제3 단의 네가티브 스위치들(SW61, SW62)의 스위칭 동작이 제어된다. 이와 같은 스위칭 제어 동작에 의해, 어느 한 비트의 변환을 위해 출력되는 비교기(100)로부터의 출력신호는 다음 비트의 변환 과정에서의 분할-커패시터 기반의 DAC(200, 300)의 동작을 결정한다.
본 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC(10)에 따르면, 제1 단의 포지티브 커패시터 어레이(210) 및 제1 단의 네가티브 커패시터 어레이(310)와, 제2 단의 포지티브 커패시터 어레이(220) 및 제2 단의 네가티브 커패시터 어레이(320)에 의해 10비트의 ADC 동작을 구현할 수 있다. 그리고 제3 단의 포지티브 커패시터 어레이(230) 및 제3 단의 네가티브 커패시터 어레이(330)를 통해 LSB 및 LSB 다음 비트의 하위 2 비트들에 대한 ADC 동작을 추가적으로 구현할 수 있다. 일반적으로 분할-커패시터 기반의 DAC를 갖는 SAR ADC 구조에서 10비트의 ADC 동작을 구현하기 위해 요구되는 전체 커패시턴스는 94C이다. 이 구조에서 12비트의 ADC 동작을 구현하기 위해서는 94C의 22배인 376C의 전체 커패시턴스가 요구된다. 그러나 본 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC(10)에 의하면, 제3 단의 포지티브 커패시터 어레이(230) 및 제3 단의 네가티브 커패시터 어레이(330)를 구성하는데 모두 3C의 커패시턴스만이 추가되고 있으며, 이에 따라 97C의 전체 커패시턴스만으로 12비트의 ADC 동작을 구현할 수 있다.
도 2 내지 도 13은 본 개시의 일 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC의 12비트 변환 동작 중 상위 비트들의 변환 동작을 설명하기 위해 나타내 보인 도면들이다. 특히, 도 3, 5, 7, 9, 11, 및 13은 도 2, 4, 6, 8, 10, 12의 상위 비트들의 변환 동작 과정에서의 비교기 출력신호가 결정되는 과정을 설명하기 위해 나타내 보인 도면들이다. 도 2 내지 도 13에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 2 및 도 3을 참조하면, 입력되는 입력신호에 대한 MSB를 얻기 위해, 제1 입력 스위치(SW01) 및 제2 입력 스위치(SW02)를 닫는다. 그러면 제1 단의 제1 포지티브 커패시터(211)의 제1 단자에 제1 입력전압(Vinp)이 인가되고, 제1 단의 제1 네가티브 커패시터(311)의 제1 단자에 제2 입력전압(Vinn)이 인가된다. 그리고 제1 단의 포지티브 스위치들(SW11-SW15), 제1 단의 네가티브 스위치들(SW21-SW25), 제2 단의 포지티브 스위치들(SW31-SW34), 제2 단의 네가티브 스위치들(SW41-SW44), 제3 단의 포지티브 스위치들(SW51, SW52), 및 제3 단의 네가티브 스위치들(SW61, SW62)의 스위칭 동작으로 제어하여, 나머지 모든 커패시터들의 제2 단자들에 공통 모드 전압(Vcm)이 인가되도록 한다. 본 예에서 공통 모드 전압(Vcm)은 제1 기준전압(Vrefn) 및 제2 기준전압(Vrefp)의 중간 크기의 전압으로 설정된다.
비교기(100)의 제1 입력단자(110)에는 제1 단의 포지티브 커패시터들(211-215)에 충전되는 전하량에 대응되는 제1 입력신호가 입력되고, 제2 입력단자(120)에는 제1 단의 네가티브 커패시터들(311-315)에 충전되는 전하량에 대응되는 제2 입력신호가 입력된다. 제1 단의 포지티브 커패시터들(211-215)의 양단에는 제1 입력전압(Vinp)과 공통 모드 전압(Vcm)의 차이만큼의 전위가 인가된다. 반면에 제1 단의 네가티브 커패시터들(311-315)의 양단에는 제2 입력전압(Vinn)과 공통 모드 전압(Vcm)의 차이만큼의 전위가 인가된다. 따라서 비교기(100)의 제1 입력단자(110) 및 제2 입력단자(120)에 각각 입력되는 제1 입력신호 및 제2 입력신호의 차이는 제1 입력전압(Vinp)과 제2 입력전압(Vinn)의 차이(Vinp-Vinn)(이하 아날로그 입력전압(Vin)이라 함)에 비례한다.
아날로그 입력전압(Vin)에 대한 MSB의 값은, 비교기(100)에 입력되는 아날로그 입력전압(Vin)을 공통 모드 전압(Vcm)과 비교함으로써 결정될 수 있다. 공통 모드 전압(Vcm)은 제1 기준전압과 제2 기준전압의 차이(Vrefp-Vrefn)(이하 기준전압(Vref)이라 함)의 1/2((Vrefp-Vrefn)/2), 즉 기준전압의 1/2(Vref/2)과 같다. 이에 따라 도 3에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 기준전압의 1/2(Vref/2)보다 큰 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 점선(501)으로 나타낸 기준전압의 1/2(Vref/2)보다 위에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 MSB값으로 "1"을 출력한다. 반면에 아날로그 입력전압(Vin)이 기준전압의 1/2(Vref/2)보다 작은 경우, 즉 점선(503)으로 나타낸 아날로그 입력전압(Vin)이 점선(501)으로 나타낸 기준전압의 1/2(Vref/2)보다 아래에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 MSB값으로 "0"을 출력한다. 이하에서는 아날로그 입력전압(Vin)이 기준전압의 1/2(Vref/2)보다 큰 경우, 즉 MSB 값이 "1"인 경우를 기준으로 설명하기로 한다.
도 4 및 도 5를 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-1) 비트값을 얻기 위해, 비교기(100)로부터 출력되는 MSB 값이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값에 따라 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 MSB 값이 "1"인 경우, 즉 아날로그 입력전압(Vin)이 기준전압의 1/2(Vref/2)보다 큰 경우, 기준전압이 증가되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. 기준전압이 증가되도록 하기 위해, 제1 스위칭 제어신호는, 제1 단의 제1 포지티브 커패시터(211)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다. 그리고 제2 스위칭 제어신호는, 제1 단의 제1 네가티브 커패시터(311)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다.
제1 단의 제1 포지티브 커패시터(211)의 제2 단자에 제1 기준전압(Vrefp)이 인가되고, 제1 단의 제1 네가티브 커패시터(311)의 제2 단자에 제2 기준전압(Vrefn)이 인가됨에 따라, (MSB-1) 비트값은, 아날로그 입력전압(Vin)을 새롭게 설정되는 기준전압(이하 (MSB-1)비트 기준전압)과 비교함으로써 결정될 수 있다. (MSB-1)비트 기준전압은, 제1 기준전압(Vrefp)과 공통 모드 전압(Vcm)의 중간값의 크기((3/22)*Vref)를 갖는다. 도 5에 나타낸 바와 같이, 아날로그 입력전압(Vin)보다 (MSB-1)비트 기준전압((3/22)*Vref)이 큰 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)보다 실선(511)으로 나타낸 (MSB-1)비트 기준전압((3/22)*Vref)이 위에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-1) 비트값으로 "0"을 출력한다. 비록 도면에 나타내지는 않았지만, 아날로그 입력전압(Vin)보다 (MSB-1)비트 기준전압((3/22)*Vref)이 작은 경우, 즉 아날로그 입력전압(Vin)이 (MSB-1)비트 기준전압((3/22)*Vref)보다 아래에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-1) 비트값으로 "1"을 출력한다.
도 6 및 도 7을 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-2) 비트값을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-1) 비트값인 "0"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "0"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-1) 비트값이 "0"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-1)비트 기준전압((3/22)*Vref)보다 작은 경우, 기준전압이 감소되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. 기준전압이 감소되도록 하기 위해, 제1 스위칭 제어신호는, 제1 단의 제2 포지티브 커패시터(212)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다. 그리고 제2 스위칭 제어신호는, 제1 단의 제2 네가티브 커패시터(312)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다.
제1 단의 제2 포지티브 커패시터(212)의 제2 단자에 제2 기준전압(Vrefn)이 인가되고, 제1 단의 제2 네가티브 커패시터(312)의 제2 단자에 제1 기준전압(Vrefp)이 인가됨에 따라, (MSB-2) 비트값은, 아날로그 입력전압(Vin)을 (MSB-2)비트 기준전압과 비교함으로써 결정될 수 있다. (MSB-2)비트 기준전압은, (MSB-1)비트 기준전압((3/22)*Vref)과 공통 모드 전압(Vcm)의 중간값의 크기((5/23)*Vref)를 갖는다. 도 7에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 (MSB-2)비트 기준전압((5/23)*Vref)보다 큰 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(521)으로 나타낸 (MSB-2)비트 기준전압((5/23)*Vref)보다 위에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-2) 비트값으로 "1"을 출력한다.
도 8 및 도 9를 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-3) 비트값을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-2) 비트값인 "1"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "1"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-2) 비트값이 "1"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-2)비트 기준전압((5/23)*Vref)보다 큰 경우, 기준전압이 증가되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. 기준전압이 증가되도록 하기 위해, 제1 스위칭 제어신호는, 제1 단의 제3 포지티브 커패시터(213)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다. 그리고 제2 스위칭 제어신호는, 제1 단의 제3 네가티브 커패시터(313)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다.
제1 단의 제3 포지티브 커패시터(213)의 제2 단자에 제1 기준전압(Vrefp)이 인가되고, 제1 단의 제3 네가티브 커패시터(313)의 제2 단자에 제2 기준전압(Vrefn)이 인가됨에 따라, (MSB-3) 비트값은, 아날로그 입력전압(Vin)을 (MSB-3)비트 기준전압과 비교함으로써 결정될 수 있다. (MSB-3)비트 기준전압은, (MSB-1)비트 기준전압((3/22)*Vref)과 (MSB-2)비트 기준전압((5/23)*Vref)의 중간값의 크기((11/24)*Vref)를 갖는다. 도 9에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 (MSB-3)비트 기준전압((11/24)*Vref)보다 작은 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(531)으로 나타낸 (MSB-3)비트 기준전압((11/24)*Vref)보다 아래에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-3) 비트값으로 "0"을 출력한다.
도 10 및 도 11을 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-4) 비트값을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-3) 비트값인 "0"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "0"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-3) 비트값이 "0"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-3)비트 기준전압((11/24)*Vref)보다 작은 경우, 기준전압이 감소되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. 기준전압이 감소되도록 하기 위해, 제1 스위칭 제어신호는, 제1 단의 제4 포지티브 커패시터(214)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다. 그리고 제2 스위칭 제어신호는, 제1 단의 제4 네가티브 커패시터(312)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다.
제1 단의 제4 포지티브 커패시터(214)의 제2 단자에 제2 기준전압(Vrefn)이 인가되고, 제1 단의 제4 네가티브 커패시터(314)의 제2 단자에 제1 기준전압(Vrefp)이 인가됨에 따라, (MSB-4) 비트값은, 아날로그 입력전압(Vin)을 (MSB-4)비트 기준전압과 비교함으로써 결정될 수 있다. (MSB-4)비트 기준전압은, (MSB-2)비트 기준전압((5/23)*Vref)과 (MSB-3)비트 기준전압((11/24)*Vref)의 중간값의 크기((21/25)*Vref)를 갖는다. 도 11에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 (MSB-4)비트 기준전압((21/25)*Vref)보다 작은 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(541)으로 나타낸 (MSB-4)비트 기준전압((21/25)*Vref)보다 아래에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-4) 비트값으로 "0"을 출력한다.
도 12 및 도 13을 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-5) 비트값을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-4) 비트값인 "0"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "0"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-4) 비트값이 "0"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-4)비트 기준전압((21/25)*Vref)보다 작은 경우, 기준전압이 감소되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. 기준전압이 감소되도록 하기 위해, 제1 스위칭 제어신호는, 제1 단의 제5 포지티브 커패시터(215)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다. 그리고 제2 스위칭 제어신호는, 제1 단의 제5 네가티브 커패시터(315)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 하는 스위칭 동작이 이루어지도록 한다.
제1 단의 제5 포지티브 커패시터(215)의 제2 단자에 제2 기준전압(Vrefn)이 인가되고, 제1 단의 제5 네가티브 커패시터(315)의 제2 단자에 제1 기준전압(Vrefp)이 인가됨에 따라, (MSB-5) 비트값은, 아날로그 입력전압(Vin)을 (MSB-5)비트 기준전압과 비교함으로써 결정될 수 있다. (MSB-5)비트 기준전압은, (MSB-4)비트 기준전압((MSB-3)((21/25)*Vref)에서 (MSB-3)비트 기준전압((11/24)*Vref)과 (MSB-4)비트 기준전압((21/25)*Vref)의 편차의 1/2를 뺀 크기((41/26)*Vref)를 갖는다. 도 13에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 (MSB-5)비트 기준전압((41/26)*Vref)보다 큰 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(551)으로 나타낸 (MSB-5)비트 기준전압((41/26)*Vref)보다 위에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-5) 비트값으로 "1"을 출력한다.
지금까지 제1 단의 포지티브 커패시터 어레이(210) 및 제1 단의 네가티브 커패시터 어레이(310)를 이용한 이진 검색(binary search) 방식을 통해 MSB를 포함하는 상위 6비트의 이진값으로서 "101001"을 얻었다. 다음에는 제2 단의 포지티브 커패시터 어레이(220) 및 제2 단의 네가티브 커패시터 어레이(320)를 이용한 이진 검색 방식으로 중간의 4비트의 이진값을 얻을 수 있다. 중간비트값들을 얻는 방식은 상위비트값들을 얻는 과정과 유사하게 제2 단의 포지티브 커패시터 어레이(220) 및 제2 단의 네가티브 커패시터 어레이(320)를 이용한 이진 검색 방식으로 수행될 수 있다.
도 14 내지 도 21은 본 개시의 일 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC의 12비트 변환 동작 중 중간 비트들의 변환 동작을 설명하기 위해 나타내 보인 도면들이다. 특히, 도 15, 17, 19, 및 21은 도 14, 16, 18, 및 도 20의 중간 비트들의 변환 동작 과정에서의 비교기 출력신호가 결정되는 과정을 설명하기 위해 나타내 보인 도면들이다. 도 14 내지 도 21에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 14 및 도 15를 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-6) 비트값을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-5) 비트값인 "1"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "1"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-5) 비트값이 "1"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-5)비트 기준전압((41/26)*Vref)보다 큰 경우, (MSB-6)비트 기준전압이 증가되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. (MSB-6)비트 기준전압이 증가되도록 하기 위해, 제1 스위칭 제어신호는, 제2 단의 제1 포지티브 커패시터(221)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 한다. 그리고 제2 스위칭 제어신호는, 제2 단의 제1 네가티브 커패시터(321)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 한다.
제2 단의 제1 포지티브 커패시터(221)의 제2 단자에 제1 기준전압(Vrefp)이 인가되고, 제2 단의 제1 네가티브 커패시터(321)의 제2 단자에 제2 기준전압(Vrefn)이 인가됨에 따라, (MSB-6) 비트값은, 아날로그 입력전압(Vin)을 (MSB-6)비트 기준전압과 비교함으로써 결정될 수 있다. (MSB-6)비트 기준전압은, (MSB-4)비트 기준전압((21/25)*Vref)과 (MSB-5)비트 기준전압((41/26)*Vref)의 중간값의 크기((83/27)*Vref)를 갖는다. 도 15에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 (MSB-6)비트 기준전압((83/27)*Vref)보다 작은 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(611)으로 나타낸 (MSB-6)비트 기준전압((83/27)*Vref)보다 아래에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-6) 비트값으로 "0"을 출력한다.
도 16 및 도 17을 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-7) 비트값을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-6) 비트값인 "0"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "0"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-6) 비트값이 "0"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-6)비트 기준전압((83/27)*Vref)보다 작은 경우, (MSB-7)비트 기준전압이 감소되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. (MSB-7)비트 기준전압이 감소되도록 하기 위해, 제1 스위칭 제어신호는, 제2 단의 제2 포지티브 커패시터(222)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 한다. 그리고 제2 스위칭 제어신호는, 제2 단의 제2 네가티브 커패시터(322)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 한다.
제2 단의 제2 포지티브 커패시터(222)의 제2 단자에 제2 기준전압(Vrefn)이 인가되고, 제2 단의 제2 네가티브 커패시터(322)의 제2 단자에 제1 기준전압(Vrefp)이 인가됨에 따라, (MSB-7) 비트값은, 아날로그 입력전압(Vin)을 (MSB-7)비트 기준전압과 비교함으로써 결정될 수 있다. (MSB-7)비트 기준전압은, (MSB-5)비트 기준전압((41/26)*Vref)과 (MSB-6)비트 기준전압((83/27)*Vref)의 중간값의 크기((165/28)*Vref)를 갖는다. 도 17에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 (MSB-7)비트 기준전압((165/28)*Vref)보다 큰 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(621)으로 나타낸 (MSB-7)비트 기준전압((165/28)*Vref)보다 위에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-7) 비트값으로 "1"을 출력한다.
도 18 및 도 19를 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-8) 비트값을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-7) 비트값인 "1"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "1"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-7) 비트값이 "1"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-7)비트 기준전압((165/28)*Vref)보다 큰 경우, (MSB-8)비트 기준전압이 감소되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. (MSB-8)비트 기준전압이 감소되도록 하기 위해, 제1 스위칭 제어신호는, 제2 단의 제3 포지티브 커패시터(223)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 한다. 그리고 제2 스위칭 제어신호는, 제2 단의 제3 네가티브 커패시터(323)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 한다.
제2 단의 제3 포지티브 커패시터(223)의 제2 단자에 제1 기준전압(Vrefp)이 인가되고, 제2 단의 제3 네가티브 커패시터(323)의 제2 단자에 제2 기준전압(Vrefn)이 인가됨에 따라, (MSB-8) 비트값은, 아날로그 입력전압(Vin)을 (MSB-8)비트 기준전압과 비교함으로써 결정될 수 있다. (MSB-8)비트 기준전압은, (MSB-6)비트 기준전압((83/27)*Vref)과 (MSB-7)비트 기준전압((165/28)*Vref)의 중간값의 크기((231/29)*Vref)를 갖는다. 도 19에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 (MSB-8)비트 기준전압((231/29)*Vref)보다 작은 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(631)으로 나타낸 (MSB-7)비트 기준전압((165/28)*Vref)보다 아래에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-7) 비트값으로 "0"을 출력한다.
도 20 및 도 21을 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-9) 비트값을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-8) 비트값인 "0"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "0"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-8) 비트값이 "0"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-8)비트 기준전압((231/29)*Vref)보다 작은 경우, (MSB-9)비트 기준전압이 감소되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. (MSB-9)비트 기준전압이 감소되도록 하기 위해, 제1 스위칭 제어신호는, 제2 단의 제4 포지티브 커패시터(224)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 한다. 그리고 제2 스위칭 제어신호는, 제2 단의 제4 네가티브 커패시터(324)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 한다.
제2 단의 제4 포지티브 커패시터(224)의 제2 단자에 제2 기준전압(Vrefn)이 인가되고, 제2 단의 제4 네가티브 커패시터(324)의 제2 단자에 제1 기준전압(Vrefp)이 인가됨에 따라, (MSB-9) 비트값은, 아날로그 입력전압(Vin)을 (MSB-9)비트 기준전압과 비교함으로써 결정될 수 있다. (MSB-9)비트 기준전압은, (MSB-7)비트 기준전압((165/28)*Vref)과 (MSB-8)비트 기준전압((231/29)*Vref)의 중간값의 크기((461/210)*Vref)를 갖는다. 도 21에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 (MSB-9)비트 기준전압((461/210)*Vref)보다 큰 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(641)으로 나타낸 (MSB-9)비트 기준전압((461/210)*Vref)보다 위에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-9) 비트값으로 "1"을 출력한다.
지금까지 MSB를 포함하는 상위 6비트의 이진값으로서 "101001"을 얻은 후에, 제2 단의 포지티브 커패시터 어레이(220) 및 제2 단의 네가티브 커패시터 어레이(320)를 이용한 이진 검색 방식을 통해 중간 4비트의 이진값으로서 "0101"을 얻었다. 다음에는 제3 단의 포지티브 커패시터 어레이(230) 및 제3 단의 네가티브 커패시터 어레이(330)를 이용한 이진 검색 방식으로 LSB 및 LSB 이전 비트의 하위 2비트의 이진값을 얻을 수 있다.
도 22 내지 도 25는 본 개시의 일 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC의 12비트 변환 동작 중 하위 비트들의 변환 동작을 설명하기 위해 나타내 보인 도면들이다. 특히, 도 23 및 도 25는 도 22 및 도 24의 하위 비트들의 변환 동작 과정에서의 비교기 출력신호가 결정되는 과정을 설명하기 위해 나타내 보인 도면들이다. 도 12 내지 도 25에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 22 및 도 25를 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-10) 비트값(즉 (LSB-1) 비트값)을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-9) 비트값인 "1"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "1"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-9) 비트값이 "1"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-9)비트 기준전압((461/210)*Vref)보다 큰 경우, (MSB-10)비트 기준전압이 증가되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. (MSB-10)비트 기준전압이 증가되도록 하기 위해, 제1 스위칭 제어신호는, 제3 단의 제1 포지티브 커패시터(231)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 한다. 그리고 제2 스위칭 제어신호는, 제3 단의 제1 네가티브 커패시터(331)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 한다.
제3 단의 제1 포지티브 커패시터(231)의 제2 단자에 제1 기준전압(Vrefp)이 인가되고, 제3 단의 제1 네가티브 커패시터(331)의 제2 단자에 제2 기준전압(Vrefn)이 인가됨에 따라, (MSB-10) 비트값은, 아날로그 입력전압(Vin)을 (MSB-10)비트 기준전압과 비교함으로써 결정될 수 있다. (MSB-10)비트 기준전압은, (MSB-8)비트 기준전압((231/29)*Vref)과 (MSB-9)비트 기준전압((461/210)*Vref)의 중간값의 크기((923/211)*Vref)를 갖는다. 도 23에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 (MSB-10)비트 기준전압((923/211)*Vref)보다 작은 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(711)으로 나타낸 (MSB-10)비트 기준전압((923/211)*Vref)보다 아래에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 (MSB-10) 비트값으로 "0"을 출력한다.
도 24 및 도 25를 참조하면, 아날로그 입력전압(Vin)에 대한 (MSB-11) 비트값(즉 LSB 비트값)을 얻기 위해, 비교기(100)로부터 출력되는 (MSB-10) 비트값인 "0"이 SAR 로직(400)으로 입력된다. SAR 로직(400)은 입력되는 비교기(100)의 출력값 "0"에 응답하여 포지티브 커패시터 뱅크(200) 및 네가티브 커패시터 뱅크(300)에 각각 제1 스위칭 제어신호 및 제2 스위칭 제어신호를 제공한다. 위 예에서와 같이, 비교기(100)로부터 출력되는 (MSB-10) 비트값이 "0"인 경우, 즉 아날로그 입력전압(Vin)이 (MSB-10)비트 기준전압((923/211)*Vref)보다 작은 경우, LSB 기준전압이 감소되도록 하는 제1 스위칭 제어신호 및 제2 스위칭 제어신호가 발생된다. LSB 기준전압이 감소되도록 하기 위해, 제1 스위칭 제어신호는, 제3 단의 제2 포지티브 커패시터(232)의 제2 단자에 제2 기준전압(Vrefn)이 인가되도록 한다. 그리고 제2 스위칭 제어신호는, 제3 단의 제2 네가티브 커패시터(332)의 제2 단자에 제1 기준전압(Vrefp)이 인가되도록 한다.
제3 단의 제2 포지티브 커패시터(232)의 제2 단자에 제2 기준전압(Vrefn)이 인가되고, 제3 단의 제2 네가티브 커패시터(332)의 제2 단자에 제1 기준전압(Vrefp)이 인가됨에 따라, LSB 비트값은, 아날로그 입력전압(Vin)을 LSB 기준전압과 비교함으로써 결정될 수 있다. LSB 기준전압은, (MSB-9)비트 기준전압((461/210)*Vref)과 (MSB-10)비트 기준전압((923/211)*Vref)의 중간값의 크기((1845/211)*Vref)를 갖는다. 도 25에 나타낸 바와 같이, 아날로그 입력전압(Vin)이 LSB 기준전압((1845/211)*Vref)보다 작은 경우, 즉 점선(502)으로 나타낸 아날로그 입력전압(Vin)이 실선(721)으로 나타낸 LSB 기준전압((1845/211)*Vref)보다 아래에 위치하는 경우, 비교기(100)는 아날로그 입력전압(Vin)의 LSB 비트값으로 "0"을 출력한다.
이에 따라 제3 단의 포지티브 커패시터 어레이(230) 및 제3 단의 네가티브 커패시터 어레이(330)를 이용하여 LSB를 포함하는 하위 2비트의 이진값으로 "00"이 얻어진다. 따라서 아날로그 입력전압(Vin)에 대한 MSB에서 LSB까지 12비트의 디지털 출력데이터는 "101001010100"의 값을 나타낸다. 이와 같이 본 예에 따른 분할-커패시터 기반의 DAC를 갖는 SAR ADC(10)에 따르면, 제1 단의 포지티브 커패시터 어레이(210) 및 제1 단의 네가티브 커패시터 어레이(310)와, 제2 단의 포지티브 커패시터 어레이(220) 및 제2 단의 네가티브 커패시터 어레이(320)에 의해 10비트의 ADC 동작을 구현할 수 있으며, 제3 단의 포지티브 커패시터 어레이(230) 및 제3 단의 네가티브 커패시터 어레이(330)를 추가함으로써 LSB 및 LSB 다음 비트의 하위 2 비트들에 대한 ADC 동작을 추가적으로 구현할 수 있다. 즉 단지 3C의 전체 커패시턴스의 커패시터들로 구현되는 제3 단의 포지티브 커패시터 어레이(230) 및 제3 단의 네가티브 커패시터 어레이(330)에 의해 10비트에서 추가적인 2비트의 출력이 증가되므로, 효율적으로 ENOB를 증가시킬 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
10...분할-커패시터 기반의 DAC를 갖는 SAR ADC
100...비교기 200...포지티브 커패시터 뱅크
210...제1 단의 포지티브 커패시터 어레이
220...제2 단의 포지티브 커패시터 어레이
230...제3 단의 포지티브 커패시터 어레이
300...네가티브 커패시터 뱅크
310...제1 단의 네가티브 커패시터 어레이
320...제2 단의 네가티브 커패시터 어레이
330...제3 단의 네가티브 커패시터 어레이
400...SAR 로직

Claims (19)

  1. 제1 입력신호 및 제2 입력신호를 각각 입력받는 제1 입력단자 및 제2 입력단자와 출력신호를 발생시키는 출력단자를 갖는 비교기;
    상기 제1 입력신호를 발생시키는 포지티브 커패시터 뱅크 및 상기 제2 입력신호를 발생시키는 네가티브 커패시터 뱅크를 포함하는 분할-커패시터 기반의 디지털-아날로그 변환기; 및
    상기 비교기의 출력신호에 응답하여 상기 포지티브 커패시터 뱅크로부터의 제1 입력신호 및 상기 네가티브 커패시터 뱅크로부터의 제2 입력신호를 가변시키는 축차 근사 로직을 포함하되,
    상기 포지티브 커패시터 뱅크 및 네가티브 커패시터 뱅크 각각은,
    MSB를 포함하는 상위 비트들의 변환에 사용되는 제1 입력신호 및 제2 입력신호를 각각 발생시키는 제1 단의 포지티브 커패시터 어레이 및 제1 단의 네가티브 커패시터 어레이;
    상기 제1 단의 포지티브 커패시터 어레이 및 제1 단의 네가티브 커패시터 어레이와 각각 제1 감쇠 커패시터 및 제2 감쇠 커패시터를 통해 결합되며 중간 비트들의 변환에 사용되는 제1 입력신호 및 제2 입력신호를 각각 발생시키는 제2 단의 포지티브 커패시터 어레이 및 제2 단의 네가티브 커패시터 어레이; 및
    상기 제2 단의 포지티브 커패시터 어레이 및 제2 단의 네가티브 커패시터 어레이에 각각 직렬로 결합되며 LSB 및 LSB 다음 비트의 하위 비트들의 변환에 사용되는 제1 입력신호 및 제2 입력신호를 각각 발생시키는 제3 단의 포지티브 커패시터 어레이 및 제3 단의 네가티브 커패시터 어레이를 포함하는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  2. 제1항에 있어서,
    상기 비교기는, 상기 제1 입력신호 및 제2 입력신호를 비교한 후 그 결과에 따라 이진값 "1" 또는 "0"을 출력하는 연산 증폭기로 구성되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  3. 제1항에 있어서,
    상기 제1 단의 포지티브 커패시터 어레이 및 제1 단의 네가티브 커패시터 어레이는, 각각 상기 상위 비트들의 비트수에서 1개 적은 수의 제1 단의 포지티브 커패시터 어레이들 및 제1 단의 네가티브 커패시터 어레이들을 포함하는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  4. 제3항에 있어서,
    상기 제1 단의 포지티브 커패시터들 각각의 제1 단자는 상기 비교기의 제1 입력단자에 결합되고,
    상기 제1 단의 포지티브 커패시터들 각각의 제2 단자는 제1 단의 포지티브 스위치를 통해 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인 중 어느 하나에 결합되고,
    상기 제1 단의 네가티브 커패시터들 각각의 제1 단자는 상기 비교기의 제2 입력단자에 결합되며, 그리고
    상기 제1 단의 네가티브 커패시터들 각각의 제2 단자는 제1 단의 네가티브 스위치를 통해 상기 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인 중 어느 하나에 결합되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  5. 제4항에 있어서,
    상기 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인에는 각각 제1 기준전압, 제2 기준전압, 및 공통모드전압이 인가되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  6. 제5항에 있어서,
    상기 제1 기준전압은 상기 제2 기준전압보다 큰 값을 가지고,
    상기 공통모드전압은 상기 제1 기준전압과 제2 기준전압의 중간 크기를 갖는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  7. 제4항에 있어서,
    상기 제1 단의 포지티브 커패시터들은, 단위 커패시턴스를 갖는 제1 단의 포지티브 커패시터로부터 가장 큰 커패시턴스를 갖는 제1 단의 포지티브 커패시터에 이르기까지 커패시턴스가 순차적으로 2배씩 증가되도록 배치되고,
    상기 제1 단의 네가티브 커패시터들은, 단위 커패시턴스를 갖는 제1 단의 네가티브 커패시터로부터 가장 큰 커패시턴스를 갖는 제1 단의 네가티브 커패시터에 이르기까지 커패시턴스가 순차적으로 2배씩 증가되도록 배치되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  8. 제7항에 있어서,
    상기 제1 단의 포지티브 커패시터 어레이는, 상기 제1 단의 포지티브 커패시터들 중 가장 큰 커패시턴스를 갖는 제1 단의 포지티브 커패시터의 제1 단자에 제1 입력 스위치의 스위칭 동작을 통해 제1 입력전압이 공급될 수 있도록 구성되고,
    상기 제1 단의 네가티브 커패시터 어레이는, 상기 제1 단의 네가티브 커패시터들 중 가장 큰 커패시턴스를 갖는 제1 단의 네가티브 커패시터의 제1 단자에 제2 입력 스위치의 스위칭 동작을 통해 제2 입력전압이 공급될 수 있도록 구성되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  9. 제8항에 있어서,
    상기 제1 입력 스위치 및 제2 입력 스위치는, MSB 변환 과정에서만 닫히고 나머지 비트들의 변환 과정에서는 열린 상태가 유지되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  10. 제1항에 있어서,
    상기 제2 단의 포지티브 커패시터 어레이 및 제2 단의 네가티브 커패시터 어레이는, 각각 상기 중간 비트들의 비트수와 동일한 수의 제2 단의 포지티브 커패시터 어레이들 및 제2 단의 네가티브 커패시터 어레이들을 포함하는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  11. 제10항에 있어서,
    상기 제2 단의 포지티브 커패시터들 각각의 제1 단자는 상기 비교기의 제1 입력단자에 결합되고,
    상기 제2 단의 포지티브 커패시터들 각각의 제2 단자는 제2 단의 포지티브 스위치를 통해 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인 중 어느 하나에 결합되고,
    상기 제2 단의 네가티브 커패시터들 각각의 제1 단자는 상기 비교기의 제2 입력단자에 결합되며, 그리고
    상기 제2 단의 네가티브 커패시터들 각각의 제2 단자는 제2 단의 네가티브 스위치를 통해 상기 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인 중 어느 하나에 결합되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  12. 제11항에 있어서,
    상기 제2 단의 포지티브 커패시터들 각각의 제1 단자는 포지티브 감쇠 커패시터를 통해 상기 비교기의 제1 입력단자에 결합되고,
    상기 제2 단의 네가티브 커패시터들 각각의 제1 단자는 네가티브 감쇠 커패시터를 통해 상기 비교기의 제2 입력단자에 결합되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  13. 제12항에 있어서,
    상기 포지티브 감쇠 커패시터, 상기 네가티브 감쇠 커패시터, 상기 제1 단의 포지티브 커패시터들 중 가장 작은 커패시턴스를 갖는 제1 단의 포지티브 커패시터, 및 상기 제2 단의 포지티브 커패시터들 중 가장 작은 커패시턴스를 갖는 제2 단의 포지티브 커패시터는, 모두 단위 커패시턴스를 갖는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  14. 제11항에 있어서,
    상기 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인에는 각각 제1 기준전압, 제2 기준전압, 및 공통모드전압이 인가되되,
    상기 제1 기준전압은 상기 제2 기준전압보다 큰 값을 가지고,
    상기 공통모드전압은 상기 제1 기준전압과 제2 기준전압의 중간 크기를 갖는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  15. 제11항에 있어서,
    상기 제2 단의 포지티브 커패시터들은, 단위 커패시턴스를 갖는 제2 단의 포지티브 커패시터로부터 가장 큰 커패시턴스를 갖는 제2 단의 포지티브 커패시터에 이르기까지 커패시턴스가 순차적으로 2배씩 증가되도록 배치되고,
    상기 제2 단의 네가티브 커패시터들은, 단위 커패시턴스를 갖는 제2 단의 네가티브 커패시터로부터 가장 큰 커패시턴스를 갖는 제2 단의 네가티브 커패시터에 이르기까지 커패시턴스가 순차적으로 2배씩 증가되도록 배치되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  16. 제1항에 있어서,
    상기 제3 단의 포지티브 커패시터 어레이는, LSB 다음 비트의 변환에 사용되는 상기 제1 입력신호를 발생시키는 제3 단의 제1 포지티브 커패시터, 및 LSB 변환에 사용되는 상기 제1 입력신호를 발생시키는 제3 단의 제2 포지티브 커패시터를 포함하고,
    상기 제3 단의 네가티브 커패시터 어레이는, LSB 다음 비트의 변환에 사용되는 상기 제2 입력신호를 발생시키는 제3 단의 제1 네가티브 커패시터, 및 LSB 변환에 사용되는 상기 제2 입력신호를 발생시키는 제3 단의 제2 네가티브 커패시터를 포함하는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  17. 제16항에 있어서,
    상기 제3 단의 제1 포지티브 커패시터의 제1 단자는, 상기 제2 단의 포지티브 커패시터들 중 단위 커패시턴스를 갖는 제2 단의 포지티브 커패시터의 제2 단자에 결합되고,
    상기 제3 단의 제1 포지티브 커패시터의 제2 단자는 제3 단의 제1 포지티브 스위치를 통해 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인 중 어느 하나에 결합되고,
    상기 제3 단의 제2 포지티브 커패시터의 제1 단자는, 상기 제3 단의 제1 포지티브 커패시터의 제2 단자에 결합되고,
    상기 제3 단의 제2 포지티브 커패시터의 제2 단자는 제2 포지티브 스위치를 통해 상기 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인 중 어느 하나에 결합되고,
    상기 제3 단의 제1 네가티브 커패시터의 제1 단자는, 상기 제2 단의 네가티브 커패시터들 중 단위 커패시턴스를 갖는 제2 단의 네가티브 커패시터의 제2 단자에 결합되고,
    상기 제3 단의 제1 네가티브 커패시터의 제2 단자는 제3 단의 제1 네가티브 스위치를 통해 상기 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인 중 어느 하나에 결합되고,
    상기 제3 단의 제2 네가티브 커패시터의 제1 단자는, 상기 제3 단의 제1 네가티브 커패시터의 제2 단자에 결합되며, 그리고
    상기 제3 단의 제2 네가티브 커패시터의 제2 단자는 제2 네가티브 스위치를 통해 상기 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인 중 어느 하나에 결합되는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  18. 제17항에 있어서,
    상기 제3 단의 제1 포지티브 커패시터 및 제3 단의 제1 네가티브 커패시터는 단위 커패시턴스를 갖고,
    상기 제3 단의 제2 포지티브 커패시터 및 제3 단의 제2 네가티브 커패시터는 단위 커패시턴스의 1/2의 커패시턴스를 갖는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
  19. 제17항에 있어서,
    상기 제1 전압인가라인, 제2 전압인가라인, 및 제3 전압인가라인에는 각각 제1 기준전압, 제2 기준전압, 및 공통모드전압이 인가되되,
    상기 제1 기준전압은 상기 제2 기준전압보다 큰 값을 가지고,
    상기 공통모드전압은 상기 제1 기준전압과 제2 기준전압의 중간 크기를 갖는 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터.
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