CN114826259A - 一种高速低功耗逐次逼近型模数转换器及模数转换方法 - Google Patents

一种高速低功耗逐次逼近型模数转换器及模数转换方法 Download PDF

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Abstract

本发明涉及一种高速低功耗逐次逼近型模数转换器及模数转换方法，属于信息处理技术领域。利用二进制冗余重组对模数转换器所包括的DAC电容阵列进行改进，使DAC电容阵列的电容子阵列所包括的电容的总个数大于模数转换器的精度位数，且所有电容所包括的单位电容的总数量与电容子阵列所包括的电容的总个数等于模数转换器的精度位数时所有电容所包括的单位电容的总数量相等，进而可以在量化过程中引入冗余量，在不增加电容个数的情况下可以对量化过程中的误差进行校准，减少整体量化时间，提高量化速度和精度，采用该架构的模数转换器能够在相对较低的功耗下实现高速度和高精度，同时还可以减小芯片面积，提高经济效益。

Description

一种高速低功耗逐次逼近型模数转换器及模数转换方法
技术领域
本发明涉及信息处理技术领域，特别是涉及一种高速低功耗逐次逼近型模数转换器及模数转换方法。
背景技术
逐次逼近型模数转换器(SAR ADC，successive approximation registerAnalogto Digital)是一种中等精度、中等速度、低功耗的模数转换电路，由于其结构相对简单、功耗相对较低的优点而得到广泛的应用。
随着科学技术的不断进步，人们对信息处理领域的数据处理速度、精度及功耗的要求不断提高，高速低功耗的模数转换器的研究设计越来越重要。传统基于二进制阵列的SARADC的DAC电容阵列的最大电容Ctotal随模数转换器的精度位数N呈指数关系增长，即，Ctotal＝2N-1×C，C为单位电容。若要实现12位精度，则Ctotal＝211×C，因此若采用传统二进制SAR结构实现高精度ADC，就需要使用很多的单位电容。可以看出，随着采样精度的提高，其单位电容个数比较庞大、电容失配也比较严重，DAC电容阵列的建立时间较长，这些特点会导致其功耗面积变大、有效位数不高、转换速率较低。对于高速高精度的逐次逼近型模数转换器，通常需要使用数量庞大的单位电容，这就导致了电容的充放电电流及驱动电容的开关功耗较大，制作芯片所需要的面积大，经济成本较高。因此高速低功耗逐次逼近型模数转换器的研究设计具有重要意义。
逐次逼近型模数转换器的主要功耗来自于庞大的电容阵列，速度和精度也被限制在电容阵列上，因此，高速低功耗逐次逼近型模数转换器的主要研究对象为DAC电容阵列。传统的二进制分段结构DAC电容阵列可以明显降低总单位电容的个数，但连接分段的桥接电容Cs的大小为：Cs＝(2n/(2n-1))C，该桥接电容Cs和单位电容C的比值是分数，不容易在版图中实现和精确匹配，且对版图的寄生电容也敏感，实际设计中一般以单位电容C进行替代，和二进制加权结构相比，虽然较常规结构能更好匹配，但这种结构电容阵列权重的分母减l，即权重不再是二进制加权，所以会引入固定的增益误差，单位电容越小时，单位桥接电容的值也越小，这导致版图实现时的其它寄生电容所占比重越大，ADC的精度也受到了制约，分段结构DAC电容阵列为了实现高精度，一般会增大单位电容的容值。
基于此，本领域亟需一种高速低功耗逐次逼近型模数转换器及模数转换方法。
发明内容
本发明的目的是提供一种高速低功耗逐次逼近型模数转换器及模数转换方法，能够在相对较低的功耗下实现高速度和高精度，同时还可以减小芯片面积，提高经济效益。
为实现上述目的，本发明提供了如下方案：
一种高速低功耗逐次逼近型模数转换器，所述模数转换器包括：采样保持电路、二进制转换电路和数字纠错电路；
所述采样保持电路用于对输入信号进行采样，得到采样信号；
所述二进制转换电路与所述采样保持电路的输出端相连接；所述二进制转换电路包括DAC电容阵列，所述DAC电容阵列包括两个结构相同的电容子阵列，所述电容子阵列包括多个电容，每一所述电容的下极板均通过多路选择开关选择性连接参考电压、地或者所述采样信号，所有所述电容的上极板相连接，作为所述电容子阵列的输出端；所述电容子阵列所包括的电容的总个数大于所述模数转换器的精度位数，且所有所述电容所包括的单位电容的总数量与电容子阵列所包括的电容的总个数等于模数转换器的精度位数时所有电容所包括的单位电容的总数量相等；
所述二进制转换电路用于对所述采样信号进行二进制化，得到初始二进制编码；所述初始二进制编码的位数与所述电容子阵列所包括的电容的总个数相等；
所述数字纠错电路与所述二进制转换电路的输出端相连接；所述数字纠错电路用于对所述初始二进制编码进行转换，得到二进制编码；所述二进制编码的位数与所述模数转换器的精度位数相等。
一种基于上述的高速低功耗逐次逼近型模数转换器的模数转换方法，所述模数转换方法包括：
利用采样保持电路对输入信号进行采样，得到采样信号；
利用二进制转换电路对所述采样信号进行二进制化，输出初始二进制编码；所述初始二进制编码的位数与电容子阵列所包括的电容的总个数相等；
利用数字纠错电路对所述初始二进制编码进行转换，得到二进制编码；所述二进制编码的位数与所述模数转换器的精度位数相等。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明用于提供一种高速低功耗逐次逼近型模数转换器及模数转换方法，包括采样保持电路、二进制转换电路和数字纠错电路。利用采样保持电路对输入信号进行采样，得到采样信号，利用二进制转换电路对采样信号进行二进制化，输出初始二进制编码，且初始二进制编码的位数与电容子阵列所包括的电容的总个数相等，最后利用数字纠错电路对初始二进制编码进行转换，得到二进制编码，二进制编码的位数与模数转换器的精度位数相等。二进制转换电路中，DAC电容阵列的电容子阵列所包括的电容的总个数大于模数转换器的精度位数，且所有电容所包括的单位电容的总数量与电容子阵列所包括的电容的总个数等于模数转换器的精度位数时所有电容所包括的单位电容的总数量相等，进而利用二进制冗余重组对DAC电容阵列进行改进，采用二进制冗余重组结构的DAC电容阵列可以在量化过程中引入冗余量，在不增加电容个数的情况下可以对量化过程中的误差进行校准，减少整体量化时间，提高量化速度和精度，进而采用该架构的模数转换器能够在相对较低的功耗下实现高速度和高精度，同时还可以减小芯片面积，提高经济效益。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1所提供的模数转换器的整体架构图；
图2为本发明实施例1所提供的模数转换器的电路原理图；
图3为本发明实施例1所提供的模数转换器的工作时序图；
图4为本发明实施例1所提供的模数转换器的数字纠错电路的结构示意图；
图5为本发明实施例1所提供的模数转换器的数字纠错电路的计算过程示意图。
符号说明：
1-采样保持电路；2-DAC电容阵列；3-比较器；4-逐次逼近寄存器；5-数字纠错电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种高速低功耗逐次逼近型模数转换器及模数转换方法，能够在相对较低的功耗下实现高速度和高精度，同时还可以减小芯片面积，提高经济效益。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例1：
在介绍本实施例的方案之前，先对所涉及的技术术语进行解释：
本实施例中的电容均由若干个单位电容C和对应的多路选择开关组成。电容的电容权重是指该电容所包括的单位电容的个数，每一电容所包括的单位电容的个数均为正整数。电容的等效权重是指该电容的电荷量，也可称之为步长电压，第i个电容Ci的等效权重si＝VREFPi(Ci对应的参考电压)×wi(Ci的电容权重)，即电容的等效权重等于电容的参考电压与电容权重的乘积，在参考电压不变的情况下，各个电容的等效权重与电容权重的比例关系是一定的。
本实施例用于提供一种高速低功耗逐次逼近型模数转换器，采用全差分结构。如图1所示，所述模数转换器包括：采样保持电路1、二进制转换电路和数字纠错电路5。
采样保持电路1用于对输入信号进行采样，得到采样信号。
二进制转换电路与采样保持电路1的输出端相连接，二进制转换电路包括DAC电容阵列2、比较器3和逐次逼近寄存器4。DAC电容阵列2的输入端分别连接采样保持电路1和逐次逼近寄存器4，DAC电容阵列2用于根据逐次逼近寄存器4产生的控制信号对采样信号进行量化，得到量化电压。比较器3的输入端连接DAC电容阵列2，比较器3用于对量化电压进行比较，产生比较结果。逐次逼近寄存器4的输入端连接比较器3，逐次逼近寄存器4用于根据比较结果产生控制信号，并综合所有比较结果输出初始二进制编码。
具体的，如图2所示，采样保持电路1为两个，将两个采样保持电路1分别记为第一采样保持电路和第二采样保持电路。第一采样保持电路用于对第一输入信号Vin进行采样，得到第一采样信号，第二采样保持电路用于对第二输入信号Vip进行采样，得到第二采样信号。
DAC电容阵列2包括两个结构相同的电容子阵列，两个电容子阵列组成差分电路，将两个电容子阵列分别记为N端DAC电容子阵列和P端DAC电容子阵列。N端DAC电容子阵列包括多个电容，每一电容的下极板均通过多路选择开关选择性连接参考电压、地或者第一采样信号，所有电容的上极板相连接，作为N端DAC电容子阵列的输出端。P端DAC电容子阵列包括多个电容，每一电容的下极板均通过多路选择开关选择性连接参考电压、地或者第一采样信号，所有电容的上极板相连接，作为P端DAC电容子阵列的输出端。N端DAC电容子阵列的输入端连接第一采样保持电路的输出端，输出端连接比较器3的同相输入端，N端DAC电容子阵列用于根据逐次逼近寄存器4产生的控制信号对第一采样信号进行量化，得到第一量化电压Von。P端DAC电容子阵列的输入端连接第二采样保持电路的输出端，输出端连接比较器3的反相输入端，P端DAC电容子阵列用于根据逐次逼近寄存器4产生的控制信号对第二采样信号进行量化，得到第二量化电压Vop。比较器3用于对第一量化电压Von和第二量化电压Vop进行比较，得到比较结果。逐次逼近寄存器4用于根据比较结果产生控制信号，并综合所有比较结果输出初始二进制编码。
现有技术中，DAC电容阵列2的每一个电容子阵列所包括的电容的总个数与模数转换器的精度位数是相同的，比如，若模数转换器的精度位数是12位，则电容子阵列所包括的电容的总个数也为12个，且各个电容的等效权重呈指数增长，即按照1、2、4、8、16、32、64、......、211的规律增长。而本实施例引入二进制冗余重组，使电容子阵列所包括的电容的总个数大于模数转换器的精度位数，且所有电容所包括的单位电容的总数量与电容子阵列所包括的电容的总个数等于模数转换器的精度位数时(即现有技术)所有电容所包括的单位电容的总数量相等，也可认为本实施例中所有电容的等效权重的和值与现有技术(电容子阵列所包括的电容的总个数等于模数转换器的精度位数)中所有电容的等效权重的和值相等。采用二进制冗余重组结构的DAC电容阵列2可以在量化过程中引入冗余量，在不增加单位电容个数的情况下对量化过程中的误差进行校准，减少整体量化时间，提高量化速度和精度。
本实施例的二进制转换电路用于对采样信号进行二进制化，得到初始二进制编码，由于引入二进制冗余重组，则初始二进制编码的位数与电容子阵列所包括的电容的总个数相等，而大于模数转换器的精度位数。基于此，本实施例还设置有数字纠错电路5，数字纠错电路5与二进制转换电路的输出端相连接，具体与逐次逼近寄存器4的输出端相连接，数字纠错电路5用于对多次比较后输出的初始二进制编码进行转换，得到二进制编码，二进制编码的位数与模数转换器的精度位数相等。
作为一种可选的实施方式，本实施例还可对电容子阵列作如下改进：
(1)根据电容的电荷量从低到高的排序将电容子阵列中的所有电容依次排列，选取排序位于前W位的电容组成第一电容组，剩余电容组成第二电容组，并将第一电容组中的电容所对应的参考电压记为第一参考电压，将第二电容组中的电容所对应的参考电压记为第二参考电压，且第二参考电压为第一参考电压的M倍，M为2的m次幂，m为大于或者等于1的正整数。通过上述设计，能够通过两级参考电平对电容子阵列进行优化，采用两级参考电平结构的DAC电容阵列2可以明显减少单位电容的个数，降低电路的功耗和面积。
本实施例中，W可为3，即取前3位电容组成第一电容组，剩余电容组成第二电容组，M为第二电容组所包括的单位电容的总数量的公倍数，进而不会出现有电容所包括的单位电容的个数为小数的情况，保证所有电容所包括的单位电容的个数均为正整数。优选的，M为8，即第一参考电压为
Figure BDA0003593092720000061
第二参考电压为Vrefp，即DAC电容阵列2所采用的两级参考电平分别为Vrefp和1/8Vrefp。
(2)根据电容的电荷量从低到高的排序将电容子阵列中的所有电容依次排列，排序位于后Q位的电容包括两个子电容，两个子电容所包括的单位电容的个数相同，两个子电容的上极板相连接，每一子电容的下极板均通过多路选择开关选择性连接参考电压、地或者采样信号。本实施例中，电容排序越靠后，则该电容的位数越高。采用高次位电容分裂结构的DAC电容阵列2可以减小DAC电容极板上的共模电压的变化，减小比较器3失调电压发生较大改变。
本实施例公开了一种高速低功耗逐次逼近型模数转换器，包括采样保持电路1、DAC电容阵列2、比较器3、逐次逼近寄存器4和数字纠错电路5。该模数转换器的DAC电容阵列2采用三种方法进行优化设计：(1)二进制冗余重组；(2)两级参考电平；(3)高次位电容分裂。采用二进制冗余重组结构的DAC电容阵列2可以在量化过程中引入冗余量，在不增加电容个数的情况下可以对量化过程中的误差进行校准，减少整体量化时间，提高量化速度和精度；采用两级参考电平结构的DAC电容阵列2可以明显减少单位电容个数，降低电路的功耗和面积；采用高次位电容分裂结构的DAC电容阵列2可以减小DAC电容极板上的共模电压的变化，减小比较器3失调电压发生较大改变。因此采用二进制冗余重组、两级参考电平和高次位电容分裂的DAC电容阵列2可以明显提高模数转换器的转换速率和有效位数，降低电路的整体功耗和面积，提高了经济效益。
如图2所示，当模数转换器的分辨率为12位时，将DAC电容阵列2的12位二进制编码冗余重组得到13位初始二进制编码，则差分电路的单端DAC电容子阵列共有13位电容，各个电容的等效权重由大到小可以依次为1920，1024，512，288，160，80，48，32，16，8，4，2，1，二进制冗余重组将传统二进制电容阵列的最高位进行拆分，将拆分的电容叠加到低位电容上，并增加冗余位。C13～C4连接第二参考电平Vrefp，C3～C1连接第一参考电平1/8Vrefp，Vrefp为电源电压，Vrefn为地，则在保证各位电容的等效权重不变的情况下，在两级参考电平分别为Vrefp和1/8Vrefp下，C13～C4(即第二电容组的各个电容)实际的电容权重降低为原来的1/8，则C13～C1在两级参考电平下的电容实际值由大到小依次为240C，128C，64C，36C，20C，10C，6C，4C，2C，1C，4C，2C，1C，C前面的数字即为每一电容所包括的单位电容的个数。高9位电容C13～C5进行等值分裂，Ci＝2Cia＝2Cib。
进一步的，请参见表1，表1为本发明实施例中DAC电容阵列的步长电压、电容值、等效权重p和冗余量q。
表1
Figure BDA0003593092720000081
基于对DAC电容阵列2所做的上述三个改进，当每个电容子阵列包括13个电容时，需要对采样信号进行13次比较以得到13位初始二进制编码，如图3所示，转换过程包含如下步骤：
步骤1：采样阶段：采样时，共模电压Vcm开关M1，M2，M3和采样开关在采样时钟的驱动下先后闭合，C13～C1的下极板开始采样，此时C13～C1的上极板先连接共模电压Vcm，差分电路的两个电容子阵列的下极板分别连接输入信号Vin和Vip。复位时，共模电压Vcm开关M1，M2，M3和采样开关在采样时钟的驱动下依次断开，C13a～C5a，C4，C3，C2，C1的下极板连接Vrefn，C13b～C5b的下极板连接Vrefp，完成对输入信号的采样。
步骤2：量化阶段：采样完成后在逐次逼近寄存器4的驱动下开始进行比较，第一次量化时，以差分电路的单端DAC为例，将N端DAC电容子阵列最高位电容以外的所有电容C12a～C5a，C4、C3、C2、C1的下极板连接Vrefn，C12b～C5b下极板连接Vrefp，通过这样的电容切换会使DAC电容上极板的步长电压增加Vrefp×w13(C13的电容权重)，比较器3在DAC建立完成后开始比较同相输入端电压Von和反相输入端电压Vop的大小，比较完成后输出比较结果，依据比较结果进行次高位电容的控制，如果Von>Vop，则控制电路将最高位输出码置1，如果Von<Vop，则控制电路将最高位输出码置0。第2次量化时，开关电容网络进行电荷重分布，在DAC重新建立完成后开始比较正向输入端电压Von和反向输入端电压Vop的大小，比较完成后输出比较结果进行下一位电容的控制，且根据比较结果将次高位输出码置0或置1。依次比较下去，直到将最低位比较完成后输出最低位输出码，得到13位初始二进制编码，并写入寄存器中。
具体的，第1次量化将N端DAC电容C13b和C12a～C5a，C4，C3，C2，C1下极板连接Vrefn，C13a和C12b～C5b下极板连接Vrefp；将P端DAC电容C13b和C12a～C5a，C4，C3，C2，C1下极板连接Vrefp，C13a和C12b～C5b下极板连接Vrefn。比较器3在DAC建立完成后开始比较正向输入端电压Von和反向输入端电压Vop的大小，Von>Vop，则控制电路将输出码置1。
第2次量化将N端DAC电容C12b下极板对应的开关sn12b连接Vrefn，C12a下极板对应的开关sn12a连接Vrefp；将P端DAC电容C12b下极板对应的开关sp12b连接Vrefp，C12a下极板对应的开关sp12a连接Vrefn。比较器3在DAC建立完成后开始比较正向输入端电压Von和反向输入端电压Vop的大小，Von>Vop，则控制电路将输出码置1。
第3次量化将N端DAC电容C11b下极板对应的开关sn11b连接Vrefn，C11a下极板对应的开关sn11a连接Vrefp；将P端DAC电容C11b下极板对应的开关sp11b连接Vrefp，C11a下极板对应的开关sp11a连接Vrefn。比较器3在DAC建立完成后开始比较正向输入端电压Von和反向输入端电压Vop的大小，Von<Vop，则控制电路将输出码置0。
第4次量化将N端DAC电容C10a下极板对应的开关sn10a连接Vrefn，C10b下极板对应的开关sn10b连接Vrefp；将P端DAC电容C10a下极板对应的开关sp10a连接Vrefp，C10b下极板对应的开关sp10b连接Vrefn。比较器3在DAC建立完成后开始比较正向输入端电压Von和反向输入端电压Vop的大小，Von>Vop，则控制电路将输出码置1。
由于DAC电容阵列2高9位采用了等值拆分的结构，所以第1～9次量化过程中的电容上极板的电压保持不变。
第10次量化将N端DAC电容C4下极板对应的开关sn4连接Vrefp；将P端DAC电容C4下极板对应的开关sp4连接Vrefn。比较器3在DAC建立完成后开始比较正向输入端电压Von和反向输入端电压Vop的大小，Von<Vop，则控制电路将输出码置0。
第11次量化将N端DAC电容C3下极板对应的开关sn3连接1/8Vrefp；将P端DAC电容C3下极板对应的开关sp3连接Vrefn。比较器3在DAC建立完成后开始比较正向输入端电压Von和反向输入端电压Vop的大小，Von<Vop，则控制电路将输出码置0。
第12次量化将N端DAC电容C2下极板对应的开关sn2连接1/8Vrefp；将P端DAC电容C2下极板对应的开关sp2连接Vrefn。比较器3在DAC建立完成后开始比较正向输入端电压Von和反向输入端电压Vop的大小，Von>Vop，则控制电路将输出码置1。
第13次量化将N端DAC电容C1下极板对应的开关sn1连接1/8Vrefp；将P端DAC电容C1下极板对应的开关sp1连接Vrefn。比较器3在DAC建立完成后开始比较正向输入端电压Von和反向输入端电压Vop的大小，Von>Vop，则控制电路将输出码置1。
由于DAC电容阵列2低4位采用了单调切换结构，Vin和Vip都只能减小，因此DAC电容阵列2上极板的共模电压会随之下降，但只有最低4位采用了这种结构，所以DAC电容阵列2上极板的共模电压变化不大，最低4位的步长电压分别为8LSB、4LSB、2LSB、1LSB。DAC电容阵列2上极板的共模电压仅为15LSB/2，对于12位的逐次逼近型模数转换器，这种量级的共模电压变化不会引起比较器3失调电压发生较大改变。
步骤3：译码阶段：数字纠错电路5将13位初始二进制编码进行转换，通过全加器的加法进位操作将13位初始二进制编码转换成12位二进制编码，完成模数转换过程。
如图4所示，当模数转换器的精度位数为12，电容子阵列所包括的电容的总个数为13时，数字纠错电路5可以包括：第一缓冲器BUF1、第二缓冲器BUF2、第三缓冲器BUF3、第四缓冲器BUF4、第一全加器FA1、第二全加器FA2、第三全加器FA3、第四全加器FA4、第五全加器FA5、第六全加器FA6、第七全加器FA7、第八全加器FA8。八个全加器之间相互连接，第一全加器FA1的进位端连接第三全加器FA3的输入端，第三全加器FA3的进位端连接第四全加器FA4的输入端，第三全加器FA3的输出端连接至第二全加器FA2的输入端，第二全加器FA2的进位端连接第四全加器FA4的输入端，第四全加器FA4的进位端连接第五全加器FA5的输入端，第五全加器FA5的进位端连接第六全加器FA6的输入端，第六全加器FA6的进位端连接第七全加器FA7的输入端，第七全加器FA7的进位端连接第八全加器FA8的输入端。
第一缓冲器BUF1的输入端连接第一初始二进制编码B0，输出端输出第一二进制编码D0。
第二缓冲器BUF2的输入端连接第二初始二进制编码B1，输出端输出第二二进制编码D1。
第三缓冲器BUF3的输入端连接第三初始二进制编码B2，输出端输出第三二进制编码D2。
第四缓冲器BUF4的输入端连接第四初始二进制编码B3，输出端输出第四二进制编码D3。
第一缓冲器BUF1、第二缓冲器BUF2、第三缓冲器BUF3和第四缓冲器BUF4均由偶数个反相器串联组成，即四个缓冲器分别由偶数个反相器串联组成，缓冲器BUF1、BUF2、BUF3、BUF4的输入与输出相同，不起编码作用，主要起协调和缓冲的作用，实现数据传输的同步。
第一全加器FA1的输入端连接第五初始二进制编码B4、第七初始二进制编码B6和第八初始二进制编码B7，输出端输出第五二进制编码D4。
第三全加器FA3的输入端连接第六初始二进制编码B5、第七初始二进制编码B6和第一全加器FA1的进位端。
第二全加器FA2的输入端连接第九初始二进制编码B8、第十初始二进制编码B9和第三全加器FA3的输出端，输出端输出第六二进制编码D5。
第四全加器FA4的输入端连接第八初始二进制编码B7、第二全加器FA2的进位端和第三全加器FA3的进位端，输出端输出第七二进制编码D6。
第五全加器FA5的输入端连接第九初始二进制编码B8、第十三初始二进制编码B12和第四全加器FA4的进位端，输出端输出第八二进制编码D7。
第六全加器FA6的输入端连接第十初始二进制编码B9、第十三初始二进制编码B12和第五全加器FA5的进位端，输出端输出第九二进制编码D8。
第七全加器FA7的输入端连接第十一初始二进制编码B10、第十三初始二进制编码B12和第六全加器FA6的进位端，输出端输出第十二进制编码D9。
第八全加器FA8的输入端连接第十二初始二进制编码B11、第十三初始二进制编码B12和第七全加器FA7的进位端，输出端输出第十一二进制编码D10，进位端输出第十二二进制编码D11。
如图5所示，本实施例中，数字纠错电路5根据冗余重组的13位二进制编码在两级参考电平下的等效权重关系，将13位初始二进制编码转换成12位二进制编码。
本实施例的逐次逼近型模数转换器的DAC电容阵列2采用二进制冗余重组、两级参考电平、高次位电容分裂三种方法进行优化设计。二级制冗余重组是将传统二进制电容阵列的最高位进行拆分，将拆分的电容叠加到低位电容上，并增加冗余位，采用二进制冗余重组结构的DAC电容阵列2可以在量化过程中引入冗余，减少整体量化时间，提高量化速度，二进制冗余重组结构还可以通过冗余量对量化过程中的误差进行校准来提高量化精度；两级参考电平分别为Vrefp和1/8Vrefp，满足等效权重Vrefpi×wi(Ci的电容权重)不变的情况下，若连接参考电平1/8Vrefp的电容为单位电容C，则连接参考电平Vrefp的单位电容为1/8C，设计电路时考虑到两级参考电平的倍数关系，将连接Vrefp的单位电容冗余重组为8的倍数，这样就保证DAC电容阵列2采用的电容均为单位电容，采用两级参考电平结构的DAC电容阵列2可以明显减少单位电容个数，降低电路的功耗和面积；采用高次位电容分裂结构的DAC电容阵列2可以使DAC电容极板上的共模电压变化很小，较小量级共模电压的改变不会引起比较器3失调电压发生较大改变。采用二进制冗余重组、两级参考电平和高次位电容分裂的DAC电容阵列2可以明显提高模数转换器的转换速率和精度，降低电路功耗和面积。
实施例2：
本实施例用于提供一种基于实施例1所述的高速低功耗逐次逼近型模数转换器的模数转换方法，所述模数转换方法包括：
利用采样保持电路对输入信号进行采样，得到采样信号；
利用二进制转换电路对所述采样信号进行二进制化，输出初始二进制编码；所述初始二进制编码的位数与电容子阵列所包括的电容的总个数相等；
利用数字纠错电路对所述初始二进制编码进行转换，得到二进制编码；所述二进制编码的位数与所述模数转换器的精度位数相等。
本实施例对DAC电容阵列进行改进，采用二进制冗余重组结构可以在量化过程中引入冗余，减少整体量化时间，提高量化速度，二进制冗余重组结构还可以通过冗余量对量化过程中的误差进行校准来提高量化精度；采用两级参考电平结构可以明显减少单位电容个数，降低电路的功耗和面积；采用高次位电容分裂结构可以使DAC电容极板上的共模电压变化很小，减小比较器失调电压的变化。采用二进制冗余重组、两级参考电平和高次位电容分裂的DAC电容阵列2可以明显提高模数转换器的转换速率和精度，降低电路功耗和面积。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种高速低功耗逐次逼近型模数转换器，其特征在于，所述模数转换器包括：采样保持电路、二进制转换电路和数字纠错电路；
所述采样保持电路用于对输入信号进行采样，得到采样信号；
所述二进制转换电路与所述采样保持电路的输出端相连接；所述二进制转换电路包括DAC电容阵列，所述DAC电容阵列包括两个结构相同的电容子阵列，所述电容子阵列包括多个电容，每一所述电容的下极板均通过多路选择开关选择性连接参考电压、地或者所述采样信号，所有所述电容的上极板相连接，作为所述电容子阵列的输出端；所述电容子阵列所包括的电容的总个数大于所述模数转换器的精度位数，且所有所述电容所包括的单位电容的总数量与电容子阵列所包括的电容的总个数等于模数转换器的精度位数时所有电容所包括的单位电容的总数量相等；
所述二进制转换电路用于对所述采样信号进行二进制化，得到初始二进制编码；所述初始二进制编码的位数与所述电容子阵列所包括的电容的总个数相等；
所述数字纠错电路与所述二进制转换电路的输出端相连接；所述数字纠错电路用于对所述初始二进制编码进行转换，得到二进制编码；所述二进制编码的位数与所述模数转换器的精度位数相等。
2.根据权利要求1所述的模数转换器，其特征在于，根据所述电容的电荷量从低到高的排序将所述电容子阵列中的所有所述电容依次排列；
选取排序位于前W位的电容组成第一电容组，剩余所述电容组成第二电容组；将所述第一电容组中的电容所对应的参考电压记为第一参考电压，将所述第二电容组中的电容所对应的参考电压记为第二参考电压，所述第二参考电压为所述第一参考电压的M倍；M为2的m次幂，m为大于或者等于1的正整数。
3.根据权利要求1所述的模数转换器，其特征在于，根据所述电容的电荷量从低到高的排序将所述电容子阵列中的所有所述电容依次排列；
排序位于后Q位的电容包括两个子电容，两个所述子电容所包括的单位电容的个数相同，两个所述子电容的上极板相连接，每一所述子电容的下极板均通过多路选择开关选择性连接参考电压、地或者所述采样信号。
4.根据权利要求1所述的模数转换器，其特征在于，当所述模数转换器的精度位数为12位时，所述电容子阵列所包括的电容的总个数为13。
5.根据权利要求2所述的模数转换器，其特征在于，所述第一参考电压为
Figure FDA0003593092710000021
所述第二参考电压为Vrefp。
6.根据权利要求2所述的模数转换器，其特征在于，W为3；M为所述第二电容组所包括的单位电容的总数量的公倍数。
7.根据权利要求1所述的模数转换器，其特征在于，所述二进制转换电路还包括比较器和逐次逼近寄存器；
所述采样保持电路为两个，将两个所述采样保持电路分别记为第一采样保持电路和第二采样保持电路；所述第一采样保持电路用于对第一输入信号Vin进行采样，得到第一采样信号；所述第二采样保持电路用于对第二输入信号Vip进行采样，得到第二采样信号；
将两个所述电容子阵列分别记为N端DAC电容子阵列和P端DAC电容子阵列；所述N端DAC电容子阵列的输入端连接所述第一采样保持电路的输出端，输出端连接所述比较器的同相输入端；所述N端DAC电容子阵列用于根据所述逐次逼近寄存器产生的控制信号对所述第一采样信号进行量化，得到第一量化电压；所述P端DAC电容子阵列的输入端连接所述第二采样保持电路的输出端，输出端连接所述比较器的反相输入端；所述P端DAC电容子阵列用于根据所述控制信号对所述第二采样信号进行量化，得到第二量化电压；
所述比较器用于对所述第一量化电压和所述第二量化电压进行比较，得到比较结果；
所述逐次逼近寄存器与所述比较器的输出端相连接；所述逐次逼近寄存器用于根据所述比较结果产生所述控制信号，并综合所有所述比较结果输出初始二进制编码。
8.根据权利要求1所述的模数转换器，其特征在于，当所述模数转换器的精度位数为12，所述电容子阵列所包括的电容的总个数为13时，所述数字纠错电路包括：第一缓冲器BUF1、第二缓冲器BUF2、第三缓冲器BUF3、第四缓冲器BUF4、第一全加器FA1、第二全加器FA2、第三全加器FA3、第四全加器FA4、第五全加器FA5、第六全加器FA6、第七全加器FA7、第八全加器FA8；
所述第一缓冲器BUF1的输入端连接第一初始二进制编码B0，输出端输出第一二进制编码D0；
所述第二缓冲器BUF2的输入端连接第二初始二进制编码B1，输出端输出第二二进制编码D1；
所述第三缓冲器BUF3的输入端连接第三初始二进制编码B2，输出端输出第三二进制编码D2；
所述第四缓冲器BUF4的输入端连接第四初始二进制编码B3，输出端输出第四二进制编码D3；
所述第一全加器FA1的输入端连接第五初始二进制编码B4、第七初始二进制编码B6和第八初始二进制编码B7，输出端输出第五二进制编码D4；
所述第三全加器FA3的输入端连接第六初始二进制编码B5、所述第七初始二进制编码B6和所述第一全加器FA1的进位端；
所述第二全加器FA2的输入端连接第九初始二进制编码B8、第十初始二进制编码B9和所述第三全加器FA3的输出端，输出端输出第六二进制编码D5；
所述第四全加器FA4的输入端连接第八初始二进制编码B7、所述第二全加器FA2的进位端和所述第三全加器FA3的进位端，输出端输出第七二进制编码D6；
所述第五全加器FA5的输入端连接所述第九初始二进制编码B8、第十三初始二进制编码B12和所述第四全加器FA4的进位端，输出端输出第八二进制编码D7；
所述第六全加器FA6的输入端连接所述第十初始二进制编码B9、所述第十三初始二进制编码B12和所述第五全加器FA5的进位端，输出端输出第九二进制编码D8；
所述第七全加器FA7的输入端连接第十一初始二进制编码B10、所述第十三初始二进制编码B12和所述第六全加器FA6的进位端，输出端输出第十二进制编码D9；
所述第八全加器FA8的输入端连接第十二初始二进制编码B11、所述第十三初始二进制编码B12和所述第七全加器FA7的进位端，输出端输出第十一二进制编码D10，进位端输出第十二二进制编码D11。
9.根据权利要求8所述的模数转换器，其特征在于，所述第一缓冲器BUF1、所述第二缓冲器BUF2、所述第三缓冲器BUF3和所述第四缓冲器BUF4均由偶数个反相器串联组成。
10.一种基于权利要求1-9任一项所述的高速低功耗逐次逼近型模数转换器的模数转换方法，其特征在于，所述模数转换方法包括：
利用采样保持电路对输入信号进行采样，得到采样信号；
利用二进制转换电路对所述采样信号进行二进制化，输出初始二进制编码；所述初始二进制编码的位数与电容子阵列所包括的电容的总个数相等；
利用数字纠错电路对所述初始二进制编码进行转换，得到二进制编码；所述二进制编码的位数与所述模数转换器的精度位数相等。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105915220A (zh) * 2016-04-05 2016-08-31 天津大学 基于一位冗余位的带数字校准的逐次逼近型模数转换器
CN106301364A (zh) * 2016-08-25 2017-01-04 东南大学 一种逐次逼近型模数转换器结构及其低功耗开关方法
US20170331486A1 (en) * 2015-05-19 2017-11-16 China Electronic Technology Corporation, 24Th Research Institute High-Speed Successive Approximation Analog-to-Digital Converter of Two Bits per Circle
CN110798218A (zh) * 2019-09-12 2020-02-14 西安电子科技大学 一种基于整数权重的非二进制逐次逼近型模数转换器
CN111934688A (zh) * 2020-09-22 2020-11-13 浙江大学 逐次逼近型模数转换器及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170331486A1 (en) * 2015-05-19 2017-11-16 China Electronic Technology Corporation, 24Th Research Institute High-Speed Successive Approximation Analog-to-Digital Converter of Two Bits per Circle
CN105915220A (zh) * 2016-04-05 2016-08-31 天津大学 基于一位冗余位的带数字校准的逐次逼近型模数转换器
CN106301364A (zh) * 2016-08-25 2017-01-04 东南大学 一种逐次逼近型模数转换器结构及其低功耗开关方法
CN110798218A (zh) * 2019-09-12 2020-02-14 西安电子科技大学 一种基于整数权重的非二进制逐次逼近型模数转换器
CN111934688A (zh) * 2020-09-22 2020-11-13 浙江大学 逐次逼近型模数转换器及方法

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