CN105915220A - 基于一位冗余位的带数字校准的逐次逼近型模数转换器 - Google Patents

Abstract

本发明涉及模拟集成电路设计领域，为提出一种基于一位冗余位的带数字校准的逐次逼近模数转换器，降低对DAC精度的要求，降低DAC中单位电容的面积，也降低整体SAR ADC的面积和功耗。为此，本发明：基于一位冗余位的带数字校准的逐次逼近型模数转换器，由若干冗余位电容及比较器构成，所有冗余位电容的上极板连接到DAC的输出节点Vout，同时连接到一个开关，该开关的另外一端连接到共模电压，所有冗余位电容的下极板都连接到各自的选择开关，这些选择开关的另外一端连接到Vrefp，Vrefn和Vin中的某一个；DAC的输出经比较器、经逻辑模块控制冗余位电容开关的连接。本发明主要应用于模拟集成电路设计制造场合。

Description

基于一位冗余位的带数字校准的逐次逼近型模数转换器

技术领域

本发明涉及模拟集成电路设计领域，特别涉及一种基于一位冗余位的带数字校准的逐次逼近型模数转换器。

背景技术

逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter，SAR ADC)有着高速，低功耗的特点，广泛应用于图像传感器，无线传感器等中。传统SAR ADC结构示意图如图1，由数模转换器(Digital-to-Analog Converter，DAC)，比较器和逻辑模块组成。SAR ADC的精度由其中DAC和比较器的精度共同决定，当SARADC的精度较高时，DAC中单位电容的面积则需要足够大来保证精度，但是单位电容面积大带来了整体ADC面积大以及功耗高的问题。

发明内容

为克服现有技术的不足，本发明旨在提出一种基于一位冗余位的带数字校准的逐次逼近模数转换器，降低对DAC精度的要求，从而降低DAC中单位电容的面积，也降低整体SAR ADC的面积和功耗。本发明采用的技术方案是，基于一位冗余位的带数字校准的逐次逼近型模数转换器，由若干冗余位电容及比较器构成，Vrefp，Vrefn表示参考电压，Vcm表示共模电压，Vin表示SAR ADC的输入电压，Vout表示DAC的输出电压，Ci表示DAC中的电容，i＝1,…,N，所有冗余位电容的上极板连接到DAC的输出节点Vout，同时连接到一个开关，该开关的另外一端连接到共模电压Vcm，所有冗余位电容的下极板都连接到各自的选择开关，这些选择开关的另外一端连接到Vrefp，Vrefn和Vin中的某一个；DAC的输出连接到比较器，与比较器另一输入端输入的共模电平Vcm比较，比较器输出连接到逻辑模块的输入，逻辑模块的输出控制冗余位电容开关的连接。

工作过程如下：首先进行采样，DAC中电容的下极板连接到Vin，上极板连接Vcm，采样结束之后，DAC的最高位置“1”，权重最大的冗余位电容的下极板连接到Vrefp，其余冗余位电容的下极板连接到Vrefn，根据比较器的比较结果，如果为“1”，则最高位保留“1”，权重最大的冗余位电容的下极板保持到Vrefp的连接，如果为“0”，则最高位置“0”，权重最大的冗余位电容的下极板连接到Vrefn的连接，然后将DAC的次高位置“1”；重复以上过程，后面的位也依次置“1”并重复以上过程，直到得到最后一位的结果，不考虑采样需要的周期数，整个比较的过程一共需要N+1个周期，最后输出N+1位的数字码。

本发明的特点及有益效果是：

本发明降低了SAR ADC中对DAC精度的要求，从而降低DAC中单位电容的面积，也降低了SAR ADC整体的面积。

同时本发明通过采用较小的单位电容，降低了整体SAR ADC的功耗。

附图说明：

图1 SAR ADC结构示意图。

图2带一位冗余位的SAR ADC中DAC示意图。

具体实施方式

为了在不增大SAR ADC面积和功耗的基础上，保证SAR ADC的精度，本发明提出一种基于一位冗余位的带数字校准的逐次逼近模数转换器。在SAR ADC中增加一位冗余位来保证数字校准的有效性，从而在此基础上进行数字校准，放宽了SAR ADC中DAC对单位电容的失配的要求。

对于SAR ADC，如果在不增大SAR ADC面积和功耗的基础上，保证SAR ADC的精度，那么其中DAC模块中电容产生的失配会导致SAR ADC输出的每一位权重都会偏离理想的值。为了能够正确的得到SAR ADC的真实的输入。现有技术是通过数字校准的方法来修正每一位的权重，该方法主要是给SAR ADC已知的输入，然后根据SAR ADC的输出求解出每一位所代表的真实权重，在SAR ADC以后工作中，根据已求得的每一位真实权重和输出的码值对输入进行正确的还原。为了保证数字校准的有效性，只有当高位电容小于其之后的低位电容之和时，才能通过数字校准来准确的还原SAR ADC的输入，如式(1)，其中n的最大值为N，N表示SAR ADC的位数，为正整数。

$C_n<\underset{i=1}{\overset{n}{\&Sum;}}{C}_i---\left(1\right)$

所以需要改变SAR ADC电容的权重来保证(1)式的成立，现有技术是改变DAC的权重，不再是传统的二进制权重，而是采用小于二进制的权重，对于N(N为正整数)位的SARADC，设权重为M，搜索步长变为[M^N’ M^N’-1…M⁴ M³ M² M M]，其中N’一般大于等于N+2。如果N’等于N+2，使得SAR ADC带有两位的冗余，这样N位的SAR ADC一共需要N+2个周期才能完成整个二进制的搜索。

现为了保证数字校准的有效性，依然需要改变SAR ADC中电容权重的大小来保证式(1)的成立，但是由于低位电容的失配产生的误差较低，不会对SAR ADC的精度产生严重的影响，所以我们拉低高位电容的权重，保证校准对于高位的有效性即可，我们采用增加一位冗余位拉低高位电容的权重，这样不会过多的增加SAR ADC的量化周期。

带有一位冗余位的N位SAR ADC的结构如图2所示。在图2中，Vrefp，Vrefn表示参考电压，Vcm表示共模电压，Vin表示SAR ADC的输入电压，Vout表示DAC的输出电压。C_i(i＝1,…,N)表示DAC中的电容，C_R表示冗余位的电容。所有电容的上极板连接到DAC的输出节点Vout，同时连接到一个开关，该开关的另外一端连接到共模电压Vcm，所有电容的下极板都连接到各自的选择开关，这些选择开关的另外一端连接到Vrefp，Vrefn和Vin中的某一个。DAC的输出连接到比较器与其另一输入端输入的共模电平(Vcm)比较，比较器输出连接到逻辑模块的输入，逻辑模块的输出控制这些开关的连接。

对于带有一位冗余位的N位SAR ADC的整个工作过程如下：首先进行采样，DAC中电容的下极板连接到Vin，上极板连接Vcm，采样结束之后，DAC的最高位置“1”，权重最大的电容的下极板连接到Vrefp，其余电容的下极板连接到Vrefn，根据比较器的比较结果，如果为“1”，则最高位保留“1”，权重最大的电容的下极板保持到Vrefp的连接，如果为“0”，则最高位置“0”，权重最大的电容的下极板连接到Vrefn的连接，然后将DAC的次高位置“1”；重复以上过程，后面的位也依次置“1”并重复以上过程，直到得到最后一位的结果，不考虑采样需要的周期数，整个比较的过程一共需要N+1个周期，最后输出N+1位的数字码。

SAR ADC采用12位的精度，转换速率为2MS/s，供电电压采用3.3V，电容阵列采用2段式，冗余位设置在第六位，即搜索步长变为[2048 1024 512 256 128 64 64 32 16 8 42 1 1]。Vrefp设置为2.475V，Vrefn设置为0.825V。12位SAR ADC工作时先进行数字校准，给SAR ADC输入一个缓慢变化且包含了全量程的斜坡信号，然后记录并统计SAR ADC的输出，根据统计的结果，算出SAR ADC中电容失配之后的每一位的真实的权重。然后再进行正常的量化，工作流程如下：首先进行采样，DAC中电容的下极板连接到输入电压，上极板连接共模电压1.65V，采样结束之后，DAC的最高位置“1”，权重最大的电容的下极板连接到Vrefp，其余电容的下极板连接到Vrefn，根据比较器的比较结果，如果为“1”，则最高位保留“1”，权重最大的电容的下极板保持到Vrefp的连接，如果为“0”，则最高位置“0”，权重最大的电容的下极板连接到Vrefn的连接；然后将DAC的次高位置“1”，重复以上过程，后面的位也依次置“1”并重复以上过程，直到得到最后一位的结果，不考虑采样需要的周期数，整个比较的过程一共需要13个周期，最后输出13位的数字码。

对于12位的SAR ADC，DAC中的电容加上1％的失配时，通过仿真验证，该SAR ADC经过数字校准之后有效位可以达到11.76位。

Claims (2)

1.一种基于一位冗余位的带数字校准的逐次逼近型模数转换器，其特征是，由若干冗余位电容及比较器构成，Vrefp，Vrefn表示参考电压，Vcm表示共模电压，Vin表示SAR ADC的输入电压，Vout表示DAC的输出电压，Ci表示DAC中的电容，i＝1,…,N，所有冗余位电容的上极板连接到DAC的输出节点Vout，同时连接到一个开关，该开关的另外一端连接到共模电压Vcm，所有冗余位电容的下极板都连接到各自的选择开关，这些选择开关的另外一端连接到Vrefp，Vrefn和Vin中的某一个；DAC的输出连接到比较器，与比较器另一输入端输入的共模电平Vcm比较，比较器输出连接到逻辑模块的输入，逻辑模块的输出控制冗余位电容开关的连接。

2.如权利要求1所述的基于一位冗余位的带数字校准的逐次逼近型模数转换器，其特征是，工作过程如下：首先进行采样，DAC中电容的下极板连接到Vin，上极板连接Vcm，采样结束之后，DAC的最高位置“1”，权重最大的冗余位电容的下极板连接到Vrefp，其余冗余位电容的下极板连接到Vrefn，根据比较器的比较结果，如果为“1”，则最高位保留“1”，权重最大的冗余位电容的下极板保持到Vrefp的连接，如果为“0”，则最高位置“0”，权重最大的冗余位电容的下极板连接到Vrefn的连接，然后将DAC的次高位置“1”；重复以上过程，后面的位也依次置“1”并重复以上过程，直到得到最后一位的结果，不考虑采样需要的周期数，整个比较的过程一共需要N+1个周期，最后输出N+1位的数字码。