CN115314044A - 一种逐次逼近型模数转换器 - Google Patents

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CN115314044A CN202210978158.0A CN202210978158A CN115314044A CN 115314044 A CN115314044 A CN 115314044A CN 202210978158 A CN202210978158 A CN 202210978158A CN 115314044 A CN115314044 A CN 115314044A
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赵节成
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Abstract

本发明公开了一种逐次逼近型模数转换器，涉及微电子器件领域，包括：自举开关电路用于对输入信号进行采样，得到采样信号；DAC电容阵列用于根据逐次逼近逻辑电路生成的控制信号对采样信号进行量化，得到量化电压；DAC电容阵列包括两路电容子阵列；比较器与电容子阵列的输出端连接，用于比较两路电容子阵列输出的量化电压，得到比较结果；逐次逼近逻辑电路与比较器连接，用于根据比较结果生成控制信号并存储比较结果，还用于根据所有比较结果输出初始数字码；数字校准电路，与逐次逼近逻辑电路连接，用于对初始数字码进行逻辑运算转换为数字码。本发明能够降低芯片功耗，提高模数转换速度和精度，减小芯片面积。

Description

一种逐次逼近型模数转换器
技术领域
本发明涉及微电子器件技术领域，特别是涉及一种逐次逼近型模数转换器。
背景技术
逐次逼近型模数转换器(Successive Approximation Register Analog-to-Digital Converter,SARADC)具有转换精度适中、电路结构简单、易集成、面积小等优点，在低功耗、高速、中等分辨率的场合得到广泛应用。
随着移动电子设备的发展，面积与功耗成为系统设计时考虑的重要因素。传统的SARADC采用二进制权重电容的DAC结构，DAC电容随着位数的增加呈指数型增长，因此电容面积大，产生功耗也相对较大。
对于SARADC来说，精度、功耗与转换速率直接由DAC电容阵列的面积的大小决定，所以DAC中电容的选取与匹配至关重要。随着转换精度的提高，DAC电容阵列面积庞大，电容失配严重，并且DAC电容阵列的建立时间较长，这些问题导致SARADC的面积和功耗增大，转换速度变低，有效位数不高，而经济成本较高。
发明内容
本发明的目的是提供一种逐次逼近型模数转换器，能够降低芯片功耗，提高模数转换速度和精度，减小芯片面积。
为实现上述目的，本发明提供了如下方案：
一种逐次逼近型模数转换器，所述模数转换器包括：自举开关电路、DAC电容阵列、比较器、逐次逼近逻辑电路和数字校准电路；
所述自举开关电路用于对输入信号进行采样，得到采样信号；
所述DAC电容阵列的输入端与所述自举开关电路的输出端连接；所述DAC电容阵列用于根据所述逐次逼近逻辑电路生成的控制信号对采样信号进行量化，得到量化电压；所述DAC电容阵列包括两路电容子阵列；
所述比较器，与所述电容子阵列的输出端连接，用于比较两路所述电容子阵列输出的所述量化电压，得到比较结果；
所述逐次逼近逻辑电路，与所述比较器连接，用于根据所述比较结果生成控制信号并存储所述比较结果，还用于根据所有所述比较结果输出初始数字码；
所述数字校准电路，与所述逐次逼近逻辑电路连接，用于对所述初始数字码进行逻辑运算转换为数字码；所述数字码的位数与所述模数转换器的精度位数一致。
可选地，所述电容子阵列包括多个电容组；各所述电容组包括多个单位电容；各所述电容组分别对应所述模数转换器的一位；所述电容组的总个数大于所述模数转换器的精度位数；各所述电容组的上极板相连接后作为所述电容子阵列的输出端；所述电容组的下极板通过多路选择开关选择连接的输入量，所述输入量为采样信号、参考电平和地。
可选地，从所述模数转换器的低位到高位选取对应的所述电容子阵列中的前M个电容组构成第一电容序列；选取所述电容子阵列中的去掉所述第一电容序列后的电容组按照从低位到高位排列的前N个电容组构成第二电容序列；将所述电容子阵列中的电容组去掉所述第一电容序列和所述第二电容序列后的电容组构成第三电容序列；M和N均为大于或者等于1的正整数；
所述第一电容序列对应的参考电平为所述第一参考电平；所述第二电容序列对应的参考电平为所述第二参考电平；所述第三电容序列对应的参考电平为所述第三参考电平；所述第三参考电平是所述第二参考电平的2倍；所述第二参考电平是所述第一参考电平的2倍。
可选地，当所述模数转换器的精度位数为10位时，所述电容子阵列包括的电容组的总个数为11个。
可选地，所述第一电容序列包括的电容组的个数为3个；所述第二电容序列包括的电容组的个数为4个；所述第三电容序列包括的电容组的个数为4个。
可选地，所述第一电容序列包括的电容组的容值按照所述模数转换器的低位到高位为1C、2C、4C；所述第二电容序列包括的电容组的容值按照所述模数转换器的低位到高位为4C、6C、10C、20C；所述第三电容序列包括的电容组的容值按照所述模数转换器的低位到高位为18C、32C、64C、120C；C为单位电容。
可选地，所述自举开关电路包括第一自举开关电路和第二自举开关电路；
所述第一自举开关电路对第一输入信号进行采样，得到第一采样信号；
所述第二自举开关电路对第二输入信号进行采样，得到第二采样信号；
所述DAC电容阵列包括两路电容子阵列分别为第一电容子阵列和第二电容子阵列；
所述第一电容子阵列的输入端与所述第一自举开关电路的输出端连接；所述第一电容子阵列的输出端与所述比较器的同相输入端连接；所述第一电容子阵列用于根据所述控制信号对所述第一采样信号进行量化，得到第一量化电压；
所述第二电容子阵列的输入端与所述第二自举开关电路的输出端连接；所述第二电容子阵列的输出端与所述比较器的反相输入端连接；所述第二电容子阵列用于根据所述控制信号对所述第二采样信号进行量化，得到第二量化电压；
所述第一量化电压输入所述比较器的同相输入端，所述第二量化电压输入所述比较器的反相输入端；所述比较器对所述第一量化电压和所述第二量化电压进行比较得到比较结果。
可选地，所述数字校准电路包括第一缓冲器BUF1、第二缓冲器BUF2、第一全加器FA1、第二全加器FA2、第三全加器FA3、第四全加器FA4、第五全加器FA5、第六全加器FA6、第七全加器FA7和第八全加器FA8；
所述第一缓冲器BUF1的输入端连接第一初始数字码B0，输出端输出第一数字码D0；
所述第二缓冲器BUF2的输入端连接第二初始数字码B1，输出端输出第二数字码D1；
所述第一全加器FA1的输入端连接第三初始数字码B2、第五初始数字码B4和第六初始数字码B5，输出端输出第三数字码D2；
所述第二全加器FA2的输入端连接第四初始数字码B3、第五初始数字码B4和第一全加器FA1的进位端；
所述第三全加器FA3的输入端连接第七初始数字码B6、第八初始数字码B7和第二全加器FA2的输出端，输出端输出第四数字码D3；
所述第四全加器FA4的输入端连接第六初始数字码B5、第二全加器FA2的进位端和第三全加器FA3的进位端，输出端输出第五数字码D4；
所述第五全加器FA5的输入端连接第七初始数字码B6、第十一初始数字码B10和第四全加器FA4的进位端，输出端输出第六数字码D5；
所述第六全加器FA6的输入端连接第八初始数字码B7、第十一初始数字码B10和第五全加器FA5的进位端，输出端输出第七数字码D6；
所述第七全加器FA7的输入端连接第九初始数字码B8、第十一初始数字码B10和第六全加器FA6的进位端，输出端输出第八数字码D7；
所述第八全加器FA8的输入端连接第十初始数字码B9、第十一初始数字码B10和第七全加器FA7的进位端，输出端输出第九数字码D8，进位端输出第十数字码D9。
可选地，所述第一缓冲器BUF1和所述第二缓冲器BUF2均由偶数个反相器串联组成。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提供的一种逐次逼近型模数转换器，模数转换器包括：自举开关电路、DAC电容阵列、比较器、逐次逼近逻辑电路和数字校准电路；自举开关电路用于对输入信号进行采样，得到采样信号；DAC电容阵列的输入端与自举开关电路的输出端连接；DAC电容阵列用于根据逐次逼近逻辑电路生成的控制信号对采样信号进行量化，得到量化电压；DAC电容阵列包括两路电容子阵列；比较器，与电容子阵列的输出端连接，用于比较两路电容子阵列输出的量化电压，得到比较结果；逐次逼近逻辑电路，与比较器连接，用于根据比较结果生成控制信号并存储比较结果，还用于根据所有比较结果输出初始数字码；数字校准电路，与逐次逼近逻辑电路连接，用于对初始数字码进行逻辑运算转换为数字码；数字码的位数与模数转换器的精度位数一致。本发明通过DAC电容阵列采用三级参考电平和二进制冗余重组相结合的方法进行设计，采用三级参考电平结构的DAC电容阵列明显减少单位电容个数，减少DAC电容阵列的建立时间，提高模数转换速度，减小电路的面积和降低电路的功耗；而采用二进制冗余重组结构的DAC电容阵列可以在量化过程中引入冗余，减少整体量化时间，提高量化速度，并且通过冗余量校准量化过程中的误差来提高量化精度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的逐次逼近型模数转换器的整体架构图；
图2为本发明提供的逐次逼近型模数转换器的电路原理图；
图3为本发明提供的逐次逼近型模数转换器的数字校准电路的结构示意图；
图4本发明提供的逐次逼近型模数转换器的数字校准电路的计算过程示意图。
附图说明：
11-自举开关电路，12-DAC电容阵列，13-比较器，14-逐次逼近逻辑电路，15-数字校准电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种逐次逼近型模数转换器，能够降低芯片功耗，提高模数转换速度和精度，减小芯片面积。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1和图2所示，本发明提供的一种逐次逼近型模数转换器，所述模数转换器包括：自举开关电路11、DAC电容阵列12、比较器13、逐次逼近逻辑电路14和数字校准电路15。
所述自举开关电路11用于对输入信号进行采样，得到采样信号；此外，所述自举开关电路11能够保持在DAC电容阵列12。
作为一个具体的实施方式，所述自举开关电路11包括第一自举开关电路和第二自举开关电路；所述第一自举开关电路对第一输入信号进行采样，得到第一采样信号；所述第二自举开关电路对第二输入信号进行采样，得到第二采样信号；所述DAC电容阵列12包括两路电容子阵列，分别为第一电容子阵列DAC1和第二电容子阵列DAC2。
所述DAC电容阵列12的输入端与所述自举开关电路11的输出端连接；所述DAC电容阵列12与所述逐次逼近逻辑电路14连接；所述DAC电容阵列12用于根据所述逐次逼近逻辑电路14生成的控制信号对采样信号进行量化，得到量化电压；所述DAC电容阵列12包括两路电容子阵列；具体的，所述DAC电容阵列12由多个电容组和多个对应的选择开关组成；所有电容组均由若干个单位电容C组成；每一个电容组包含的单位电容C的个数均为正整数。
作为一个具体的实施方式，所述电容子阵列包括多个电容组；各所述电容组包括多个单位电容；各所述电容组分别对应所述模数转换器的一位；所述电容组的总个数大于所述模数转换器的精度位数；各所述电容组的上极板相连接后作为所述电容子阵列的输出端；所述电容组的下极板通过多路选择开关选择连接的输入量，所述输入量为采样信号、参考电平和地。从所述模数转换器的低位到高位选取对应的所述电容子阵列中的前M个电容组构成第一电容序列；选取所述电容子阵列中的去掉所述第一电容序列后的电容组按照从低位到高位排列的前N个电容组构成第二电容序列；将所述电容子阵列中的电容组去掉所述第一电容序列和所述第二电容序列后的电容组构成第三电容序列；M和N均为大于或者等于1的正整数。
其中，所述第一电容子阵列的输入端与所述第一自举开关电路的输出端连接；所述第一电容子阵列的输出端与所述比较器13的同相输入端连接；所述第一电容子阵列用于根据所述控制信号对所述第一采样信号进行量化，得到第一量化电压；所述第二电容子阵列的输入端与所述第二自举开关电路的输出端连接；所述第二电容子阵列的输出端与所述比较器13的反相输入端连接；所述第二电容子阵列用于根据所述控制信号对所述第二采样信号进行量化，得到第二量化电压。
所述比较器13，与所述电容子阵列的输出端连接，用于比较两路所述电容子阵列输出的所述量化电压，得到比较结果。
作为一个具体的实施方式，所述第一量化电压输入所述比较器13的同相输入端，所述第二量化电压输入所述比较器13的反相输入端；所述比较器13对所述第一量化电压和所述第二量化电压进行比较得到比较结果。
所述逐次逼近逻辑电路14，与所述比较器13连接，用于根据所述比较结果生成控制信号并存储所述比较结果，还用于根据所有所述比较结果输出初始数字码。
所述数字校准电路15，与所述逐次逼近逻辑电路14连接，用于对所述初始数字码进行逻辑运算转换为数字码；所述数字码的位数与所述模数转换器的精度位数一致。
作为一个具体的实施方式，所述第一电容序列对应的参考电平为第一参考电平；所述第二电容序列对应的参考电平为第二参考电平；所述第三电容序列对应的参考电平为第三参考电平；所述第三参考电平是所述第二参考电平的2倍；所述第二参考电平是所述第一参考电平的2倍。具体的，所述第一电容序列包括的电容组的个数为3个；所述第二电容序列包括的电容组的个数为4个；所述第三电容序列包括的电容组的个数为4个。进一步的，所述DAC电容阵列采用三级参考电平，三级参考电平分别为Vrefa、Vrefa/2和Vrefa/4，其中，C11～C8为第三电容序列，通过开关连接参考电平Vrefa；C7～C4为第二电容序列，通过开关连接参考电平Vrefa/2；C3～C1为第一电容序列，通过开关连接参考电平Vrefa/4；其中，所述Vrefa为电源电压，Vrefb为地。
当所述模数转换器的精度位数为10位时，所述电容子阵列包括的电容组的总个数为11个。具体的，所述逐次逼近型模数转换器的精度为10位，所述DAC电容阵列的10位二进制编码冗余重组得到11位初始数字码，则差分电路的单端电容子阵列共有11个电容组，各所述电容组在三级参考电平下的等效权重由大到小依次为480，256，128，72，40，20，12，8，4，2，1。
在实际应用中，在参考电压不变的情况下，所述模数转换器的各组电容的步长电压与电容权重之间的比例关系不变，应用公式(1)计算电容组的电容权重：
si＝VREFAi×wi (1)
其中，si为第i个电容组Ci的步长电压，VREFAi为Ci对应的参考电平，wi为第i个电容组Ci的电容权重。
根据公式(1)计算得到所有电容组的电容权重，并根据所有电容组的电容权重的公倍数得到所有电容组的实际容值，并且所有电容组的实际容值取为单位电容C的正整数倍，得到的所述第一电容序列包括的电容组的容值按照所述模数转换器的低位到高位为1C、2C、4C；所述第二电容序列包括的电容组的容值按照所述模数转换器的低位到高位为4C、6C、10C、20C；所述第三电容序列包括的电容组的容值按照所述模数转换器的低位到高位为18C、32C、64C、120C；C为单位电容。也就是说，C11～C1在三级参考电平下的电容组的实际容值依次为120C，64C，32C，18C，20C，10C，6C，4C，4C，2C，1C；C为单位电容。
其中，本发明中DAC电容阵列的各位的步长电压s、电容权重w、等效权重p和冗余量q如表1所示。其中，量化位数中的1～11是按照模数转换器的最高位到最低位排序的，也就是1对应着模数转换器的最高位，11对应着模数转换器的最低位。
表1 DAC电容阵列的步长电压、电容权重、等效权重和冗余量
量化位数 步长电压s 电容权重w 等效权重p 冗余量q
1 120 120 480 64
2 64 64 256 32
3 32 32 128 32
4 18 18 72 16
5 10 20 40 8
6 5 10 20 8
7 3 6 12 4
8 2 4 8 0
9 1 4 4 0
10 0.5 2 2 0
11 0.25 1 1 0
本发明提供的逐次逼近型模数转换器的转换过程如下所示：
采样时，共模电压Vcm开关K1，K2，K3和采样开关在采样时钟的驱动下先后闭合，C11～C1的下极板开始采样，此时C11～C1的上极板先连接共模电压Vcm，差分电路的第一电容子阵列的下极板连接输入信号Vip，差分电路的第二电容子阵列的下极板连接输入信号Vin。复位阶段，共模电压Vcm开关K1，K2和K3和采样开关在采样时钟的驱动下依次断开，C11～C1的下极板连接Vrefb，完成对输入信号的采样。
采样完成后在逐次逼近逻辑电路的驱动下开始比较，第1次量化将第一电容子阵列中C11～C8下极板连接Vrefa，C7～C4下极板连接Vrefa/2，C3～C1下极板连接Vrefa/4；将第二电容子阵列中C11～C1的下极板连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp>Vn，则控制电路将输出码置1。
第2次量化将第一电容子阵列中C10下极板对应的开关Sp10连接Vrefa；将第二电容子阵列中C10下极板对应的开关Sn10连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp>Vn，则控制电路将输出码置1。
第3次量化将第一电容子阵列中C9下极板对应的开关Sp9连接Vrefa；将第二电容子阵列中C9下极板对应的开关Sn9连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp<Vn，则控制电路将输出码置0。
第4次量化将第一电容子阵列中C8下极板对应的开关Sp8连接Vrefa；将第二电容子阵列中C8下极板对应的开关Sn8连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp>Vn，则控制电路将输出码置1。
第5次量化将第一电容子阵列中C7下极板对应的开关Sp7连接Vrefa/2；将第二电容子阵列中C7下极板对应的开关Sn7连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp>Vn，则控制电路将输出码置1。
第6次量化将第一电容子阵列中C6下极板对应的开关Sp6连接Vrefa/2；将第二电容子阵列中C6下极板对应的开关Sn6连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp>Vn，则控制电路将输出码置1。
第7次量化将第一电容子阵列中C5下极板对应的开关Sp5连接Vrefa/2；将第二电容子阵列中C5下极板对应的开关Sn5连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp<Vn，则控制电路将输出码置0。
第8次量化将第一电容子阵列中C4下极板对应的开关Sp4连接Vrefa/2；将第二电容子阵列中C4下极板对应的开关Sn4连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp<Vn，则控制电路将输出码置0。
第9次量化将第一电容子阵列中C3下极板对应的开关Sp3连接Vrefa/4；将第二电容子阵列中C3下极板对应的开关Sn3连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp>Vn，则控制电路将输出码置1。
第10次量化将第一电容子阵列中C2下极板对应的开关Sp2连接Vrefa/4；将第二电容子阵列中C2下极板对应的开关Sn2连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp>Vn，则控制电路将输出码置1。
第11次量化将第一电容子阵列中C1下极板对应的开关Sp1连接Vrefa/4；将第二电容子阵列中C1下极板对应的开关Sn1连接Vrefb。比较器在DAC建立完成后开始比较正向输入端电压Vp和反向输入端电压Vn的大小，Vp>Vn，则控制电路将输出码置1。
如图3和图4所示，本发明提供的逐次逼近型模数转换器当模数转换器的精度位数为10，电容子阵列所包括的电容组的总个数为11时，数字校准电路15包括：第一缓冲器BUF1、第二缓冲器BUF2、第一全加器FA1、第二全加器FA2、第三全加器FA3、第四全加器FA4、第五全加器FA5、第六全加器FA6、第七全加器FA7和第八全加器FA8。具体的，第一缓冲器BUF1和所述第二缓冲器BUF2均由偶数个反相器串联组成。数字校准电路15根据冗余重组的11位初始数字码在三级参考电平下的等效权重关系下转换成10位数字码。
其中，所述第一缓冲器BUF1的输入端连接第一初始数字码B0，输出端输出第一数字码D0；B0直接赋予第一缓冲器BUF1的输入端得到数字码D0。
所述第二缓冲器BUF2的输入端连接第二初始数字码B1，输出端输出第二数字码D1；B1直接赋予第二缓冲器BUF2的输入端得到数字码D1。
所述第一全加器FA1的输入端连接第三初始数字码B2、第五初始数字码B4和第六初始数字码B5，输出端输出第三数字码D2；B2、B4、B5之和得到的本位值赋予D2位。
所述第二全加器FA2的输入端连接第四初始数字码B3、第五初始数字码B4和第一全加器FA1的进位端。
所述第三全加器FA3的输入端连接第七初始数字码B6、第八初始数字码B7和第二全加器FA2的输出端，输出端输出第四数字码D3；进位值与B3、B4、B6、B7之和得到的本位值赋予D3位。
所述第四全加器FA4的输入端连接第六初始数字码B5、第二全加器FA2的进位端和第三全加器FA3的进位端，输出端输出第五数字码D4；进位值与B5之和得到的本位值赋予D4位。
所述第五全加器FA5的输入端连接第七初始数字码B6、第十一初始数字码B10和第四全加器FA4的进位端，输出端输出第六数字码D5；进位值与B6、B10之和得到的本位值赋予D5位。
所述第六全加器FA6的输入端连接第八初始数字码B7、第十一初始数字码B10和第五全加器FA5的进位端，输出端输出第七数字码D6；进位值与B7、B10之和得到的本位值赋予D6位。
所述第七全加器FA7的输入端连接第九初始数字码B8、第十一初始数字码B10和第六全加器FA6的进位端，输出端输出第八数字码D7；进位值与B8、B10之和得到的本位值赋予D7位。
所述第八全加器FA8的输入端连接第十初始数字码B9、第十一初始数字码B10和第七全加器FA7的进位端，输出端输出第九数字码D8，进位端输出第十数字码D9。进位值与B9、B10之和得到的本位值赋予D8位；进位值赋予D9位。
从而将逐次逼近逻辑电路输出的11位初始数字码B0～B10转换成10位数字码D0～D9。
采用三级参考电平结构的DAC电容阵列可以明显减少单位电容个数，能够有效地降低电路的面积和功耗；采用二进制冗余重组结构的DAC电容阵列可以在量化过程中引入冗余量，可以对量化过程中的误差进行校准，减少整体量化时间，提高量化速度和精度，而且还兼具二进制DAC易于实现的特点。因此采用三级参考电平和二进制冗余重组的DAC电容阵列可以明显提高模数转换器的转换速度和精度，有效降低电路的整体面积和功耗。
传统的逐次逼近型模数转换器采用的是二进制权重电容的DAC结构，且该DAC结构中的二进制权重电容的等效权重随着位数的增加呈指数型增长。具体地，在传统的10位逐次逼近型模数转换器中的DAC电容阵列中，电容组的等效权重由低位到高位为1，2，4，8，16，32，64，128，256，512。本发明重新分配了DAC电容阵列中电容的权值，将DAC电容阵列的最高位第10位的电容组的等效权重29＝512拆成480和32两部分，再将32分成1，1，2，4，4，4，8，8，其中一个1作为冗余位也即重新分配后的电容阵列中的第一个电容组的电容权重，将另一个1与第一个电容组的等效权重1相加，得到重新分配后的第二个电容组的等效权重2，将2与第二个电容组的等效权重2相加，得到重新分配后的第三个电容组的等效权重4，将4与第三个电容组的等效权重4相加，得到重新分配后的第四个电容组的等效权重8，将4与第四个电容组的等效权重8相加，得到重新分配后的第五个电容组的等效权重12，将4与第五个电容组的等效权重16相加，得到重新分配后的第六个电容组的等效权重20，将8与第六个电容组的等效权重32相加，得到重新分配后的第七个电容组的等效权重40，将8与第七个电容组的等效权重64相加，得到重新分配后的第八个电容组的等效权重72，重新分配后的第九个电容组的等效权重128，重新分配后的第十个电容组的等效权重256，重新分配后的第十一个电容组的等效权重480，从而得到各所述电容在三级参考电平下的等效权重从最高位到最低位依次为：480，256，128，72，40，20，12，8，4，2，1。这样的设置方式，有利于缩短电路的建立时间，提高模数转换器的精度和速度。
本发明提供的逐次逼近型模数转换器的DAC电容阵列采用三级参考电平和二进制冗余重组相结合的方法进行设计。采用三级参考电平结构的DAC电容阵列可以明显减少单位电容个数，能够有效地降低电路的面积和功耗；采用二进制冗余重组结构的DAC电容阵列可以在量化过程中引入冗余量，对量化过程中的误差进行校准，减少整体量化时间，提高量化速度和精度，而且还兼具二进制DAC易于实现的特点。因此采用三级参考电平和二进制冗余重组的DAC电容阵列可以明显提高模数转换器的转换速度和精度，有效降低电路的整体面积和功耗，减少了成本，提高了经济效益。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

1.一种逐次逼近型模数转换器，其特征在于，所述模数转换器包括：自举开关电路、DAC电容阵列、比较器、逐次逼近逻辑电路和数字校准电路；
所述自举开关电路用于对输入信号进行采样，得到采样信号；
所述DAC电容阵列的输入端与所述自举开关电路的输出端连接；所述DAC电容阵列用于根据所述逐次逼近逻辑电路生成的控制信号对采样信号进行量化，得到量化电压；所述DAC电容阵列包括两路电容子阵列；
所述比较器，与所述电容子阵列的输出端连接，用于比较两路所述电容子阵列输出的所述量化电压，得到比较结果；
所述逐次逼近逻辑电路，与所述比较器连接，用于根据所述比较结果生成控制信号并存储所述比较结果，还用于根据所有所述比较结果输出初始数字码；
所述数字校准电路，与所述逐次逼近逻辑电路连接，用于对所述初始数字码进行逻辑运算转换为数字码；所述数字码的位数与所述模数转换器的精度位数一致。
2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述电容子阵列包括多个电容组；各所述电容组包括多个单位电容；各所述电容组分别对应所述模数转换器的一位；所述电容组的总个数大于所述模数转换器的精度位数；各所述电容组的上极板相连接后作为所述电容子阵列的输出端；所述电容组的下极板通过多路选择开关选择连接的输入量，所述输入量为采样信号、参考电平和地。
3.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，从所述模数转换器的低位到高位选取对应的所述电容子阵列中的前M个电容组构成第一电容序列；选取所述电容子阵列中的去掉所述第一电容序列后的电容组按照从低位到高位排列的前N个电容组构成第二电容序列；将所述电容子阵列中的电容组去掉所述第一电容序列和所述第二电容序列后的电容组构成第三电容序列；M和N均为大于或者等于1的正整数；
所述第一电容序列对应的参考电平为第一参考电平；所述第二电容序列对应的参考电平为第二参考电平；所述第三电容序列对应的参考电平为第三参考电平；所述第三参考电平是所述第二参考电平的2倍；所述第二参考电平是所述第一参考电平的2倍。
4.根据权利要求3所述的逐次逼近型模数转换器，其特征在于，当所述模数转换器的精度位数为10位时，所述电容子阵列包括的电容组的总个数为11个。
5.根据权利要求4所述的逐次逼近型模数转换器，其特征在于，所述第一电容序列包括的电容组的个数为3个；所述第二电容序列包括的电容组的个数为4个；所述第三电容序列包括的电容组的个数为4个。
6.根据权利要求5所述的逐次逼近型模数转换器，其特征在于，所述第一电容序列包括的电容组的容值按照所述模数转换器的低位到高位为1C、2C、4C；所述第二电容序列包括的电容组的容值按照所述模数转换器的低位到高位为4C、6C、10C、20C；所述第三电容序列包括的电容组的容值按照所述模数转换器的低位到高位为18C、32C、64C、120C；C为单位电容。
7.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述自举开关电路包括第一自举开关电路和第二自举开关电路；
所述第一自举开关电路对第一输入信号进行采样，得到第一采样信号；
所述第二自举开关电路对第二输入信号进行采样，得到第二采样信号；
所述DAC电容阵列包括两路电容子阵列分别为第一电容子阵列和第二电容子阵列；
所述第一电容子阵列的输入端与所述第一自举开关电路的输出端连接；所述第一电容子阵列的输出端与所述比较器的同相输入端连接；所述第一电容子阵列用于根据所述控制信号对所述第一采样信号进行量化，得到第一量化电压；
所述第二电容子阵列的输入端与所述第二自举开关电路的输出端连接；所述第二电容子阵列的输出端与所述比较器的反相输入端连接；所述第二电容子阵列用于根据所述控制信号对所述第二采样信号进行量化，得到第二量化电压；
所述第一量化电压输入所述比较器的同相输入端，所述第二量化电压输入所述比较器的反相输入端；所述比较器对所述第一量化电压和所述第二量化电压进行比较得到比较结果。
8.根据权利要求4所述的逐次逼近型模数转换器，其特征在于，所述数字校准电路包括第一缓冲器BUF1、第二缓冲器BUF2、第一全加器FA1、第二全加器FA2、第三全加器FA3、第四全加器FA4、第五全加器FA5、第六全加器FA6、第七全加器FA7和第八全加器FA8；
所述第一缓冲器BUF1的输入端连接第一初始数字码B0，输出端输出第一数字码D0；
所述第二缓冲器BUF2的输入端连接第二初始数字码B1，输出端输出第二数字码D1；
所述第一全加器FA1的输入端连接第三初始数字码B2、第五初始数字码B4和第六初始数字码B5，输出端输出第三数字码D2；
所述第二全加器FA2的输入端连接第四初始数字码B3、第五初始数字码B4和第一全加器FA1的进位端；
所述第三全加器FA3的输入端连接第七初始数字码B6、第八初始数字码B7和第二全加器FA2的输出端，输出端输出第四数字码D3；
所述第四全加器FA4的输入端连接第六初始数字码B5、第二全加器FA2的进位端和第三全加器FA3的进位端，输出端输出第五数字码D4；
所述第五全加器FA5的输入端连接第七初始数字码B6、第十一初始数字码B10和第四全加器FA4的进位端，输出端输出第六数字码D5；
所述第六全加器FA6的输入端连接第八初始数字码B7、第十一初始数字码B10和第五全加器FA5的进位端，输出端输出第七数字码D6；
所述第七全加器FA7的输入端连接第九初始数字码B8、第十一初始数字码B10和第六全加器FA6的进位端，输出端输出第八数字码D7；
所述第八全加器FA8的输入端连接第十初始数字码B9、第十一初始数字码B10和第七全加器FA7的进位端，输出端输出第九数字码D8，进位端输出第十数字码D9。
9.根据权利要求8所述的逐次逼近型模数转换器，其特征在于，所述第一缓冲器BUF1和所述第二缓冲器BUF2均由偶数个反相器串联组成。
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