KR102017310B1 - 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법 - Google Patents

연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법 Download PDF

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Abstract

본 발명에 따른 연속근사 레지스터 아날로그 디지털 변환기(successive approximation register analog digital converter; SAR ADC)의 동작 방법은, 스위칭 에너지 소비 없이 차동 입력 전압을 상/하부 커패시터 어레이의 바톰 플레이트에 샘플링하는 단계, 바이너리 서치 알고리즘에 따라 스케일드-다운(scaled-down) 기준 전압과 접지 전압을 상기 상/하부 커패시터 어레이의 바톰 플레이트에 스위칭 시킴으로써 상기 상/하부 커패시터 어레이의 탑 플레이트의 전압을 변환하는 단계, 및 비교기에서 상기 상/하부 커패시터 어레이의 탑 플레이트 전압을 비교하는 단계를 포함할 수 있다.

Description

연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법{SUCCESSIVE APPROXIMATION REGISTER ANALOG DIGITAL CONVERTER AND OPERATING METHOD THEREOF}
본 발명은 연속근사 레지스터 아날로그 디지털 변환기(SAR ADC; successive approximation register analog digital converter) 및 그것의 동작 방법에 관한 것이다.
SAR(successive approximation register, 연속근사 레지스터) ADC(analog digital converter)는 구조가 간단하고 전력 소모를 최소화 시키는 아날로그 디지털 변환 장치이다. SAR ADC는 디지털 코드를 상위 비트로부터 순차적으로 증가 또는 감소시키면서 조합하여 이를 아날로그 신호와 비교함으로써, 아날로그 입력 신호에 근사화되도록 한다. 통상의 SAR ADC는 N 비트(N은 1 이상의 정수)의 DAC(digital analog converter)와 비교기를 구비하여 구성된다. N 비트 DAC는 N 비트의 디지털 코드를 그에 대응하는 아날로그 전압으로 변환한다. 비교기는 N 비트 DAC로부터 출력되는 아날로그 전압과 변환 대상이 되는 입력 아날로그 신호를 비교한다. 만약 입력된 아날로그 신호가 비교 대상인 DAC로부터의 아날로그 전압보다 크거나 같으면, 비교기 출력은 하이 레벨, 즉 논리 값1의 신호를 출력한다. 반대로, 입력된 아날로그 신호보다 DAC에서 출력되는 아날로그 전압이 더 크다면 비교기는 로우 레벨, 즉 논리 값 0의 신호를 출력한다. 이에 따라, N 비트 DAC에 입력되는 디지털 코드의 최상위 비트(MSB, most significant bit)를 논리 값 1로 설정하고, 입력된 아날로그 신호와 N 비트 DAC로부터 출력되는 아날로그 전압을 비교하면 N 비트 디지털 코드의 MSB의 값을 판정할 수 있다. 이어서, N 비트 DAC에 입력되는 디지털 코드의 후속 비트를 순차적으로 변환하면서 전술한 비교 과정을 반복하여 아날로그 신호에 대응하는 N 비트의 디지털 코드를 결정할 수 있다.
등록특허: 10-1435980, 등록일: 2014년 08월 25일, 제목: 레인지 스케일링을 이용한 SAR ADC. 공개특허: 10-2017-0069140, 공개일: 2017년 06월 20일, 제목: 플래시 지원 연속근사 레지스터형 ADC의 리던던시 장치 및 방법. 공개특허: 10-2014-0102965, 공개일: 2014년 08월 25일, 제목: 축차근사형 아날로그 디지털 변환 장치 및 방법.
B. Yazdani, A. Khorami and M. Sharifkhani, "Low power DAC with single capacitor sampling method for SAR ADCs" (ELECTRONICS LETTERS 7th July 2016 Vol. 52 No. 14 pp. 1209-1210)
본 발명의 목적은 스위칭 에너지 절약을 향상시키는 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 연속근사 레지스터 아날로그 디지털 변환기(successive approximation register analog digital converter; SAR ADC)의 동작 방법은: 스위칭 에너지 소비 없이 차동 입력 전압을 상/하부 커패시터 어레이의 바톰 플레이트에 샘플링하는 단계; 바이너리 서치 알고리즘에 따라 스케일드-다운(scaled-down) 기준 전압과 접지 전압을 상기 상/하부 커패시터 어레이의 바톰 플레이트에 스위칭 시킴으로써 상기 상/하부 커패시터 어레이의 탑 플레이트의 전압을 변환하는 단계; 및 비교기에서 상기 상/하부 커패시터 어레이의 탑 플레이트 전압을 비교하는 단계를 포함할 수 있다.
실시 예에 있어서, 상기 스케일드-다운 기준 전압은 기준전압의 1/4인 것을 특징으로 한다.
실시 예에 있어서, 상기 상/하부 커패시터 어레이의 각각은 상위비트 서브 어레이 및 하위비트 서브 어레이를 포함할 수 있다.
실시 예에 있어서, 상기 상위비트 서브 어레이 및 상기 하위비트 서브 어레이의 각각은 바이너리 가중된 커패시터들을 포함할 수 있다.
실시 예에 있어서, 상기 바이너리 가중된 커패시터들 중에서 가장 큰 커패시터에 상기 차동 입력 전압이 인가되는 것을 특징으로 한다.
실시 예에 있어서, 상기 바톰 플레이트 전압을 변환하는 단계는, 제 1 변환 사이클에서 스위칭 에너지 소비 없이 상기 바톰 플레이트 전압을 변환하는 단계를 포함할 수 있다.
실시 예에 있어서, 상기 탑 플레이트 전압을 변환하는 단계는, 적어도 하나의 변환 사이클에서 원-사이디드 모노토닉(one-sided monotonic) 스위칭에 따라 상기 바톰 플레이트 전압을 변환하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 비교기의 출력 비트를 저장하는 단계를 더 포함할 수 있다.
실시 예에 있어서, 상기 상/하부 커패시터 어레이의 바톰 플레이트의 전압을 변경하기 위하여 상기 바이너리 서치 알고리즘에 의거하여 스위칭 제어 신호를 발생하는 단계를 더 포함할 수 있다.
본 발명의 실시 예에 따른 연속근사 레지스터 아날로그 디지털 변환기는, 샘플 사이클에서 스케일드-다운(scaled-down) 기준 전압을 양입력단 및 음입력단에 인가하는 샘플/홀드 회로; 상기 양입력단 및 상기 음입력단의 각각에 연결된 바이너리 가중된 커패시터들을 갖는 상위비트 서브 어레이; 상기 양입력단 및 상기 음입력단의 각각에 연결된 바이너리 가중된 커패시터들을 갖는 하위비트 서브 어레이; 변환 사이클에서 상기 양입력단과 상기 음입력단의 전압을 비교하는 비교기; 및 상기 변환 사이클에서 바이너리 서치 알고리즘에 따라 상기 스케일드-다운 기준 전압과 접지 전압을 상기 상위비트 서브 어레이 및 상기 하위비트 서브 어레이의 각각의 바톰 플레이트에 스위칭 시킴으로써 상기 상위비트 서브 어레이 및 상기 하위비트 서브 어레이의 각각의 탑 플레이트 전압을 변환하는 SAR 로직을 포함할 수 있다.
본 발명의 실시 예에 따른 연속근사 레지스터 아날로그 디지털 변환기 및 그것의 동작 방법은, 변환 동작에서 스케일드-다운 기준 전압을 이용함으로써 에너지 절약을 크게 기대할 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 실시예의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 본 발명의 실시 예에 따른 연속근사 아날로그 디지털 변환기(SAR ADC; successive approximation register analog digital converter )를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 비교 사이클에서 SDR 스위칭을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 3-비트 SAR ADC에 적용된 SDR 스위칭 시퀀스를 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 스위칭 에너지를 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 SAR ADC의 동작 방법을 예시적으로 보여주는 흐름도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다.
상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. 어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 혹은 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 혹은 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. 본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 혹은 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 혹은 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 혹은 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 혹은 이들을 조합한 것들의 존재 혹은 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 연속근사 아날로그 디지털 변환기(SAR ADC; successive approximation register analog digital converter)를 예시적으로 보여주는 도면이다. 도 1을 참조하면, SAR ADC(100)는 상위 비트(MSB; most significant bits) 서브 어레이(110), 하위 비트(LSB; least significant bits) 서브 어레이(120), 샘플/홀드 회로(130), 비교기(140), 및 SAR 로직(150)를 포함할 수 있다.
MSB 서브 어레이(110)는 비교기(140)의 양입력단(+)에 연결된 상부 MSB 서브 어레이 및 비교기(140)의 음입력단(-)에 연결된 하부 MSB 서브 어레이를 포함할 수 있다. 상부 MSB 서브 어레이는 상부 바이너리 가중된 커패시터들(C, C, 2C, … , 128C) 및 상부 스위치 회로(111)를 포함할 수 있다. 하부 MSB 서브 어레이는 하부 바이너리 가중된 커패시터들(C, C, 2C, … , 128C) 및 하부 스위치 회로(112)를 포함할 수 있다.
스위치 회로들(111, 112)의 각각은 SAR 로직(160)에 의해 제어될 수 있다.
스위치 회로들(111, 112)는 바이너리 가중된 커패시터들(C, C, 2C, … , 128C)의 각각은 스케일드-다운 기준 전압(Vq) 혹은 접지 전압(GND)에 연결할 수 있다.
또한, 스위치 회로(111)는 상부의 최상위 커패시터(128C)를 제 1 입력 전압(Vin)에 연결하고, 스위치 회로(112)는 하부의 최상위 커패시터(128C)를 제 2 입력 전압(Vip)에 연결될 할 수 있다. 한편, 도 1에서 10 비트 SAR ADC를 구현하기 위하여 최상위 커패시터(128C)는 최하위 커패시터(C)의 128(=27)배 이다. 하지만, 본 발명의 비트가 여기에 제한되지 않는다고 이해되어야 할 것이다.
LSB 서브 어레이(120)는 MSB 서브 어레이(110)와 동일한 구조로 구현될 수 있다. 도 1에 도시된 바와 같이, LSB 서브 어레이(110)의 최상위 커패시터들(128C)은 제 1 및 제 2 입력 전압들(Vin, Vip)에 연결될 필요는 없다.
샘플/홀드 회로(130)는 비교기(140)의 양입력단(+) 및 음입력단(-)에 스케일드-다운(scaled-down) 기준 전압(Vq)을 인가하도록 구현될 수 있다. 여기서 스케일드-다운 기준 전압(Vq)은 기준 전압(Vref)의 1/4일 수 있다. 한편, 본 발명의 스케일드-다운 기준 전압(Vq)와 기준 전압(Vref)의 비율이 여기에 제한될 필요는 없다.
비교기(140)는 양입력단(+)의 전압과 음입력단(-)의 전압 차이를 비교하여, 비교 결과에 따른 디지털 값을 출력하도록 구현될 수 있다.
SAR 로직(150)은 비교기(140)의 출력값을 수신하고, 입력 전압(Vip-Vin)에 대응하는 디지털 값(Dout)을 출력하도록 구현될 수 있다.
또한, SAR 로직(150)은 스위치 회로들(111, 112, 121, 122) 및 샘플/홀드 회로(130)를 제어하도록 구현될 수 있다. 실시 예에 있어서, SAR 로직(150)은 바이너리 서치(binary search) 알고리즘에 의거하여 스위치 회로들(111, 112, 121, 122) 및 샘플/홀드 회로(130)를 제어할 수 있다. 예를 들어, SAR 로직(150)는 상/하부 커패시터 어레이의 바톰 플레이트의 전압을 변경하기 위하여 바이너리 서치(binary search) 알고리즘에 의거하여 스위칭 제어 신호를 발생할 수 있다.
실시 예에 있어서, 스위치 회로들(111, 112, 121, 122)의 각각은 트랜지스터로 구현될 수 있다.
본 발명의 실시 예에 따른 SAR ADC(100)는 샘플링 위하여 기준 전압(Vref)의 1/4의 입력 변환 범위를 유지하는 SDR(scaled-down reference) 스위칭 방식을 사용할 수 있다. 변환 단계에서, 스케일드-다운 기준 전압(Vref/4 = Vq)와 접지 전압(GND)만 요구되기 때문에 상당한 에너지가 감소될 수 있다. 또한, 더 많은 에너지를 절약하기 위해 간단한 스위칭이 채택될 수 있다.
아래에서는 설명의 편의를 위하여 3-비트 SAR ADC 가정하고, 이에 따른 에너지의 저감에 대하여 설명하도록 하겠다. 하지만 본 발명의 SAR ADC의 변환 비트가 3-비트에 제한되지 않는다고 이해되어야 할 것이다.
도 2는 본 발명의 실시 예에 따른 비교 사이클에서 SDR 스위칭을 예시적으로 보여주는 도면이다. 비교기(140)의 입력은 1/4로 스케일드-다운 될 수 있다. 샘플링 사이클에서 상/하부 최상위 커패시터들에 각각 제 1 입력 전압(Vin) 제 2 입력 전압(Vip)이 이 입력 되고, 나머지 두 개의 상/하부 커패시터들에 스케일드-다운 기준 전압(Vq)이 입력되고, 상/하부 최하위 커패시터들에 접지 전압(GND)이 인가되고, 양입력단(+) 및 음입력단(-)에 스케일드-다운 기준 전압(Vq)이 인가될 수 있다. 샘플링 사이클 이후에, 첫 번째 비교 사이클에서, 샘플/홀드 스위치가 턴-오프 됨으로써, 상부 CDAC(capacitor digital to analog converter)의 탑-플레이트 전압(Vy)와 하부 CDAC의 탑-플레이트 전압(Vz)이 아래의 수식으로 표현될 수 있다.
Vy = 1/4Vin + Vq
Vz= 1/4Vip + Vq
이때, 4개의 바톰 플레이트의 전압은 [Vin, Vref/4, Vref/4, 0]에서 [Vref/4, Vref/4, 0, 0]로 변환될 수 있다. 첫 번째 변환 사이클에서 소비되는 스위치 에너지는 상/하부 어레이에서 아래의 수학식으로 표현될 수 있다.
Figure 112017124961836-pat00001
따라서, 상부 커패시터 어레이의 스위칭 에너지(Eup)와 하부 커패시터 어레이의 스위칭 어레이(Edown)을 더함으로써, 아래의 수학식과 같은 스위칭 에너지가 구해질 수 있다.
Figure 112017124961836-pat00002
상술 된 바와 같이, 첫번째 변환 사이클, 즉 MSB 변환 사이클에서 스위칭 에너지의 합은 0이다.
도 3은 본 발명의 실시 예에 따른 3-비트 SAR ADC에 적용된 SDR 스위칭 시퀀스를 예시적으로 보여주는 도면이다. 도 3을 참조하면, 3-비트 SAR ADC의 완벽한 변환 사이클을 보여주고 있다. 샘플링 단계 후, 도 2에서 설명된 바와 같이 MSB 변환이 에너지 손실 없이 진행될 수 있다. 두번째 변환 사이클에서, 상/하부 어레이에서 바톰 플레이트 전압은 [Vref/4, Vref/4, 0, 0]에서 [Vref/4/ Vref/4, Vref/4, Vref/4-로 변환될 수 있다. 그 뒤에 나머지 커패시터 어레이는 [Vref/4, Vref/4, 0, 0]의 바톰 플레이트 전압을 가질 수 있다. 예를 들어, 원-사이디드 모노토닉(one-sided monotonic) 스위칭은 비교 결과에 따라 [Vref/4, Vref/4, 0, 0]으로부터 [Vref/4, 0, 0, 0] 및 [Vref/4, Vref/4, Vref/4, 0] 중 어느 하나로 변환될 수 있다. 추가로, 원-사이드디 모노토닉 변환에서, 2개의 전압들(Vref/4, 0)만 사용되기 때문에 스위칭 에너지가 줄어들고, 간단하게 변화 로직을 구현할 수 있다.
도 4는 본 발명의 실시 예에 따른 스위칭 에너지를 보여주는 도면이다. 도 4에서는 10-비트 SAR ADC과 통상적인 SAR ADC 사이의 스위칭 에너지를 비교한 시뮬레이션 결과를 보여준다. 표 1은 10-비트 SAR ADC를 비교한 표이다.
방법 스위칭 에너지
(CVref2)		 에너지 절약(%) 기준 전압
Conventional 1363.33 기준 Vref, GND
Capacitor splitting 852.33 37.48 Vref, GND
Vcm-based 170.17 87.52 Vref, Vcm, GND
Tri-level 42.42 96.89 Vref, Vcm, GND
VMS 31.88 97.66 Vref, Vcm, GND
Xie et al. 42.17 96.91 Vref, Vcm, GND
Tong and Zhang 15.88 98.83 Vref, Vcm, GND
Proposed 5.30 99.61 Vref/4, GND
도 4 및 표 1을 참조하면, 본 발명의 SAR ADC는 종래의 그것과 비교하여 99.61%의 에너지 절약을 기대할 수 있다. 이러한 에너지 절약의 주요 이유는 스케일드-다운 기준 전압(Vref/4)을 사용하기 때문이다.
도 5는 본 발명의 실시 예에 따른 SAR ADC의 동작 방법을 예시적으로 보여주는 흐름도이다. 도 1 내지 도 5를 참조하면, SAR ADC의 동작 방법은 다음과 같이 진행될 수 있다.
도 2에 설명된 바와 같이 스위칭 에너지 소비 없이 상/하부 커패시터 어레이에서 입력 전압들(Vin, Vip)이 샘플링 될 수 있다(S110). 샘플링 이후에, 스케일드-다운 기준 전압(Vq)과 접지 전압(GND)을 이용하여 상/하부 커패시터 어레이에서 SAR 로직의 제어에 따라 스위칭 동작이 수행될 수 있다(S120). 예를 들어, 바이너리 서치 알고리즘에 따라 스케일드-다운(scaled-down) 기준 전압(Vq)과 접지 전압(GND)을 상/하부 커패시터 어레이의 바톰 플레이트에 스위칭 시킴으로써 상/하부 커패시터 어레이의 탑 플레이트의 전압이 변환될 수 있다. 이후 비교기(140)의 입력단(+)과 음입력단(-) 사이의 전압 차이가 출력될 수 있다(S130). 즉, 비교기(140)는 상/하부 커패시터 어레이의 탑 플레이트 전압들을 비교하고, 비교 결과를 출력할 수 있다. 이러한 비교기(140)의 출력 동작은 입력 전압들(Vin, Vip)에 대한 변환 동작의 일부일 수 있다.
본 발명에 따른 단계들 및/또는 동작들은 기술분야의 통상의 기술자에 의해 이해될 수 있는 것과 같이, 다른 순서로, 또는 병렬적으로, 또는 다른 에포크(epoch) 등을 위해 다른 실시 예들에서 동시에 일어날 수 있다.
실시 예에 따라서는, 단계들 및/또는 동작들의 일부 또는 전부는 하나 이상의 비-일시적 컴퓨터-판독가능 매체에 저장된 명령, 프로그램, 상호작용 데이터 구조(interactive data structure), 클라이언트 및/또는 서버를 구동하는 하나 이상의 프로세서들을 사용하여 적어도 일부가 구현되거나 또는 수행될 수 있다. 하나 이상의 비-일시적 컴퓨터-판독가능 매체는 예시적으로 소프트웨어, 펌웨어, 하드웨어, 및/또는 그것들의 어떠한 조합일 수 있다. 또한, 본 명세서에서 논의된 "모듈"의 기능은 소프트웨어, 펌웨어, 하드웨어, 및/또는 그것들의 어떠한 조합으로 구현될 수 있다.
본 발명의 실시 예들의 하나 이상의 동작들/단계들/모듈들을 구현/수행하기 위한 하나 이상의 비-일시적 컴퓨터-판독가능 매체 및/또는 수단들은 ASICs(application-specific integrated circuits), 표준 집적 회로들, 마이크로 컨트롤러를 포함하는, 적절한 명령들을 수행하는 컨트롤러, 및/또는 임베디드 컨트롤러, FPGAs(field-programmable gate arrays), CPLDs(complex programmable logic devices), 및 그와 같은 것들을 포함할 수 있지만, 여기에 한정되지는 않는다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
100: SAR ADC
110: 상위 비트 서브 어레이
120: 하위 비트 서브 어레이
130: 샘플/홀드 회로
140: 비교기
150: SAR 로직

Claims (10)

  1. 연속근사 레지스터 아날로그 디지털 변환기(successive approximation register analog digital converter; SAR ADC)의 동작 방법에 있어서:
    스위칭 에너지 소비 없이 차동 입력 전압을 상/하부 커패시터 어레이의 바톰 플레이트에 샘플링하는 단계;
    바이너리 서치 알고리즘에 따라 스케일드-다운(scaled-down) 기준 전압과 접지 전압을 상기 상/하부 커패시터 어레이의 바톰 플레이트에 스위칭 시킴으로써 상기 상/하부 커패시터 어레이의 탑 플레이트의 전압을 변환하는 단계; 및
    비교기에서 상기 상/하부 커패시터 어레이의 탑 플레이트 전압들을 비교하는 단계를 포함하고,
    상기 스케일드-다운 기준 전압은 기준 전압의 1/4이고,
    상기 상/하부 커패시터 어레이의 각각은 상위비트 서브 어레이 및 하위비트 서브 어레이를 포함하고,
    상기 상위비트 서브 어레이 및 상기 하위비트 서브 어레이의 각각은 바이너리 가중된 커패시터들을 포함하고,
    상기 바이너리 가중된 커패시터들 중에서 가장 큰 커패시터에 상기 차동 입력 전압이 인가되고,
    상기 바톰 플레이트 전압을 변환하는 단계는,
    제 1 변환 사이클에서 스위칭 에너지 소비 없이 상기 바톰 플레이트 전압을 변환하는 단계를 포함하고,
    상기 탑 플레이트 전압을 변환하는 단계는,
    적어도 하나의 변환 사이클에서 원-사이디드 모노토닉(one-sided monotonic) 스위칭에 따라 상기 바톰 플레이트 전압을 변환하는 단계를 더 포함하는 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제 1 항에 있어서,
    상기 비교기의 출력 비트를 저장하는 단계를 더 포함하는 방법.
  9. 제 1 항에 있어서,
    상기 상/하부 커패시터 어레이의 바톰 플레이트의 전압을 변경하기 위하여 상기 바이너리 서치 알고리즘에 의거하여 스위칭 제어 신호를 발생하는 단계를 더 포함하는 방법.
  10. 샘플 사이클에서 스케일드-다운(scaled-down) 기준 전압을 양입력단 및 음입력단에 인가하는 샘플/홀드 회로;
    상기 양입력단 및 상기 음입력단의 각각에 연결된 바이너리 가중된 커패시터들을 갖는 상위비트 서브 어레이;
    상기 양입력단 및 상기 음입력단의 각각에 연결된 바이너리 가중된 커패시터들을 갖는 하위비트 서브 어레이;
    변환 사이클에서 상기 양입력단과 상기 음입력단의 전압을 비교하는 비교기; 및
    상기 변환 사이클에서 바이너리 서치 알고리즘에 따라 상기 스케일드-다운 기준 전압과 접지 전압을 상기 상위비트 서브 어레이 및 상기 하위비트 서브 어레이의 각각의 바톰 플레이트에 스위칭 시킴으로써 상기 상위비트 서브 어레이 및 상기 하위비트 서브 어레이의 각각의 탑 플레이트 전압을 변환하는 SAR 로직을 포함하고,
    상기 스케일드-다운 기준 전압은 기준 전압의 1/4이고,
    상기 상/하부 커패시터 어레이의 각각은 상위비트 서브 어레이 및 하위비트 서브 어레이를 포함하고,
    상기 상위비트 서브 어레이 및 상기 하위비트 서브 어레이의 각각은 바이너리 가중된 커패시터들을 포함하고,
    상기 바이너리 가중된 커패시터들 중에서 가장 큰 커패시터에 차동 입력 전압이 인가되고,
    상기 SAR 로직은, 제 1 변환 사이클에서 스위칭 에너지 소비 없이 상기 바톰 플레이트 전압을 변환하고, 적어도 하나의 변환 사이클에서 원-사이디드 모노토닉(one-sided monotonic) 스위칭에 따라 상기 바톰 플레이트 전압을 변환하는 연속근사 레지스터 아날로그 디지털 변환기.
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