KR101422963B1 - 다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 - Google Patents

다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 Download PDF

Info

Publication number
KR101422963B1
KR101422963B1 KR1020120157543A KR20120157543A KR101422963B1 KR 101422963 B1 KR101422963 B1 KR 101422963B1 KR 1020120157543 A KR1020120157543 A KR 1020120157543A KR 20120157543 A KR20120157543 A KR 20120157543A KR 101422963 B1 KR101422963 B1 KR 101422963B1
Authority
KR
South Korea
Prior art keywords
signal
channel
analog
capacitor
split
Prior art date
Application number
KR1020120157543A
Other languages
English (en)
Other versions
KR20140087375A (ko
Inventor
백광현
조성진
김주언
김용신
Original Assignee
중앙대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 중앙대학교 산학협력단 filed Critical 중앙대학교 산학협력단
Priority to KR1020120157543A priority Critical patent/KR101422963B1/ko
Publication of KR20140087375A publication Critical patent/KR20140087375A/ko
Application granted granted Critical
Publication of KR101422963B1 publication Critical patent/KR101422963B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
    • H03M1/1245—Details of sampling arrangements or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

본 발명은 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법을 개시한다. 본 발명에 따르면, 순차적으로 입력되는 디지털 신호를 아날로그 신호로 변환하여 상기 기준 전압신호를 생성하는 제1 스플릿 커패시터 어레이; 외부로부터 입력되는 복수의 아날로그 입력 전압 중 하나를 선택적으로 홀드하여 홀드 전압신호를 생성하는 제2 스플릿 커패시터 어레이; 상기 기준 전압신호와 상기 홀드 전압신호를 비교하여 비교 신호를 출력하는 비교부; 및 상기 비교 신호를 이용하여 상기 제1 스플릿 커패시터 어레이로 상기 디지털 신호를 순차적으로 출력하고, 상기 제2 스플릿 커패시터 어레이로 채널 제어 신호를 출력하는 신호 처리부를 포함하되, 상기 제2 스플릿 커패시터 어레이는 상기 채널 제어 신호에 따라 상기 복수의 아날로그 입력 전압 중 하나에 대한 홀드 전압신호를 생성하는 연속 근사 레지스터 아날로그-디지털 변환기가 제공된다.

Description

다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법{SUCCESSIVE APPROXIMATION REGISTER ANALOG DISITAL CONVERTER FOR EXTRACTING MULTI-CHANNEL BI0-SIGNAL AND ANALOG DIGITAL CONVERTING METHODE USING THE SAME}
본 발명은 다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법에 관한 것으로서, 적은 면적 및 전력 소모로 다채널 생체 신호를 디지털 신호로 변환할 수 있는 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법에 관한 것이다.
최근에 인간의 몸의 미세신호들(ECG, EMG, EEG)를 측정하여 몸의 상태를 분석하는 기술들이 발달하고 있다.
특히 뇌의 신호인 EEG신호는 보다 정확한 분석을 위하여 많은 채널을 필요할 뿐 아니라, 장시간 동안 진행된 많은 데이터를 요구한다.
이렇게 분석된 EEG 신호는 Neurosurgery뿐 아니라, 만성질환조짐(chronic seizure) 등을 미리 예견하여 발병 및 치료에 큰 도움이 된다. 또한 최근에는 인간의 몸에 이식되어 실시간으로 인간의 몸의 미세 신호를 측정하는 형태로 발전되어 가고 있다.
이러한 미세신호를 검출하기 위한 시스템은 인간의 몸에 이식되고 매우 작은 출력을 검출해야 하기 때문에 낮은 전력 및 저잡음 특성을 가져야 한다. 저잡음 특성을 가지는 LNA(Low Noise Amplifier, 저잡음 증폭기)를 통해 증폭된 아날로그 신호는 ADC(Analog-to-Digital Converter)를 통해 디지털 신호로 변환되어 DSP(Digital Signal Processing)으로 분석 및 제어된다.
상기한 신호들을 검출하기 위한 시스템들은 매우 작은 신호를 검출하기 위한 각 채널마다의 LNA 회로와 여러 채널의 아날로그 신호를 스위칭하는 아날로그 MUX 및 적은 전력 소모의 특징을 가지는 하나의 SAR-ADC(SUCCESSIVE APPROXIMATION REGISTER ANALOG DISITAL CONVERTER)로 구성된다. LNA 회로는 기본적으로 저잡음 특성을 가지며, 외부 환경에서의 잡음에서 미세신호들을 검출하여 증폭하는 역할을 하고, 중간의 아날로그 MUX는 수십, 수백개의 채널을 통해 증폭되어진 각각의 아날로그 신호중 하나를 선택하여 뒷단의 ADC에 연결해주는 역할을 수행한다. 기본적으로 이들 미세신호는 대역이 매우 낮기 때문에 하나의 ADC를 공유하여 사용하는 것이 기존 구조의 방식이다.
도 1은 종래기술에 따른 아날로그 MUX를 이용한 SAR-ADC를 도시한 도면이다.
도 1에 도시된 바와 같이, 종래의 multi-channel analog processing IC는 채널 수만큼의 IA(Instrument Amplifier)가 존재하고 이들의 출력을 선택하여 SAR-ADC에 연결해주기 위한 아날로그 MUX가 존재한다. 하지만 타이밍도(timing diagram)에서 볼 수 있듯이 샘플링 시간이 변환(conversion) 시간에 비해서 짧고, 채널 수가 많아짐에 따라 점점 짧아지는 것을 알 수 있다.
이렇게 짧은 샘플링 시간은 결국 앞단의 IA의 높은 대역폭(Band width)를 요구할 뿐만 아니라 아날로그 MUX에도 부담을 주기 때문에 전체적으로 많은 전력 소모와 큰 면적을 요구하게 된다. 이러한 단점을 극복한 구조가 도 2에 도시된다.
도 2는 종래기술에 따른 디지털 MUX를 이용한 SAR-ADC를 도시한 도면이다. .
도 2에 도시된 SAR-ADC는 도 1에서 IA와 아날로그 MUX의 부담을 없애는 구조이다. 기본적으로 dual-capacitive array 구조를 이용하며, 도 2의 타이밍도에서 볼 수 있듯이 샘플링 시간을 채널 수에 상관없이 변환(conversion) 시간과 비슷하게 만드는 방식이다.
이 구조는 샘플링 커패시터(capacitor)이자 DAC 역할을 담당하는 CDAC와 dynamic 비교기를 한 쌍으로 채널 수만큼 가지는데, 선택되어진 채널의 CDAC과 비교기는 AD 변환을 수행하고 나머지는 CDAC들은 독립적으로 각각의 샘플링을 수행하고 SAR-ADC 내부에 N:1의 Digital MUX가 선택되어진 채널의 CDAC과 비교기을 뒷단의 SAR Logic과 연결하여 operation을 수행한다.
이 구조는 전력 소모를 줄이기 위한 dual-capacitive array 구조를 보다 효과적으로 사용하여 전체적인 Multi-channel analog processing IC 구조의 면적의 줄이고 전력 소모 또한 줄이고 있다.
그러나, 채널 수만큼의 비교기를 사용함으로써 각각의 오프셋(offset)이 다르게 발생한다는 단점이 있고, dual-capacitive array 구조를 사용함으로써, 사용되지 않는 큰 면적의 capacitor가 존재한다는 단점을 가지고 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 면적 및 전력 소모를 줄이면서도 변환 효율을 높일 수 있는 다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법을 제안하고자 한다.
상기한 목적을 달성하기 위해, 본 발명의 바람직한 일 실시예에 따르면, 순차적으로 입력되는 디지털 신호를 아날로그 신호로 변환하여 상기 기준 전압신호를 생성하는 제1 스플릿 커패시터 어레이; 외부로부터 입력되는 복수의 아날로그 입력 전압 중 하나를 선택적으로 홀드하여 홀드 전압신호를 생성하는 제2 스플릿 커패시터 어레이; 상기 기준 전압신호와 상기 홀드 전압신호를 비교하여 비교 신호를 출력하는 비교부; 및 상기 비교 신호를 이용하여 상기 제1 스플릿 커패시터 어레이로 상기 디지털 신호를 순차적으로 출력하고, 상기 제2 스플릿 커패시터 어레이로 채널 제어 신호를 출력하는 신호 처리부를 포함하되, 상기 제2 스플릿 커패시터 어레이는 상기 채널 제어 신호에 따라 상기 복수의 아날로그 입력 전압 중 하나에 대한 홀드 전압신호를 생성하는 연속 근사 레지스터 아날로그-디지털 변환기가 제공된다.
상기 제1 스플릿 커패시터 어레이는, 제1 노드에 연결되며, 정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하는 제1 커패시터 뱅크; 제2 노드에 연결되며, 정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하는 제2 커패시터 뱅크; 상기 제1 노드와 상기 제2 노드 사이에 결합된 제1 스플릿 커패시터를 포함할 수 있다.
상기 제2 스플릿 커패시터 어레이는, 제3 노드에 연결되며, 정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하는 제3 커패시터 뱅크; 상기 제3 노드와 제4 노드 사이에 결합되는 제2 스플릿 커패시터; 및 상기 복수의 아날로그 입력 전압의 개수만큼 제공되며, 상기 신호 처리부에 의해 선택된 하나만이 상기 제4 노드에 연결되는 복수의 채널 커패시터 뱅크를 포함할 수 있다.
상기 복수의 채널 커패시터 뱅크는, 정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하되, 상기 스위치들은 상기 신호 처리부의 제어에 따라 전원 전압, 접지 및 상기 복수의 아날로그 입력 전압 중 하나에 연결될 수 있다.
상기 복수의 채널 커패시터 뱅크는, 상기 신호 처리부의 채널 제어 신호에 따라 동작하는 채널 스위치를 더 포함할 수 있다.
상기 채널 제어 신호는 채널 선택 신호 및 샘플링 신호를 포함하며, 상기 채널 스위치는, 상기 제4 노드에 연결되고 상기 채널 선택 신호에 따라 동작하는 제1 채널 스위치; 및 상기 샘플링 신호에 따라 동작하고 접지와 연결되는 제2 채널 스위치를 포함할 수 있다.
상기 신호 처리부는 소정 시간에 상기 복수의 채널 커패시터 뱅크 중 하나의 제1 채널 스위치를 닫기 위한 채널 선택 신호를 출력할 수 있다.
상기 복수의 커패시터 뱅크 중 상기 채널 선택 신호 및 상기 샘플링 신호가 모두 하이인 채널 커패시터 뱅크가 클럭 신호의 하향 엣지에서 아날로그 입력 전압을 홀드할 수 있다.
상기 비교부는 상기 복수의 채널 커패시터 뱅크에 대해 하나로 제공될 수 있다.
본 발명의 다른 측면에 따르면, 제1 스플릿 커패시터 어레이, 제2 스플릿 커패시터 어레이 및 비교부를 포함하는 아날로그-디지털 변환 방법으로서, 상기 제1 스플릿 커패시터 어레이로 순차적으로 디지털 신호를 출력하는 단계-상기 순차적으로 입력되는 디지털 신호를 아날로그 신호로 변환하여 기준 전압신호를 생성함-; 상기 제2 스플릿 커패시터 어레이로 채널 제어 신호를 출력하는 단계-상기 제2 스플릿 커패시터 어레이는 상기 채널 제어 신호에 따라 외부로부터 입력되는 복수의 아날로그 입력 전압 중 하나를 선택적으로 홀드하여 홀드 전압신호를 생성함-; 상기 비교부로부터 상기 기준 전압신호 및 상기 홀드 전압신호의 비교에 의해 출력된 비교 신호를 이용하여 상기 제1 스플릿 커패시터 어레이로 출력할 디지털 신호 및 상기 채널 제어 신호를 결정하는 단계를 포함하는 아날로그-디지털 변환 방법이 제공된다.
본 발명에 따르면, 복수의 채널 커패시터 뱅크 중 하나를 선택하여 홀드 전압신호를 비교부에 인가하기 때문에 하나의 비교기만 사용할 수 있는 장점이 있다.
도 1은 종래기술에 따른 아날로그 MUX를 이용한 SAR-ADC를 도시한 도면.
도 2는 종래기술에 따른 디지털 MUX를 이용한 SAR-ADC를 도시한 도면.
도 3은 본 발명의 바람직한 일 실시예에 따른 아날로그-디지털 변환기의 블록도.
도 4는 본 발명에 따른 아날로그-디지털 변환기의 상세 구성을 도시한 도면.
도 5 내지 도 7은 첫 번째 채널 커패시터 뱅크가 선택되는 경우의 타이밍도 및 스위치 상태를 도시한 도면.
도 8은 본 발명에 따른 듀얼 오퍼레이션 동작 과정을 나타낸 도면.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면 번호에 상관없이 동일한 수단에 대해서는 동일한 참조 번호를 사용하기로 한다.
도 3은 본 발명의 바람직한 일 실시예에 따른 아날로그-디지털 변환기의 블록도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 아날로그 디지털 변환기(300)는 디지털-아날로그 변환부(302), 비교부(304) 및 신호 처리부(306)를 포함할 수 있다.
디지털-아날로그 변환부(302)는 단위(unit) 커패시터의 정수 배의 커패시턴스를 갖는 커패시터들 및 스플릿 커패시터를 포함하는 스플릿(split) 커패시터 어레이를 포함한다.
디지털-아날로그 변환부(302)는 신호 처리부(306)가 순차적으로 출력하는 디지털 신호를 아날로그 신호로 변환하여 기준 전압신호를 생성하고, 이를 비교부(304)로 출력한다.
또한, 디지털-아날로그 변환부(302)는 외부로부터 입력되는 아날로그 입력 전압(VIN)을 샘플 앤 홀드(Sample and Hold)하여 생성한 홀드 전압신호를 비교부(304)로 출력한다.
본 발명에 따른 디지털-아날로그 변환부(302)는 기준 전압신호를 발생시키는 제1 스플릿 커패시터 어레이(320)와 홀드 전압신호를 발생시키는 제2 스플릿 커패시터 어레이(322)를 포함한다.
바람직하게, 제2 스플릿 커패시터 어레이(322)는 복수의 아날로그 입력 전압 중 하나를 선택하여 이를 홀드할 수 있는 구조를 포함한다.
본 발명에 따른 제2 스플릿 커패시터 어레이(322)의 구조 및 동작에 대해서는 하기에서 상세하게 설명될 것이다.
비교부(304)는 홀드 전압신호를 기준 전압신호와 비교하여 비교 신호를 출력한다.
신호 처리부(306)는 비교 신호를 이용하여 연속 근사를 수행하며, 이에 따른 디지털 신호(SAR)를 출력한다.
본 발명에 따른 신호 처리부(306)는 출력 레지스터를 포함할 수 있다.
출력 레지스터는 디지털 신호(SAR)를 저장하고, 신호 처리부(306)에 의해 결정된 디지털 신호를 최종적인 출력 데이터로 출력한다.
본 발명에 따른 아날로그-디지털 변환기(300)는 연속 근사 기법을 사용한다.
연속 근사 기법의 원리는 다음과 같다.
아날로그 신호의 샘플링된 값을 나타내는 디지털 코드의 각 비트는 최상위 비트(MSB)로부터 시작해서 하나의 반복 과정(single iteration)을 통해 결정된다.
최상위 비트(MSB)는 특별한 논리 값(예를 들면, 1)으로 두고, 다음 비트는 다른 논리 값(예를 들면, 0)으로 둔다. 결과 숫자는 디지털-아날로그 변환부(302)를 사용하여 중간(intermediate) 아날로그 신호로 변환된다.
아날로그 신호의 샘플링된 값이 중간 아날로그 신호보다 낮은 전압 레벨을 가지면, 디지털 코드의 최상위 비트(MSB)는 "0"으로 결정된다. 반대로, 아날로그 신호의 샘플링된 값이 중간 아날로그 신호보다 높은 전압 레벨을 가지면, 디지털 코드의 최상위 비트(MSB)는 "1"로 결정된다. 다음 최상위 비트(next significant bit)는 "1"로 설정되고, 그 다음 비트는 "0"으로 설정될 수 있다. 이런 식으로 결정된 숫자는 새로운 중간 아날로그 신호로 사용된다. 새로운 중간 아날로그 신호는 대응하는 디지털 코드의 다음 비트(next significant bit)를 결정하기 위해 아날로그 신호의 샘플링된 값과 비교된다. 디지털 코드의 모든 비트가 결정될 때까지 이러한 근사 과정이 계속된다.
도 4는 본 발명에 따른 아날로그-디지털 변환기의 상세 구성을 도시한 도면이다.
도 4는 아날로그-디지털 변환기 중 비교부(304)로 기준 전압신호와 홀드 전압신호를 입력하는 디지털-아날로그 변환부(302)의 상세 구성을 도시한 것이다.
도 4에 도시된 바와 같이, 본 발명에 따른 디지털-아날로그 변환부(302)는 제1 스플릿 커패시터 어레이(320) 및 제2 스플릿 커패시터 어레이(322)를 포함할 수 있다.
제1 스플릿 커패시터 어레이(320)는 커패시턴스가 정수 배인 커패시터들의 집합인 제1 커패시터 뱅크(Capacitor BANK: CBANK, 400), 제2 커패시터 뱅크(CBANK, 402)와 이들 사이에 배치되는 제1 스플릿 커패시터(405)를 포함한다.
제1 스플릿 커패시터 어레이(320)는 신호 처리부(306)의 디지털 신호를 아날로그 신호로 변환하여 생성한 기준 전압신호를 비교부(304)로 입력한다.
본 발명에 따른 아날로그-디지털 변환기(300)는 인간의 몸에서 검출되는 미세 신호를 복수의 채널로 검출하기 위한 변환기일 수 있으며, 이처럼 복수의 채널이 존재하는 경우 채널간 오프셋을 제거하기 위해 하나의 비교부(304)만을 사용할 수 있는 구조를 제안한다.
이를 위해, 본 발명에 따른 제2 스플릿 커패시터 어레이(322)는 제3 커패시터 뱅크(404), 복수의 아날로그 입력 전압에 따라 동작하는 복수의 채널 커패시터 뱅크(410) 및 이들 사이에 배치되는 제2 스플릿 커패시터(407)를 포함하며, 비교부(304)로 홀드 전압신호를 입력한다.
도 4에 도시된 바와 같이, 제1 내지 제3 커패시터 뱅크(400,402,404)는 각각의 노드(Node 1 내지 Node 3)에 연결되며 정수 배의 커패시턴스를 갖는 커패시터들(406) 및 커패시터들 각각에 연결되는 스위치들(408)를 포함하며, 각 스위치는 신호 처리부(306)의 디지털 신호에 따라 전원 전압 또는 접지 중 하나에 연결된다.
제1 내지 제3 커패시터 뱅크의 스위치(408)의 스위칭 동작은 신호 처리부(306)에 의해 제어된다.
한편, 본 발명에 따른 복수의 채널 커패시터 뱅크(410)는 제4 노드(Node4)에 연결되며 정수 배의 커패시턴스를 갖는 커패시터들(412) 및 각 커패시터들 각각에 연결되는 스위치들(414)를 포함한다.
본 발명에 따른 채널 커패시터 뱅크(410)의 스위치들(414)은 전원 전압 또는 접지뿐만 아니라, 아날로그 입력 전압(VIN[0:N-1]) 중 하나와 연결된다.
본 발명에 따르면, N개의 채널을 통해 아날로그 입력 전압을 홀드하여 디지털로 변환하는 경우, 채널 커패시터 뱅크(410)는 N개(410-N) 제공될 수 있으며, 각각의 채널 커패시터 뱅크(410-N)에는 N개의 아날로그 입력 전압 중 하나와 연결된다.
도 4는 4개의 채널을 가정한 것으로서, 각각의 채널 커패시터 뱅크(410-1 내지 410-4)에는 VIN[0] 내지 VIN[3]이 각각 입력된다.
본 발명에 따르면, 소정 시점에 복수의 채널 중 하나에 상응하는 채널 커패시터 뱅크(410-n)가 선택되고, 제3 커패시터 뱅크(404)와 선택된 채널 커패시터 뱅크(410-n)가 동작하여 비교부(304)로 홀드 전압신호가 입력된다.
본 발명에 따른 채널 커패시터 뱅크(410)는 채널 스위치(416,418)를 포함할 수 있으며,
본 발명에 따른 채널 스위치는 제1 채널 스위치(416) 및 제2 채널 스위치(418)를 포함할 수 있으며, 신호 처리부(306)의 채널 제어 신호에 따라 제1 채널 스위치(416) 및 제2 채널 스위치(418)가 동작하여 복수의 채널 커패시터 뱅크(410-N) 중 하나가 선택된다. 여기서, 채널 선택은 복수의 채널 커패시터 뱅크(410) 중 하나만이 제4 노드에 연결되는 것으로 정의될 수 있다.
채널 제어 신호는 제1 스위치(416)로 입력되는 채널 선택 신호(SEL 신호) 및 제2 스위치(418)로 입력되는 샘플링 신호(SAM_bar)를 포함할 수 있다.
본 발명에 따른 신호 처리부(306)는 선택된 채널에 상응하는 채널 커패시터 뱅크(410)의 채널 선택 신호 및 샘플링 신호를 하이 신호로 출력하며, 도 4 내지 도 6에 도시된 바와 같이, 채널 선택 신호 및 샘플링 신호가 모두 하이인 구간에서 클럭 신호가 아날로그 입력 전압의 홀드가 이루어진다.
도 5 내지 도 7은 첫 번째 채널 커패시터 뱅크(410-1)가 선택되는 경우를 예로 도시한 것이다.
이처럼 첫 번째 채널 커패시터 뱅크(410-1)가 선택되는 경우, 나머지 채널 커패시터 뱅크(410-2 내지 410-4)의 아날로그 입력 전압은 샘플링은 이루어지지만 도 7에 도시된 바와 같이, 제1 채널 스위치(416)는 열리고 제2 채널 스위치(418)는 닫힌 상태가 되기 때문에 첫 번째 커패시터 뱅크(410-1)의 출력에 영향을 미치지 않게 된다.
이처럼 채널 스위치(416,418)를 포함하는 채널 커패시터 뱅크(410)를 제공하는 경우, 종래와 같이 아날로그 MUX가 없이도 하나의 아날로그 입력 전압을 선택할 수 있으며, 채널간 간섭이 없어지고 샘플링 시간을 늘릴 수 있게 된다.
본 발명에 따르면, 첫 번째 채널 커패시터 뱅크(410-1)가 선택된 이후 연속 근사 기법을 통해 최종적으로 상기한 채널 커패시터 뱅크(410-1)로 입력되는 아날로그 입력 전압에 대한 디지털 신호를 출력하며, 이후, 다음 채널 커패시터 뱅크(410)를 선택하여 동일한 과정을 반복 수행한다.
도 8은 본 발명에 따른 듀얼 오퍼레이션 동작을 설명하기 위한 도면이다.
도 8의 (a)에 도시된 바와 같이, 종래에는 아날로그 입력 전압의 샘플 앤 홀드가 이루어진 후 클럭 신호의 상향 엣지 또는 하향 엣지 중 하나에서만 비트를 결정하는 반면, 본 발명은 도 8의 (b) 도시된 바와 같이, 상향 엣지 및 하향 엣지 모두에서 비트를 결정하기 때문에 적은 수의 클럭을 필요로 한다.
이하에서는 본 발명에 따른 아날로그 디지털 변환 과정을 설명한다.
이하에서의 설명은 신호 처리부(306)의 동작을 중심으로 설명한다.
본 발명에 따르면, 제1 스플릿 커패시터 어레이(320), 제2 스플릿 커패시터 어레이(322) 및 비교부(304)를 포함하는 아날로그 디지털 변환기에서, 신호 처리부(304)는 제1 스플릿 커패시터 어레이(320)로 순차적으로 디지털 신호를 출력하며, 제1 스플릿 커패시터 어레이(320)는 이를 아날로그 신호로 변환하여 기준 전압신호를 생성한다.
한편 신호 처리부(304)는 제2 스플릿 커패시터 어레이(322)로 채널 제어 신호를 출력하며, 제2 스플릿 커패시터 어레이(322)는 채널 제어 신호에 따라 외부로부터 입력되는 복수의 아날로그 입력 전압 중 하나를 선택적으로 홀드하여 홀드 전압신호를 생성한다.
비교부는 기준 전압신호와 홀드 전압신호의 차이에 따른 비교 신호를 출력하고, 신호 처리부(306)는 수신된 비교 신호를 이용하여 상기와 같은 디지털 신호 및 채널 제어 신호를 결정하고 출력한다.
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대해 통상의 지식을 가진 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (10)

  1. 순차적으로 입력되는 디지털 신호를 아날로그 신호로 변환하여 기준 전압신호를 생성하는 제1 스플릿 커패시터 어레이;
    외부로부터 입력되는 복수의 아날로그 입력 전압 중 하나를 선택적으로 홀드하여 홀드 전압신호를 생성하는 제2 스플릿 커패시터 어레이;
    상기 기준 전압신호와 상기 홀드 전압신호를 비교하여 비교 신호를 출력하는 비교부; 및
    상기 비교 신호를 이용하여 상기 제1 스플릿 커패시터 어레이로 상기 디지털 신호를 순차적으로 출력하고, 상기 제2 스플릿 커패시터 어레이로 채널 제어 신호를 출력하는 신호 처리부를 포함하되,
    상기 제2 스플릿 커패시터 어레이는 상기 채널 제어 신호에 따라 상기 복수의 아날로그 입력 전압 중 하나에 대한 홀드 전압신호를 생성하고,
    상기 제1 스플릿 커패시터 어레이는,
    제1 노드에 연결되며, 정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하는 제1 커패시터 뱅크;
    제2 노드에 연결되며, 정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하는 제2 커패시터 뱅크; 및
    상기 제1 노드와 상기 제2 노드 사이에 결합된 제1 스플릿 커패시터를 포함하는 연속 근사 레지스터 아날로그-디지털 변환기.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 스플릿 커패시터 어레이는,
    제3 노드에 연결되며, 정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하는 제3 커패시터 뱅크;
    상기 제3 노드와 제4 노드 사이에 결합되는 제2 스플릿 커패시터; 및
    상기 복수의 아날로그 입력 전압의 개수만큼 제공되며, 상기 신호 처리부에 의해 선택된 하나만이 상기 제4 노드에 연결되는 복수의 채널 커패시터 뱅크를 포함하는 연속 근사 레지스터 아날로그-디지털 변환기.
  4. 제3항에 있어서,
    상기 복수의 채널 커패시터 뱅크는,
    정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하되,
    상기 스위치들은 상기 신호 처리부의 제어에 따라 전원 전압, 접지 및 상기 복수의 아날로그 입력 전압 중 하나에 연결되는 연속 근사 레지스터 아날로그-디지털 변환기.
  5. 제4항에 있어서,
    상기 복수의 채널 커패시터 뱅크는,
    상기 신호 처리부의 채널 제어 신호에 따라 동작하는 채널 스위치를 더 포함하는 아날로그-디지털 변환기.
  6. 제5항에 있어서,
    상기 채널 제어 신호는 채널 선택 신호 및 샘플링 신호를 포함하며,
    상기 채널 스위치는,
    상기 제4 노드에 연결되고 상기 채널 선택 신호에 따라 동작하는 제1 채널 스위치; 및
    상기 샘플링 신호에 따라 동작하고 접지와 연결되는 제2 채널 스위치를 포함하는 아날로그-디지털 변환기.
  7. 제6항에 있어서,
    상기 신호 처리부는 소정 시간에 상기 복수의 채널 캐패시터 뱅크 중 하나의 제1 채널 스위치를 닫기 위한 채널 선택 신호를 출력하는 아날로그-디지털 변환기.
  8. 제6항에 있어서,
    상기 복수의 커패시터 뱅크 중 상기 채널 선택 신호 및 상기 샘플링 신호가 모두 하이인 채널 커패시터 뱅크가 클럭 신호의 하향 엣지에서 아날로그 입력 전압을 홀드하는 아날로그-디지털 변환기.
  9. 제3항에 있어서,
    상기 비교부는 상기 복수의 채널 커패시터 뱅크에 대해 하나로 제공되는 아날로그-디지털 변환기.
  10. 제1 스플릿 커패시터 어레이, 제2 스플릿 커패시터 어레이 및 비교부를 포함하는 아날로그-디지털 변환 방법으로서,
    상기 제1 스플릿 커패시터 어레이로 순차적으로 디지털 신호를 출력하는 단계-상기 순차적으로 입력되는 디지털 신호를 아날로그 신호로 변환하여 기준 전압신호를 생성함-;
    상기 제2 스플릿 커패시터 어레이로 채널 제어 신호를 출력하는 단계-상기 제2 스플릿 커패시터 어레이는 상기 채널 제어 신호에 따라 외부로부터 입력되는 복수의 아날로그 입력 전압 중 하나를 선택적으로 홀드하여 홀드 전압신호를 생성함-;
    상기 비교부로부터 상기 기준 전압신호 및 상기 홀드 전압신호의 비교에 의해 출력된 비교 신호를 이용하여 상기 제1 스플릿 커패시터 어레이로 출력할 디지털 신호 및 상기 채널 제어 신호를 결정하는 단계를 포함하되,
    상기 제1 스플릿 커패시터 어레이는,
    제1 노드에 연결되며, 정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하는 제1 커패시터 뱅크;
    제2 노드에 연결되며, 정수 배 커패시턴스를 갖는 복수의 커패시터들 및 상기 커패시터들 각각에 연결되는 스위치들을 포함하는 제2 커패시터 뱅크; 및
    상기 제1 노드와 상기 제2 노드 사이에 결합된 제1 스플릿 커패시터를 포함하는 아날로그-디지털 변환 방법.










KR1020120157543A 2012-12-28 2012-12-28 다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 KR101422963B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120157543A KR101422963B1 (ko) 2012-12-28 2012-12-28 다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120157543A KR101422963B1 (ko) 2012-12-28 2012-12-28 다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법

Publications (2)

Publication Number Publication Date
KR20140087375A KR20140087375A (ko) 2014-07-09
KR101422963B1 true KR101422963B1 (ko) 2014-07-28

Family

ID=51736300

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120157543A KR101422963B1 (ko) 2012-12-28 2012-12-28 다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법

Country Status (1)

Country Link
KR (1) KR101422963B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101501881B1 (ko) 2014-07-31 2015-03-19 중앙대학교 산학협력단 분리 형태의 듀얼 캐패시터 어레이를 가지는 연속 근사 레지스터 아날로그 디지털 변환기
KR20180105027A (ko) * 2017-03-14 2018-09-27 에스케이하이닉스 주식회사 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터
KR101902119B1 (ko) * 2017-06-19 2018-11-07 전북대학교산학협력단 스위치드-커패시터 d/a 변환기를 사용한 축차 비교형 a/d 변환기
TW202025709A (zh) * 2018-09-13 2020-07-01 日商索尼半導體解決方案公司 固態攝像元件、電子機器及電源雜訊修正方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090071705A (ko) * 2007-12-28 2009-07-02 인하대학교 산학협력단 기준전압 선택회로를 이용한 아날로그-디지털 변환기
US20120218137A1 (en) * 2009-09-01 2012-08-30 The Regents Of The University Of Michigan Low-power area-efficient sar adc using dual capacitor arrays

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090071705A (ko) * 2007-12-28 2009-07-02 인하대학교 산학협력단 기준전압 선택회로를 이용한 아날로그-디지털 변환기
US20120218137A1 (en) * 2009-09-01 2012-08-30 The Regents Of The University Of Michigan Low-power area-efficient sar adc using dual capacitor arrays

Also Published As

Publication number Publication date
KR20140087375A (ko) 2014-07-09

Similar Documents

Publication Publication Date Title
KR101422963B1 (ko) 다채널 생체 신호 검출을 위한 연속 근사 레지스터 아날로그-디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법
US8854059B2 (en) Embedded SAR based active gain capacitance measurement system and method
Rodriguez-Perez et al. A low-power programmable neural spike detection channel with embedded calibration and data compression
JP5072607B2 (ja) Ａ／ｄ変換装置
US8952839B2 (en) Successive approximation register analog-to-digital converter with multiple capacitive sampling circuits and method
KR101690060B1 (ko) 연속 접근 방식 아날로그-디지털 변환기 및 아날로그-디지털 변환 방법
KR101926605B1 (ko) 멀티 입력채널을 가지는 샘플 앤 홀드 회로 및 이를 이용한 아날로그 디지털 변환기
US8797204B2 (en) Low-power area-efficient SAR ADC using dual capacitor arrays
TWI488443B (zh) 同時積分多個差動信號的電路、感測電路及其操作方法
CN110311677B (zh) 一种基于新型电容开关切换算法的sar adc
US9369146B2 (en) Successive approximation register analog-to-digital converter with single-ended measurement
CN101889863A (zh) 一种用于生物电信号采集的高性能直流放大装置
US8624635B2 (en) Sensor circuit for concurrent integration of multiple differential signals and operating method thereof
CN105007079A (zh) 逐次逼近型模数转换器的全差分增量采样方法
US7659845B2 (en) Analog-to-digital converter with capacitor array
Judy et al. Nonlinear signal-specific ADC for efficient neural recording in brain-machine interfaces
CN107863961A (zh) 减少逐次逼近模数转换器中电介质吸收的方法和装置
CN104410419A (zh) 带有数字可编程选通窗的模数转换器
Wang et al. A background timing-skew calibration technique for time-interleaved analog-to-digital converters
CN108988859A (zh) 基于冗余位的比较器失调电压校准方法
WO2019227846A1 (en) Successive approximation register (sar) analog to digital converter (adc) with switchable reference voltage
CN101093997A (zh) Ad/da变换兼用装置
KR101681942B1 (ko) 이중 샘플링 기법과 적은 에너지 소모 스위칭 기법을 이용한 연속 근사 아날로그 디지털 변환기
CN109921794A (zh) 一种迟滞可变的异步过电平采样模数转换器
Guo et al. Ultra-low power multi-channel data conversion with a single SAR ADC for mobile sensing applications

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20170626

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180625

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 6