KR101501881B1 - 분리 형태의 듀얼 캐패시터 어레이를 가지는 연속 근사 레지스터 아날로그 디지털 변환기 - Google Patents

분리 형태의 듀얼 캐패시터 어레이를 가지는 연속 근사 레지스터 아날로그 디지털 변환기 Download PDF

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Abstract

분리 형태의 듀얼 캐패시터 어레이를 가지는 연속 근사 레지스터 아날로그 디지털 변환기가 개시된다. 개시된 연속 근사 레지스터 아날로그 디지털 변환기는 n 비트 중에서, 상위 비트들을 변환하기 위한 제1 캐패시터 어레이 및 하위 비트들을 변환하기 위한 제2 캐패시터 어레이를 포함하는 듀얼 캐패시터 어레이; 상기 제1 캐패시터 어레이에서 출력된 레벨 신호 및 상기 제2 캐패시터 어레이에서 출력된 레벨 신호를 비교하는 비교기; 및 상기 비교 결과를 이용하여 아날로그 입력 전압을 상기 n 비트의 디지털 신호로 변환하는 SAR 논리 회로;를 포함하되, 상기 제1 캐패시터 어레이는 제1-1 캐패시터부 및 제1-2 캐패시터부를 포함하고, 상기 제2 캐패시터 어레이는 제2-1 캐패시터부 및 제2-2 캐패시터부를 포함하되, 상기 캐패시터부 각각은 병렬 연결된 복수의 캐패시터를 포함한다.

Description

분리 형태의 듀얼 캐패시터 어레이를 가지는 연속 근사 레지스터 아날로그 디지털 변환기{SAR-ADC with spilt dual capacitive array}

본 발명의 실시예들은 연속 근사 레지스터 아날로그 디지털 변환기(SAR-ADC: Successive Approximation Register - Analog Digital Converter)에 관한 것으로서, 보다 상세하게는 종래의 단일 입력(single-ended) 구조의 연속 근사 레지스터 아날로그 디지털 변환기에서 많은 전력 소모를 차지하는 스위치 에너지를 절감할 수 있는 듀얼 캐패시터 어레이를 포함한 연속 근사 레지스터 아날로그 디지털 변환기에 관한 것이다.

아날로그 디지털 변환기(ADC: Analog Digital Converter)는 연속적인 값을 표현하는 아날로그 형태로 구성된 신호를 입력받아 이산적인 양의 값을 표현하는 디지털 형태의 신호(n 비트)로 변환하여 주는 장치를 말한다. 이러한 ADC의 종류에는 파이프라인 ADC(Pipelined ADC), 연속 근사 레지스터(SAR: Successive Approximation Register) 및 알고리즘 ADC(Algorithmic ADC) 등이 있다.

도 1 및 도 2는 종래의 듀얼 캐패시터 어레이를 이용한 연속 근사 레지스터의 개념을 도시한 도면이다.

먼저, 도 1을 참조하면, 종래의 듀얼 캐패시터 어레이를 이용한 연속 근사 레지스터(100)은 듀얼 캐패시터 어레이(110), 비교기(120) 및 SAR 논리 회로(130)를 포함한다. 이 때, 연속 근사 레지스터(100)는 디지털 신호를 변환하기 위해 샘플(sample) 동작 및 홀드(hold) 동작을 수행한다.

여기서, 캐패시터 어레이(110)는 n 비트에 포함되는 MSB(Most Significant Bit)들을 변환하기 위한 제1 캐패시터 어레이(110-1) 및 n 비트 중 LSB(Least Significant Bit)들을 변환하기 위한 제2 캐패시터 어레이(110-2)를 포함한다.

보다 상세하게, 도 1의 (a)에서와 같이 종래의 연속 근사 레지스터(100)가 샘플 동작을 수행하는 경우, 제2 캐패시터 어레이(110-2)의 일단에는 접지가 연결되고, 도 1의 (b)에서와 같이 종래의 연속 근사 레지스터(100)가 홀드 동작을 수행하는 경우, 제2 캐패시터 어레이(110-2)의 일단에는 레퍼런스 전압이 인가된다.

즉, 단일 입력(single-ended) 구조를 가지는 종래의 연속 근사 레지스터(100)의 듀얼 캐패시터 어레이 구조는 MSB단을 위한 제1 캐패시터 어레이(110-1)와 LSB단을 위한 제2 캐패시터 어레이(110-2)를 각각 분리하여 구현함으로써 스위칭 에너지를 낮추었다.

하지만, 종래의 듀얼 캐패시터 어레이 구조의 연속 근사 레지스터(100)는 도 2에 도시된 바와 같이, 샘플 앤 홀드 과정 중에 전체 스위칭 에너지의 90% 이상의 에너지 소모(E=256C0VREF 2)가 발생하는 문제점이 있었다.

상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 종래의 단일 입력(single-ended) 구조의 연속 근사 레지스터 아날로그 디지털 변환기에서 많은 전력 소모를 차지하는 스위치 에너지를 절감할 수 있는 듀얼 캐패시터 어레이를 포함한 연속 근사 레지스터 아날로그 디지털 변환기를 제안하고자 한다.

본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, n 비트 중에서, 상위 비트들을 변환하기 위한 제1 캐패시터 어레이 및 하위 비트들을 변환하기 위한 제2 캐패시터 어레이를 포함하는 듀얼 캐패시터 어레이; 상기 제1 캐패시터 어레이에서 출력된 레벨 신호 및 상기 제2 캐패시터 어레이에서 출력된 레벨 신호를 비교하는 비교기; 및 상기 비교 결과를 이용하여 아날로그 입력 전압을 상기 n 비트의 디지털 신호로 변환하는 SAR 논리 회로;를 포함하되, 상기 제1 캐패시터 어레이는 제1-1 캐패시터부 및 제1-2 캐패시터부를 포함하고, 상기 제2 캐패시터 어레이는 제2-1 캐패시터부 및 제2-2 캐패시터부를 포함하되, 상기 캐패시터부 각각은 병렬 연결된 복수의 캐패시터를 포함하는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기가 제공된다.

상기 연속 근사 레지스터 아날로그 디지털 변환기는 샘플 동작 및 홀드 동작을 수행하되, 상기 샘플 동작에서 샘플링된 아날로그 입력 전압을 시프트(shift)하도록 하는 제1 모스 스위치 및 제2 모스 스위치를 더 포함할 수 있다.

상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 일단에는 상기 아날로그 입력 전압 내지 레퍼런스 전압 중 어느 하나의 전압이 인가되고, 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 일단에는 상기 아날로그 입력 전압 내지 상기 접지 전압 중 어느 하나의 전압이 인가되고, 상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 타단 및 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 타단은 상기 비교기의 제1 입력단과 연결되고, 상기 제1 모스 스위치의 소스 전극에는 상기 레퍼런스 전압이 인가되고, 상기 제1 모스 스위치의 드레인 전극은 상기 비교기의 제1 입력단과 연결되고, 상기 제1 모스 스위치의 게이트 전극에는 상기 접지 전압 내지 상기 아날로그 입력 전압의 K배의 전압 중 어느 하나의 전압이 인가될 수 있다.

상기 샘플 동작에서, 상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 일단 및 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 일단에는 상기 아날로그 입력 전압이 인가되고, 상기 제1 모스 스위치의 게이트 전극에는 상기 접지 전압이 인가되고, 상기 홀드 동작에서, 상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 일단에는 레퍼런스 전압이 인가되고, 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 일단은 접지와 연결되며, 상기 제1 모스 스위치의 게이트 전극에는 상기 아날로그 입력 전압의 K배의 전압이 인가될 수 있다.

상기 제2-1 캐패시터부에 포함된 복수의 캐패시터의 일단에는 레퍼런스 전압이 인가되고, 상기 제2-2 캐패시터부에 포함된 복수의 캐패시터의 일단은 접지 전압이 인가되고, 상기 제2-1 캐패시터부에 포함된 복수의 캐패시터의 타단 및 상기 제2-2 캐패시터부에 포함된 복수의 캐패시터의 타단은 상기 비교기의 제2 입력단과 연결되고, 상기 제2 모스 스위치의 소스 전극에는 상기 레퍼런스 전압이 인가되고, 상기 제2 모스 스위치의 드레인 전극은 상기 비교기의 제2 입력단과 연결되고, 상기 제2 모스 스위치의 게이트 전극에는 상기 접지 전압 내지 상기 아날로그 입력 전압 중 어느 하나의 전압이 인가될 수 있다.

상기 샘플 동작에서, 상기 제2 모스 스위치의 게이트 전극에는 상기 접지 전압이 인가되고, 상기 홀드 동작에서, 상기 제2 모스 스위치의 게이트 전극에는 상기 아날로그 입력 전압이 인가될 수 있다.

또한, 본 발명의 다른 실시예에 따르면, n 비트 중에서, 상위 비트들을 변환하기 위한 제1 캐패시터 어레이 및 하위 비트들을 변환하기 위한 제2 캐패시터 어레이를 포함하는 듀얼 캐패시터 어레이; 상기 제1 캐패시터 어레이에서 출력된 레벨 신호 및 상기 제2 캐패시터 어레이에서 출력된 레벨 신호를 비교하는 비교기; 및 상기 비교 결과를 이용하여 아날로그 입력 전압을 상기 n 비트의 디지털 신호로 변환하는 SAR 논리 회로;를 포함하되, 상기 제1 캐패시터 어레이는 제1-1 캐패시터부 및 제1-2 캐패시터부를 포함하되, 상기 캐패시터부 각각은 병렬 연결된 복수의 캐패시터를 포함하고, 상기 연속 근사 레지스터 아날로그 디지털 변환기는 샘플 동작 및 홀드 동작을 수행하되, 상기 샘플 동작에서, 상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 일단 및 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 일단에는 상기 아날로그 입력 전압이 인가되고, 상기 홀드 동작에서, 상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 일단에는 레퍼런스 전압이 인가되고, 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 일단은 접지와 연결되는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기가 제공된다.

본 발명에 따른 듀얼 캐패시터 어레이를 포함한 연속 근사 레지스터 아날로그 디지털 변환기는 종래의 단일 입력(single-ended) 구조의 연속 근사 레지스터 아날로그 디지털 변환기에서 많은 전력 소모를 차지하는 스위치 에너지를 절감할 수 있게 된다.

도 1 및 도 2는 종래의 듀얼 캐패시터 어레이를 이용한 연속 근사 레지스터의 개념을 도시한 도면이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기의 구체적인 구조를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기의 효과 설명을 위한 그래프를 도시한 도면이다.
도 6는 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기의 시뮬레이션 결과를 도시한 도면이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.

이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.

도 3은 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기의 구체적인 구조를 도시한 도면이다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기(300)는 듀얼 캐패시터 어레이(310), 2개의 모스 스위치(320), 비교기(330) 및 SAR 논리 회로(340)를 포함한다. 이하, 각 구성요소 별로 그 기능을 상세히 설명한다.

듀얼 캐패시터 어레이(310)는 다수의 스위치드 캐패시터가 포함되며, 이는 레벨 전압을 생성하는 역할을 담당한다. 레벨 전압은 레퍼런스 전압(VREF)을 아날로그 디지털 변환기의 디지털 해상도에 따라 적절히 분할하여 아날로그 입력 전압(VIN)과 비교하기 위한 것을 의미한다.

여기서, 듀얼 캐패시터 어레이(310)에는 n 비트 중에서, 상위 비트들(즉, MSB 비트들)을 변환하기 위한 제1 캐패시터 어레이(310-1) 및 하위 비트들(즉, LSB 비트들)을 변환하기 위한 제2 캐패시터 어레이(310-2)를 포함한다. 이 때, 연속 근사 레지스터 아날로그 디지털 변환기(300)는 앞서 설명한 바와 같이 샘플 동작 및 홀드 동작을 수행한다.

제1 모스 스위치(320-1) 및 제2 모스 스위치(320-2)는 샘플 동작에서 샘플링된 아날로그 입력 전압을 시프트(shift)하도록 한다.

비교기(330)는 제1 캐패시터 어레이(310-1)에서 출력된 레벨 신호 및 제2 캐패시터 어레이(310-2)에서 출력된 레벨 신호를 비교하여 HIGH 신호나 LOW 신호를 생성하는 역할을 담당한다.

SAR 논리 회로(340)는 비교기(330)의 비교 결과를 이용하여 아날로그 입력 전압을 n 비트의 디지털 신호로 변환한다.

이하, 본 발명의 특징인 듀얼 캐패시터 어레이(310) 및 2개의 모스 스위치(320)의 상세한 구성에 대해 설명하면 다음과 같다.

듀얼 캐패시터 어레이(310)를 구성하는 제1 캐패시터 어레이(310-1) 및 제2 캐패시터 어레이(310-2) 각각에는 분리된(split) 2개의 캐패시터부들이 존재한다.

즉, 제1 캐패시터 어레이(310-1)는 제1-1 캐패시터부(310-1a) 및 제1-2 캐패시터부(310-1b)를 포함하고 있으며, 이들의 구조는 동일하다. 또한, 제2 캐패시터 어레이(310-2) 역시 제2-1 캐패시터부(310-2a) 및 제2-2 캐패시터부(310-2a)를 포함하고 있으며, 이들의 구조는 동일하다.

이 때, 듀얼 캐패시터 어레이(310)에 포함된 캐패시터들 및 2개의 모스 스위치(320)들은 샘플 동작 및 홀드 동작에 기초하여 서로 다른 연결 관계를 가진다.

본 발명의 일 실시예에 따르면, 제1-1 캐패시터부(310-1a)에 포함된 복수의 캐패시터의 일단에는 아날로그 입력 전압(VIN) 내지 레퍼런스 전압(VREF) 중 어느 하나의 전압이 인가되고, 제1-2 캐패시터부(310-1b)에 포함된 복수의 캐패시터의 일단에는 아날로그 입력 전압(VIN) 내지 접지 전압 중 어느 하나의 전압이 인가되며, 제1-1 캐패시터부(310-1a)에 포함된 복수의 캐패시터의 타단 및 제1-2 캐패시터부(310-1b)에 포함된 복수의 캐패시터의 타단은 비교기(330)의 제1 입력단(+ 단자)과 연결될 수 있다. 또한, 제1 모스 스위치(320-1)의 소스 전극에는 레퍼런스 전압(VREF)이 인가되고, 제1 모스 스위치(320-1)의 드레인 전극은 비교기(330)의 제1 입력단과 연결되고, 제1 모스 스위치(320-1)의 게이트 전극에는 접지 전압 내지 아날로그 입력 전압(VREF)의 K배의 전압(일례로, 2배의 아날로그 입력 전압(2VREF)) 중 어느 하나의 전압이 인가될 수 있다. 이 때, 제1 모스 스위치(320-1)의 게이트 전극에 인가되는 전압은 SAR 논리 회로(340)에서 출력된 전압일 수 있다.

또한, 본 발명의 일 실시예에 따르면, 제2-1 캐패시터부(310-2a)에 포함된 복수의 캐패시터의 일단에는 레퍼런스 전압(VREF)이 인가되고, 제2-2 캐패시터부(310-2b)에 포함된 복수의 캐패시터의 일단은 접지 전압이 인가되고, 제2-1 캐패시터부(310-2a)에 포함된 복수의 캐패시터의 타단 및 제2-2 캐패시터부(310-2b)에 포함된 복수의 캐패시터의 타단은 비교기(430)의 제2 입력단(- 단자)과 연결될 수 있다. 또한, 제2 모스 스위치(320-2)의 소스 전극에는 레퍼런스 전압(VREF)이 인가되고, 제2 모스 스위치(320-2)의 드레인 전극은 비교기(430)의 제2 입력단과 연결되고, 제2 모스 스위치(320-2)의 게이트 전극에는 접지 전압 내지 아날로그 입력 전압(VREF) 중 어느 하나의 전압이 인가될 수 있다. 이 때, 제2 모스 스위치(320-2)의 게이트 전극에 인가되는 전압 역시 SAR 논리 회로(340)에서 출력된 전압일 수 있다.

이하, 캐패시터들 및 모스 스위치들의 연결 관계를 보다 상세하게 설명하면 다음과 같다.

도 4의 (a)는 본 발명의 일 실시예에 따라서, 샘플 과정에서의 캐패시터들 및 모스 스위치의 연결 관계를 도시한 도면이고 도 4의 (b)는 본 발명의 일 실시예에 따라서, 홀드 과정에서의 캐패시터들 및 모스 스위치의 연결 관계를 도시한 도면이다.

도 4의 (a)를 참조하면, 샘플 동작에서, 제1-1 캐패시터부(310-1a)에 포함된 복수의 캐패시터의 일단 및 제1-2 캐패시터부(310-1b)에 포함된 복수의 캐패시터의 일단에는 아날로그 입력 전압(VIN)이 인가되고, 제1 모스 스위치(320-1)의 게이트 전극에는 접지 전압이 인가될 수 있다. 그리고, 제2-1 캐패시터부(310-2a)에 포함된 복수의 캐패시터의 일단에는 레퍼런스 전압(VREF)이 인가되고, 제2-2 캐패시터부(310-2b)에 포함된 복수의 캐패시터의 일단은 접지 전압이 인가되고, 제2 모스 스위치(320-2)의 게이트 전극에는 접지 전압이 인가될 수 있다.

그리고, 도 4의 (b)를 참조하면, 홀드 동작에서, 제1-1 캐패시터부(310-1a)에 포함된 복수의 캐패시터의 일단에는 레퍼런스 전압(VREF)이 인가되고, 제1-2 캐패시터부(310-1b)에 포함된 복수의 캐패시터의 일단에는 접지 전압이 인가되고, 제1 모스 스위치(320-1)의 게이트 전극에는 아날로그 입력 전압(VREF)의 K배의 전압(일례로, 2배의 아날로그 입력 전압(2VREF))이 인가될 수 있다. 그리고, 제2-1 캐패시터부(310-2a)에 포함된 복수의 캐패시터의 일단에는 레퍼런스 전압(VREF)이 인가되고, 제2-2 캐패시터부(310-2b)에 포함된 복수의 캐패시터의 일단은 접지 전압이 인가되고, 제2 모스 스위치(320-2)의 게이트 전극에는 아날로그 입력 전압(VREF)이 인가될 수 있다.

이하, 도 1 및 도 2에 도시된 종래의 연속 근사 레지스터 아날로그 디지털 변환기(100)과 본 발명의 연속 근사 레지스터 아날로그 디지털 변환기(300)를 비교하여 설명한다.

앞서 설명한 바와 같이, 종래의 연속 근사 레지스터 아날로그 디지털 변환기(100)의 경우, 일례로 VREF/2의 전압 레벨이 MSB의 판단을 위해 만들어지고 순차적으로 비트 사이클이 진행되면서 다음 비트들을 판단하는 과정을 보여주는 것으로서, 256C0VREF 2의 스위칭 에너지(E)가 발생하여, 샘플 앤 홀드 과정 중에 전체 스위칭 에너지의 90% 이상의 에너지 소모가 발생하는 문제점이 있었다.

이에 반해, 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기(300)의 경우, 도 4 및 도 5에 도시된 바와 같이 샘플 앤 홀드과정에서 8C0VREF 2의 매우 적은 스위칭 에너지(E)가 발생함을 볼 수 있다. 또한, 스플리트 구조(각각의 캐패시터를 동일한 크기의 캐패시터 2개로 나눈 형태)를 사용함으로써 비트 사이클 과정 동안 발생하는 스위칭 에너지를 추가적으로 절감할 수도 있다. 다시 말해, 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기(300)의 경우, 샘플되는 아날로그 입력 신호를 VREF/2만큼 시프트, 즉, 아날로그 입력 신호가 움직이는 레인지를 시프트 시킴으로써 종래에 비해서 훨씬 적은 스위칭 에너지를 절감할 수 있다.

도 6는 본 발명의 일 실시예에 따른 연속 근사 레지스터 아날로그 디지털 변환기의 시뮬레이션 결과를 도시한 도면이다.

도 6를 참조하면, MATLAB을 통한 시뮬레이션 결과, 종래의 단일 입력(single-ended) 구조의 연속 근사 레지스터 아날로그 디지털 변환기와 비교했을 때, 본 발명의 연속 근사 레지스터 아날로그 디지털 변환기(300)의 경우 매우 낮은 스위칭 에너지 값을 가지는 것을 알 수 있다.

또한, 아래의 표 1를 참조하면, 다른 종래 기술들과 비교할 때, 평균 스위칭 에너지는 적게는 42.7%, 최대 91.3%의 에너지 절감 효과를 보는 것을 확인할 수 있다.

Switching Procedure Average switching energy(C0VREF 2) Energy Saving(%) DCA[1] 323.0 0 MCS[2] 85.3 73.6 VREF/2 reference only[3] 84.7 73.7 Split with sub-DAC[4] 49.1 84.8 본 발명 28.1 91.3

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (7)

  1. 샘플 동작 및 홀드 동작을 수행하는 연속 근사 레지스터 아날로그 디지털 변환기에 있어서,
    n 비트 중에서, 상위 비트들을 변환하기 위한 제1 캐패시터 어레이 및 하위 비트들을 변환하기 위한 제2 캐패시터 어레이를 포함하는 듀얼 캐패시터 어레이;
    상기 제1 캐패시터 어레이에서 출력된 레벨 신호 및 상기 제2 캐패시터 어레이에서 출력된 레벨 신호를 비교하는 비교기;
    상기 비교 결과를 이용하여 아날로그 입력 전압을 상기 n 비트의 디지털 신호로 변환하는 SAR 논리 회로; 및
    상기 샘플 동작 및 상기 홀드 동작을 수행하기 위하여 동작하는 제1 모스 스위치 및 제2 모스 스위치;를 포함하되,
    상기 제1 캐패시터 어레이는 제1-1 캐패시터부 및 제1-2 캐패시터부를 포함하고, 상기 제2 캐패시터 어레이는 제2-1 캐패시터부 및 제2-2 캐패시터부를 포함하되, 상기 캐패시터부 각각은 병렬 연결된 복수의 캐패시터를 포함하고,
    상기 제1 모스 스위치의 소스 전극에는 레퍼런스 전압이 인가되고, 상기 제1 모스 스위치의 드레인 전극은 상기 비교기의 제1 입력단과 연결되고, 상기 제1 모스 스위치의 게이트 전극에는 접지 전압 내지 상기 아날로그 입력 전압의 K배의 전압 중 어느 하나의 전압이 인가되는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 일단에는 상기 아날로그 입력 전압 내지 상기 레퍼런스 전압 중 어느 하나의 전압이 인가되고, 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 일단에는 상기 아날로그 입력 전압 내지 상기 접지 전압 중 어느 하나의 전압이 인가되고, 상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 타단 및 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 타단은 상기 비교기의 제1 입력단과 연결되는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
  4. 제3항에 있어서,
    상기 샘플 동작에서, 상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 일단 및 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 일단에는 상기 아날로그 입력 전압이 인가되고, 상기 제1 모스 스위치의 게이트 전극에는 상기 접지 전압이 인가되고,
    상기 홀드 동작에서, 상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 일단에는 레퍼런스 전압이 인가되고, 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 일단은 접지와 연결되며, 상기 제1 모스 스위치의 게이트 전극에는 상기 아날로그 입력 전압의 K배의 전압이 인가되는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
  5. 제1항에 있어서,
    상기 제2-1 캐패시터부에 포함된 복수의 캐패시터의 일단에는 레퍼런스 전압이 인가되고, 상기 제2-2 캐패시터부에 포함된 복수의 캐패시터의 일단은 접지 전압이 인가되고, 상기 제2-1 캐패시터부에 포함된 복수의 캐패시터의 타단 및 상기 제2-2 캐패시터부에 포함된 복수의 캐패시터의 타단은 상기 비교기의 제2 입력단과 연결되고,
    상기 제2 모스 스위치의 소스 전극에는 상기 레퍼런스 전압이 인가되고, 상기 제2 모스 스위치의 드레인 전극은 상기 비교기의 제2 입력단과 연결되고, 상기 제2 모스 스위치의 게이트 전극에는 상기 접지 전압 내지 상기 아날로그 입력 전압 중 어느 하나의 전압이 인가되는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
  6. 제5항에 있어서,
    상기 샘플 동작에서, 상기 제2 모스 스위치의 게이트 전극에는 상기 접지 전압이 인가되고,
    상기 홀드 동작에서, 상기 제2 모스 스위치의 게이트 전극에는 상기 아날로그 입력 전압이 인가되는 것을 특징으로 하는 연속 근사 레지스터 아날로그 디지털 변환기.
  7. 샘플 동작 및 홀드 동작을 수행하는 연속 근사 레지스터 아날로그 디지털 변환기에 있어서,
    n 비트 중에서, 상위 비트들을 변환하기 위한 제1 캐패시터 어레이 및 하위 비트들을 변환하기 위한 제2 캐패시터 어레이를 포함하는 듀얼 캐패시터 어레이;
    상기 제1 캐패시터 어레이에서 출력된 레벨 신호 및 상기 제2 캐패시터 어레이에서 출력된 레벨 신호를 비교하는 비교기;
    상기 비교 결과를 이용하여 아날로그 입력 전압을 상기 n 비트의 디지털 신호로 변환하는 SAR 논리 회로; 및
    상기 샘플 동작 및 상기 홀드 동작을 수행하기 위하여 동작하는 제1 모스 스위치 및 제2 모스 스위치;를 포함하되,
    상기 제1 캐패시터 어레이는 제1-1 캐패시터부 및 제1-2 캐패시터부를 포함하되, 상기 캐패시터부 각각은 병렬 연결된 복수의 캐패시터를 포함하고,
    상기 샘플 동작에서, 상기 제1-1 캐패시터부에 포함된 복수의 캐패시터의 일단 및 상기 제1-2 캐패시터부에 포함된 복수의 캐패시터의 일단에는 상기 아날로그 입력 전압이 인가되고, 상기 제1 모스 스위치의 게이트 전극에는 접지 전압이 인가되고,
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