CN116170021A - 流水线逐次逼近型模数转换器、集成电路和电子设备 - Google Patents

流水线逐次逼近型模数转换器、集成电路和电子设备 Download PDF

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Abstract

本发明提供一种流水线逐次逼近型模数转换器、集成电路和电子设备，所述流水线逐次逼近型模数转换器包括：第一级逐次逼近模数转换器、级间增益放大器、第二级逐次逼近模数转换器和数字编码单元。本发明实施例在第二级逐次逼近模数转换器中的第二数模转换器设置增益减半电容，且该增益减半电容的电容值为第二数模转换器中其余电容的电容值之和，这样能够实现两级结构的级间增益减半技术，降低级间增益放大器的增益，而第二级逐次逼近模数转换器的正向参考电压与第一级逐次逼近模数转换器的正向参考电压保持一致，而不发生减半，有效降低功耗和提高转换速度，并且能够适应深亚微米CMOS工艺。

Description

流水线逐次逼近型模数转换器、集成电路和电子设备
技术领域
本发明涉及集成电路技术领域，特别是涉及一种流水线逐次逼近型模数转换器、集成电路和电子设备。
背景技术
流水线逐次逼近型模数转换器(Pipelined Successive ApproximationRegister Analog to digital converter，Pipelined SAR ADC)由于具有高速高精度的特点，已被广泛应用于各种模数转换器场景中。流水线SAR ADC通常包括至少两级的SAR ADC，每一级SARADC包括数模转换器(Digital to analog，DAC)、比较器、SAR控制逻辑单元，相邻两级SAR ADC的DAC之间设置有级间增益放大器，以将前一级SAR ADC的采样余差信号进行放大后传输给后一级SAR ADC。在深亚微米CMOS工艺中，晶体管本征增益逐渐降低，使得级间增益放大器较难实现高增益的线性放大。针对该技术问题，相关技术提出将后一级ADC中的参考电压减小为前一级ADC中参考电压的一半，以实现两级结构的级间增益减半技术，降低级间增益放大器的增益。但是，参考电压减半会大大降低ADC的转换速度和功耗。
发明内容
本发明实施例提供一种流水线逐次逼近型模数转换器、集成电路和电子设备，用于实现级间增益减半，而无需将参考电压减半，提高ADC的转换速度和功耗。
第一方面，本发明实施例提供一种流水线逐次逼近型模数转换器，包括：
第一级逐次逼近模数转换器，所述第一级逐次逼近模数转换器包括依次连接的第一数模转换器、第一比较器和第一数字控制逻辑单元，其中，所述第一数模转换器包括第一电容阵列，所述第一电容阵列包括一个第一补位电容及M位第一电容，所述第一补位电容、各第一电容的第一端分别连接于模拟输入电压，各所述第一电容的第二端分别通过多路选择开关连接于正向参考电压、负向参考电压，所述第一补位电容的第二端连接于负向参考电压；所述第一补位电容的电容值等于所述M位第一电容之中的第一位电容的电容值，且所述M位第一电容的电容值按照位数从小到大依次以2的幂次方递增，M为大于1的整数；
级间增益放大器，所述级间增益放大器的输入端连接于从所述第一数模转换器输出的余差电压；
第二级逐次逼近模数转换器，所述第二级逐次逼近模数转换器包括依次连接的第二数模转换器、第二比较器和第二数字控制逻辑单元，所述第二数模转换器包括第二电容阵列，所述第二电容阵列包括一个增益减半电容、一个第二补位电容及N-1位第二电容，所述增益减半电容、所述第二补位电容、各所述第二电容的第一端分别连接于所述级间增益放大器的输出端，各第二电容的第二端分别通过多路选择开关连接于正向参考电压、负向参考电压，所述增益减半电容、所述第二补位电容的第二端分别连接于负向参考电压，所述第二补位电容的电容值等于所述N-1位第二电容之中第一位电容的电容值，且所述N-1位第二电容的电容值按照位数从小到大依次以2的幂次方递增，所述增益减半电容的电容值为所述N-1位第二电容及所述第二补位电容的电容值之和，N为大于1的整数；
数字编码单元，所述数字编码单元与所述第一数字控制逻辑单元、第二数字控制逻辑单元的输出端连接。
第二方面，本发明实施例提供一种集成电路，所述集成电路包括如上第一方面所述的流水线逐次逼近型模数转换器。
第三方面，本发明实施例提供一种电子设备，包括如上第二方面所述的集成电路。
本发明实施例的方案，在第二级逐次逼近模数转换器中的第二数模转换器设置增益减半电容，且该增益减半电容的电容值为第二数模转换器中其余电容的电容值之和，这样能够实现两级结构的级间增益减半技术，降低级间增益放大器的增益，而第二级逐次逼近模数转换器的正向参考电压与第一级逐次逼近模数转换器的正向参考电压保持一致，无需发生减半，有效降低功耗和提高转换速度，并且能够适应深亚微米CMOS工艺。模拟输入信号通过两级逐次逼近模数转换器和级间放大器的放大和量化，产生(M+N)位的数字信号，最终通过数字编码单元输出(M+N-1)位的数字信号。
附图说明
图1是本发明的一个实施例提供的流水线逐次逼近型模数转换器的框架示意图；
图2是本发明的一个实施例提供的第一级逐次逼近模数转换器的电路结构示意图；
图3是本发明的一个实施例提供的第二级逐次逼近模数转换器的电路结构示意图；
图4是本发明的一个实施例提供的数字编码单元的编码过程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应了解，在本发明实施例的描述中，如果有描述到“第一”、“第二”等只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示单独存在A、同时存在A和B、单独存在B的情况。其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项”及其类似表达，是指的这些项中的任意组，包括单项或复数项的任意组合。例如，a、b和c中的至少一项可以表示：a，b，c，a和b，a和c，b和c，或者，a和b和c，其中a，b，c可以是单个，也可以是多个。
为便于理解本发明实施例的技术方案，下面首先对流水线逐次逼近型模数转换器的相关技术进行简单介绍。
流水线逐次逼近型模数转换器通常包括多级的SAR ADC以及用于对多级SAR ADC输出的数字信号进行编码，输出最终的对模拟输入信号进行转换的数字信号。
每一级SAR ADC主要包括三个部分：数模转换器(Digital to analog converter，DAC)、比较器、SAR控制逻辑单元(SAR logic)。每一级SAR ADC的基本工作原理为：采样后的第一个周期，DAC的最高有效位(the Most Significant Bit，MSB)置为1，其余位置为0，通过比较器对模拟输入电压与DAC输出电压的初始值(大小一般为满量程电压的一半)进行比较，如果模拟输入电压大于DAC的输出电压，则当前位的编码为1，DAC的开关状态保持不变；如果模拟输入电压小于DAC的输出电压，则当前位的编码为0，DAC的开关状态返回至动作之前；然后SAR逻辑控制移至下一位，再一次改变DAC的开关状态，然后与模拟输入电压进行比较，如此反复，直到完成最后一位的比较，获得全部A/D转换编码。SAR ADC工作原理的核心思想是二分法，每次DAC输出电压的变化为1/2，逐次逼近模拟输入电压，实现模数转换。
对于流水线逐次逼近型模数转换器，相邻两级SAR ADC的DAC之间设置有级间增益放大器，级间增益放大器用于对前一级SAR ADC的模拟输入电压的余量(余差电压)进行放大后作为后一级SAR ADC的模拟输入。
在深亚微米CMOS工艺中，晶体管本征增益逐渐降低，使得级间增益放大器较难实现高增益的线性放大。针对该技术问题，相关技术提出将后一级SAR ADC中的参考电压减小为前一级SAR ADC中参考电压的一半，以实现两级结构的级间增益减半技术，降低级间增益放大器的增益。例如，若前一级SAR ADC的位数为M位(bit)，则级间增益放大器的放大倍数一般来说应至小设置为2M-1，而采用级间增益减半技术之后，可将级间增益放大器的放大倍数减小为2M-2。但是，以参考电压减半的方法来实现级间增益减半，会大大降低ADC的转换速度和功耗。
综上，传统两级或两级以上的流水线逐次逼近型模数转换器结构的缺陷是级间增益放大器增益高，不适用于深亚微米CMOS工艺，相关技术将参考电压下降，虽能实现级间增益减半技术，但会造成流水线逐次逼近型模数转换器整体速度和精度受限，并会增加功耗。基于此，本发明实施例提供一种流水线逐次逼近型模数转换器、集成电路和电子设备，用于实现级间增益减半，而无需将参考电压减半，以提高ADC的转换速度和功耗。
请参见图1，图1为本发明的一个实施例提供的流水线逐次逼近型模数转换器的结构框图。如图1所示，本发明实施例的流水线逐次逼近型模数转换器包括：第一级逐次逼近模数转换器10、级间增益放大器30、第二级逐次逼近模数转换器20和数字编码单元40。其中，第一级逐次逼近模数转换器10经级间增益放大器30连接至第二级逐次逼近模数转换器20，第一级逐次逼近模数转换器10、第二级逐次逼近模数转换器20分别连接至数字编码单元40。
可以理解的是，本发明实施例的第一级逐次逼近模数转换器10(下面简称第一级SAR ADC)设置为M bit的SAR ADC，即第一级SAR ADC用于输出M bit的数字信号至数字编码单元40，M为大于1的整数。本发明实施例的第二级逐次逼近模数转换器20(下面简称第二级SAR ADC)设置为N bit的SAR ADC，即第二级SAR ADC用于输出N bit的数字信号至数字编码单元40，N为大于1的整数。数字编码单元40采用级间错位累加方式对第一级SAR ADC输出的M bit数字信号(B11：B1M)和第二级SAR ADC输出的N bit数字信号(B21：B2N)进行编码，得到最终的(M+N-1)bit的二进制数字信号(D1：D(M+N-1))。
请参见图2，本发明实施例提供的一种第一级SAR ADC的电路结构示意图。所述第一级SAR ADC包括依次连接的第一数模转换器、第一比较器和第一数字控制逻辑单元。其中，所述第一数模转换器包括第一电容阵列，所述第一电容阵列包括一个第一补位电容C0及M位第一电容C1～CM。
所述M位第一电容C1～CM的电容值按照位数从小到大依次以2的幂次方递增。对于第一电容Ci的电容值可以用如下公式表示：Ci＝2i-1*CU,i＝1～M中的任一个整数，CU为单位电容。
所述第一补位电容C0的电容值等于所述M位第一电容之中的第一位电容C1的电容值，即C0＝CU。
如图2所示，所述第一补位电容C0、各第一电容C1～CM的第一端，分别连接于模拟输入电压；各第一电容C1～CM的第二端分别通过多路选择开关连接于正向参考电压Vref、负向参考电压(本示例以参考地GND作为负向参考电压)，所述第一补位电容C0的第二端恒连接于负向参考电压。
可以理解的是，模拟输入电压可通过采样保持电路(S/H)连接于第一数模转换器的输入端。当对模拟信号进行A/D转换时，需要一定的转换时间，在这个转换时间内，模拟信号要保持基本不变，这样才能保证转换精度。采样保持电路即为实现这种功能的电路。
如图2所示，第一级SAR ADC采用上极板对模拟输入电压进行采样。在第一级SARADC中，各个电容的上极板均连接于模拟输入电压，M位第一电容C1～CM的下极板通过多路选择开关连接于多路参考信号源。示例性的，参考信号源可以包括正向参考电压Vref和负向参考电压(本示例以参考地GND作为负向参考电压)。在一些示例中，参考信号源还包括共模电压VCM。所述第一补位电容C0的下极板恒连接于负向参考电压。
在图2所示的示例中，第一级SAR ADC的采样方式为差分上极板采样，输入至第一级SAR ADC的模拟输入电压为差分电压Vip1和Vin1，其中，Vip1为正向模拟输入电压，Vin1为负向模拟输入电压。在上极板差分采样方式下，第一级SAR ADC的第一电容阵列设置为两个，两个第一电容阵列的结构是相同的，两个所述第一电容阵列对应连接于正向模拟输入电压和负向模拟输入电压。对于M位差分输出的第一级SAR ADC，每个第一电容阵列包括M+1个电容，第一级SAR ADC共有2M+2个电容。
可以理解的是，第一电容阵列的M位第一电容之中，C1～CM-1属于权重电容，在逐次逼近的转换过程中，可通过切换相应的权重电容的开关来增大/减小第一电容阵列输出电压；CM用于产生余差电压信号至第二级SAR ADC。
可以理解的是，图2所示的第一级SAR ADC的电路结构仅是示例性的。具体实现时可以根据不同的模拟采样方式而对第一级SAR ADC的电路结构作出适应性的变形。例如，当采用单端采样的方式时，第一级SAR ADC只需设置一个第一电容阵列。
本发明实施例的级间增益放大器30设置在第一级SAR ADC和第二级SAR ADC之间。具体地，级间增益放大器30的输入端连接于从所述第一数模转换器输出的余差电压。
如图2所示，在第一级SAR ADC的采样方式为差分上极板采样的情况下，级间增益放大器30采用差分放大器。在采用差分放大器的情况下，级间增益放大器30具有两个输入端，对应连接于两个所述第一电容阵列输出的余差电压(正向余差电压和负向余差电压)。级间增益放大器30对Vip1和Vin1的余差电压进行放大，得到差分的模拟输入电压Vip2和Vin2。对应地，级间增益放大器30具有两个输出端，以将Vip2和Vin2输出至第二级SAR ADC。
可以理解的是，级间增益放大器30的两个输入端还可以分别设置开关(S1、S2)，以通过开关控制余差电压的输入。
请参见图3，图3示出了本发明实施例提供的一种第二级SAR ADC的电路结构示意图。如图3所示，第二级SAR ADC包括依次连接的第二数模转换器、第二比较器和第二数字控制逻辑单元。其中，所述第二数模转换器包括第二电容阵列，所述第二电容阵列包括一个增益减半电容Ca、一个第二补位电容C0及N-1位第二电容C1～CN-1。
所述N-1位第二电容C1～CN-1的电容值按照位数从小到大依次以2的幂次方递增。对于第二电容Ci的电容值可以用如下公式表示：Ci＝2i-1*CU,i＝1～N-1中的任一个整数，CU为单位电容。
所述第二补位电容C0的电容值等于所述N-1位第二电容C1～CN-1之中第一位电容C1的电容值，即C0＝CU。
所述增益减半电容Ca的电容值为所述N-1位第二电容C1～CN-1及所述第二补位电容C0的电容值之和，Ca的电容值可以用如下公式表示：Ca＝2N-1*CU。
如图3所示，所述增益减半电容Ca、所述第二补位电容C0、N-1位第二电容C1～CN-1的第一端分别连接于所述级间增益放大器30的输出端。N-1位第二电容C1～CN-1的第二端分别通过多路选择开关连接于正向参考电压Vref、负向参考电压(本示例以参考地GND作为负向参考电压)，所述增益减半电容Ca、所述第二补位电容C0的第二端均恒连接于负向参考电压。
如图3所示，第二级SAR ADC采用上极板对模拟输入电压进行采样。在第二级SARADC中，各个电容的上极板均连接于级间增益放大器30的输出端，以从级间增益放大器30接入模拟输入电压(由级间增益放大器30对第一级SAR ADC的余差电压进行放大所得)，N-1位第二电容C1～CN-1的下极板通过多路选择开关连接于多路参考信号源。示例性的，参考信号源可以包括正向参考电压Vref和负向参考电压(本示例以参考地GND作为负向参考电压)。在一些示例中，参考信号源还包括共模电压VCM。所述增益减半电容Ca、所述第二补位电容C0的下极板均恒连接于负向参考电压。
在图3所示的示例中，第二级SAR ADC的采样方式为差分上极板采样，级间增益放大器30的两个输出端输出差分电压Vip2和Vin2(由级间增益放大器30对第一级SAR ADC的Vip1和Vin1的余差电压进行放大所得)。其中，Vip2为正向模拟输入电压，Vin2为负向模拟输入电压。
在上极板差分采样方式下，第二级SAR ADC的第二电容阵列设置为两个，两个第二电容阵列的结构是相同的，两个所述第二电容阵列对应连接于正向模拟输入电压Vip2和负向模拟输入电压Vin2。对于N位差分输出的第二级SAR ADC，每个第一电容阵列包括N+1个电容(一个增益减半电容、一个第二补位电容、N-1位第二电容)，第二级SAR ADC共有2N+2个电容。
可以理解的是，第二电容阵列的N-1位第二电容之中，C1～CN-1均属于权重电容，在逐次逼近的转换过程中，可通过切换相应的权重电容的开关来增大/减小第二电容阵列输出电压。
可以理解的是，图3所示的第二级SAR ADC的电路结构仅是示例性的。具体实现时可以根据不同的模拟采样方式而对第二级SAR ADC的电路结构作出适应性的变形。例如，当采用单端采样的方式时，第二级SAR ADC只需设置一个第二电容阵列。
本发明实施例的数字编码单元40与所述第一数字控制逻辑单元、第二数字控制逻辑单元的输出端连接。模拟输入电压通过两级逐次逼近型模数转换器和级间增益放大器30的放大和量化，产生(M+N)bit编码，最终通过数字编码单元40完成最终的(M+N-1)bit数字编码的输出。
图4示出了数字编码单元40的编码过程示意图。第一级SAR ADC(M-bit SAR ADC)、第二级SAR ADC(N-bit SAR ADC)共产生(M+N)bit编码，按照图3的级间错位累加方式得到最终的(M+N-1)bit二进制数字输出编码(D1：D(M+N-1))。由于需要保持全摆幅量化，因此需要进项数字编码的相减过程。译码电路借助全加器(FA)和半加器(HA)，可以实现图4的编码过程。
本发明实施例的方案，在第二级逐次逼近模数转换器20中的第二数模转换器设置增益减半电容，且该增益减半电容的电容值为第二数模转换器中其余电容的电容值之和，这样使得第二级逐次逼近模数转换器20的电容DAC增加一倍，能够实现两级结构的级间增益减半，降低级间增益放大器30的增益(级间增益放大器30的放大倍数从2M-1倍减少为2M-2倍)，而第二级逐次逼近模数转换器20的正向参考电压与第一级逐次逼近模数转换器10的正向参考电压保持一致，而不发生减半，有效降低功耗和提高转换速度，并且能够适应深亚微米CMOS工艺。模拟输入信号通过两级逐次逼近模数转换器和级间放大器的放大和量化，产生(M+N)位的数字信号，最终通过数字编码单元40输出(M+N-1)位的数字信号。
需说明是的是，本发明实施例的方案不仅限应用于两级逐次逼近模数转换器，还可以应用于三级或更多级数的逐次逼近模数转换器之中。
本发明实施例还提供了一种集成电路，所述集成电路包括如上任意一个实施例描述的流水线逐次逼近型模数转换器。
另外，本发明实施例还提供一种电子设备，包括设备主体以及如上所述的集成电路，所述集成电路设置在所述设备主体中。示例性的，该电子设备可以是网络设备(如基站设备)等。
以上是对本发明的较佳实施进行了具体说明，但本发明并不局限于上述实施方式，熟悉本领域的技术人员在不违背本发明精神的。共享条件下还可作出种种等同的变形或替换，这些等同的变形或替换均包括在本发明权利要求所限定的范围内。

Claims (10)

1.一种流水线逐次逼近型模数转换器，其特征在于，包括：
第一级逐次逼近模数转换器，所述第一级逐次逼近模数转换器包括依次连接的第一数模转换器、第一比较器和第一数字控制逻辑单元，其中，所述第一数模转换器包括第一电容阵列，所述第一电容阵列包括一个第一补位电容及M位第一电容，所述第一补位电容、各所述第一电容的第一端分别连接于模拟输入电压，各所述第一电容的第二端分别通过多路选择开关连接于正向参考电压、负向参考电压，所述第一补位电容的第二端连接于负向参考电压；所述第一补位电容的电容值等于所述M位第一电容之中的第一位电容的电容值，且所述M位第一电容的电容值按照位数从小到大依次以2的幂次方递增，M为大于1的整数；
级间增益放大器，所述级间增益放大器的输入端连接于从所述第一数模转换器输出的余差电压；
第二级逐次逼近模数转换器，所述第二级逐次逼近模数转换器包括依次连接的第二数模转换器、第二比较器和第二数字控制逻辑单元，所述第二数模转换器包括第二电容阵列，所述第二电容阵列包括一个增益减半电容、一个第二补位电容及N-1位第二电容，所述增益减半电容、所述第二补位电容、各所述第二电容的第一端分别连接于所述级间增益放大器的输出端，各所述第二电容的第二端分别通过多路选择开关连接于正向参考电压、负向参考电压，所述增益减半电容、所述第二补位电容的第二端分别连接于负向参考电压，所述第二补位电容的电容值等于所述N-1位第二电容之中第一位电容的电容值，且所述N-1位第二电容的电容值按照位数从小到大依次以2的幂次方递增，所述增益减半电容的电容值为所述N-1位第二电容及所述第二补位电容的电容值之和，N为大于1的整数；
数字编码单元，所述数字编码单元与所述第一数字控制逻辑单元、第二数字控制逻辑单元的输出端连接。
2.根据权利要求1所述的流水线逐次逼近型模数转换器，其特征在于，所述模拟输入电压为差分电压；所述第一电容阵列设置为两个，两个所述第一电容阵列对应接入所述差分电压中的正向输入电压和负向输入电压。
3.根据权利要求2所述的流水线逐次逼近型模数转换器，其特征在于，所述级间增益放大器为差分放大器，所述差分放大器的两个输入端对应连接于两个所述第一电容阵列输出的余差电压。
4.根据权利要求3所述的流水线逐次逼近型模数转换器，其特征在于，所述差分放大器设有两个输出端；所述第二电容阵列设置为两个，每个所述第二电容阵列对应连接的所述差分放大器的两个输出端。
5.根据权利要求1所述的流水线逐次逼近型模数转换器，其特征在于，所述级间增益放大器的放大倍数为2的(M-2)次方。
6.根据权利要求1所述的流水线逐次逼近型模数转换器，其特征在于，各所述第一电容的第二端还分别通过所述多路选择开关连接于共模电压。
7.根据权利要求1所述的流水线逐次逼近型模数转换器，其特征在于，各所述第二电容的第二端还分别通过所述多路选择开关连接于共模电压。
8.根据权利要求1所述的流水线逐次逼近型模数转换器，其特征在于，还包括采样保持电路，所述采样保持电路连接于所述模拟输入电压和所述第一数模转换器。
9.一种集成电路，其特征在于，包括权利要求1-8任一项所述的流水线逐次逼近型模数转换器。
10.一种电子设备，其特征在于，包括设备主体以及权利要求9所述的集成电路，所述集成电路设置在所述设备主体中。
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