KR20160080395A - 연속 근사 아날로그 디지털 변환기 - Google Patents

연속 근사 아날로그 디지털 변환기 Download PDF

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Abstract

본 발명은 연속 근사 아날로그 디지털 변환기에 관한 것이다.
본 발명에서는 감쇄 캐패시터는 사용하여 DAC를 양의 DAC와 음의 DAC로 분할하고, 분할된 각각의 DAC의 더미 캐패시터에 스위칭되는 전압을 변경하는 구성을 제시한다.
본 발명에 따른 연속 근사 아날로그 디지털 변환기는 분할 기법, 이중 샘플링 기법과 적은 에너지를 소모하는 스위칭 기법을 사용하여 칩의 면적, 전력 소모와 비용을 줄일 수 있게 되었다.

Description

연속 근사 아날로그 디지털 변환기{SUCCESSIVE APPRAXIATION ANALOG TO DIGITAL CONVERTER}
본 발명은 연속 근사 아날로그 디지털 변환기에 관한 것으로, 보다 구체적으로는 이중 샘플링 기법과 적은 에너지를 소모하는 스위칭 기법을 동시에 적용하여 저 면적 및 저 전력 소모로 반도체 칩 내부 회로를 구현되는 연속 근사 아날로그 디지털 변환기에 관한 것이다.
아날로그-디지털 변환(ADC: analog-to-digital conversion)은 아날로그 신호를 샘플링해서 디지털화하는 데에 사용될 수 있다. 아날로그 신호의 디지털화는 디지털 통신 수신기 등의 다양한 애플리케이션에서 필요하다.
ADC를 수행하는 다양한 기술이 주지되어 있다. 그 중에서, 연속 근사(SA: successive approximation) 방식이 일반적으로 알려져 있다. 연속 근사 아날로그-디지털 변환(SA ADC) 회로는 일반적으로 아날로그 입력 신호를 연속 단계에 의해 처리함으로써 디지털 표현을 생성하는 것으로서, 각 단계에서는 비교(comparison) 과정에 의해, 아날로그 입력 신호의 더 정확한 디지털 표현을 연속해서 얻을 수 있다.
도 1은 종래 연속 근사 ADC의 회로 블록도이다. 도 1에 도시된 바와 같이 연속 근사 ADC는 입력되는 아날로그입력값(Vin)을 샘플링 및 홀딩한 후, 이를 D/A 변환기의 MSB 비트값부터 크기를 각각 비교하여 가장 근사한 디지털 값을 출력하는 아날로그 디지털 변환기이다. 일반적으로 예로서 12비트 고해상도 연속 근사 아날로그 디지털 변환기에 사용되는 이진 배열 차동 디지털 아날로그 변환기는 도 2와 같이 구성된다. 연속 근사 아날로그 디지털 변환기에 사용되는 디지털 아날로그 변환기의 총 커패시터의 수를 수학식 1과 같이 구할 수 있으며, 12 비트의 연속 근사 아날로그 디지털 변환기를 설계할 시 총 8192개의 단위 커패시터를 사용해야된다. 8192개의 단위 커패시터를 사용하게 된다면 칩의 면적 및 전력 소모가 굉장히 커지게 된다.
Figure pat00001
도 3은 종래 이진 배열 차동 디지털 아날로그 변환기를 사용한 연속 근사 아날로그 디지털 변환기의 3비트로 축약한 스위칭 동작도와 스위칭 에너지를 계산한 결과이다. VIN은 입력신호 이며, VRT는 상단 기준 전압이고 VRB는 하단 기준 전압이다. 도 3에 표기된 (1) ~ (7) 동작의 각각 스위칭 에너지는 수학식 2에서 수학식 8까지를 참조하면 구할 수 있다.
Figure pat00002
Figure pat00003
Figure pat00004
Figure pat00005
Figure pat00006
Figure pat00007
Figure pat00008
상기 수식을 기반으로 연속 근사형 아날로그 디지털 변환기의 해상도를 높이게 된다면 스위칭 에너지의 크기는 단위 커패시터의 수에 따라서 커지게 된다. 최상위 비트를 결정하는데 움직이는 단위 커패시터의 수는 12비트의 경우 2048개이다. 수학시 2에서 발생한 4*C*VRT2에서 2048*C*VRT2으로 512배나 커지게 된다. 스위칭되는 캡의 수만큼 스위칭 에너지는 커지게 된다. 이럼으로써 많은 전력이 소모하게 된다.
또한 차동 디지털 아날로그 변환기를 구현하기 위해서는 입력신호가 차동신호로 들어와야 한다. 이 차동신호를 만들어 주기 위해서는 도 4와 같이 차동신호를 생성해주기 위해서 입력단의 추가적인 회로인 단일 입력- 차동 출력 증폭기가 필요로 하게된다. 이러한 추가적인 증폭기의 구성으로 인하여 전력소모와 비용이 증가하게 되는 문제가 있었다.
특허문헌 1: 공개번호 10-2013-0045803 (2013.05.06. 공개)
본 발명은 상기와 같은 문제점을 해결하고자 하는 것으로서, 본 발명은 디지털 아날로그 변환기에 분할 기법, 이중 샘플링 기법과 적은 에너지를 소모하는 스위칭 기법을 사용하여 칩의 면적, 전력 소모와 비용을 줄인 연속 근사 아날로그 디지털 변환기를 제공하는 것을 목적으로 한다.
본 발명의 상기 목적은 아날로그 입력값(Vin)을 n 비트의 디지털값으로 변환하여 출력하는 연속 근사 아날로그 디지털 변환기로서, 양(positive)의 DAC와 음(negative) DAC로 구성되는 차동 DAC를 포함하며, 양의 DAC는 일 단이 각각 아날로그 입력값(Vin)가 연결되는
Figure pat00009
, ..., 20 단위 크기를 갖는 양의 DAC 메인 캐패시터와, 일 단이 상기 아날로그 입력값(Vin)에 연결되는 단위 크기를 갖는 양의 감쇄 캐패시터와, 상기 양의 감쇄 캐패시터의 타 단과 각각의 일 단이 연결되는
Figure pat00010
, ..., 20 단위 크기를 갖는 양의 DAC 서브 캐패시터와, 상기 양의 감쇄 캐패시터의 타 단과 일 단이 연결되는 단위 크기를 갖는 양의 더미 캐패시터를 포함하는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기에 의해서 달성 가능하다.
본 발명에 따르면 연속 근사 아날로그 디지털 변환기에 사용되는 디지털 아날로그 변환기에 사용되는 단위 커패시터의 수를 줄여 면적을 줄일 수 있으며, 종래 디지털 아날로그 스위치 제어 방식보다 스위칭 에너지를 현저하게 줄일 수 있어 저면적, 저전력 설계에 적합하다. 또한 단일 입력을 받아 단일-차동 출력 증폭기를 사용하여 차동 디지털 아날로그 변환기를 구현 하였지만 제안한 방법을 이용시 추가적인 단일 - 차동 출력 증폭기를 사용하지 않고도 차동 디지털 아날로그 변환기를 구현하여 추가적인 회로 및 비용을 감소시킬 수 있는 장점이 있다.
도 1은 종래 연속 근사 ADC의 회로 블록도.
도 2는 이진 배열 차동 디지털 아날로그 변환기의 회로도.
도 3은 이진 배열 차동 디지털 아날로그 변환기의 3비트 동작도.
도 4는 아날로그 디지털 변환기의 입력단 구조.
도 5는 제안된 기법을 사용한 디지털 아날로그 변환기의 회로도.
도 6은 감쇄 커패시터를 활용한 디지털 아날로그 변환기의 회로도.
도 7은 이중 샘플링 기법을 적용한 디지털 아날로그 변환기의 회로도.
도 8a 및 도 8b는 이중 샘플링 기법에 이어서 적은 에너지를 소모하는 스위칭 기법 또한 적용한 본 발명에 따른 연속 근사 디지털 아날로그 변환기의 회로도.
도 9는 제안한 디지털 아날로그 변환기의 3비트 동작도.
도 10은 제안한 디지털 아날로그 변환기의 2번째 단 스위칭 동작도.
도 11은 본 발명에 따른 디지털 아날로그 변환기를 사용한 연속 근사 아날로그 디지털 변환기의 변환 동작을 나타내는 파형도.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.
이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 6은 이진 배열 디지털 아날로그 변환기에 감쇄 커패시터를 사용하여 2개의 구역으로 분할시켜 총 커패시터의 수를 줄이는 분할 기법을 적용하였다. 예시로 12 비트 연속 근사 아날로그 디지털 변환기에 이 기법을 적용함으로써 총 필요한 단위 커패시터의 수를 8192개에서 256개로 현저하게 줄일 수 있다.
Figure pat00011
이어서 이중 샘플링 기법을 적용한다. 이중 샘플링 기법이란 한 개의 입력신호를 받아 차동 디지털 아날로그 변환기를 구성하는 DACp, DACn에 서로 다르게 샘플링한다. 자세히 설명하자면 DACp에서는 커패시터의 탑 플레이트에 입력 신호를 샘플링하고 DACn에서는 커패시터의 바텀 플레이트에 입력 신호를 샘플링한다. 공통모드 전압(VCM= (1/2) VRT)을 기준으로 반대의 위상을 가지는 전압을 샘플링하여 단일 입력으로도 차동 디지털 아날로그 변화기를 구현하는 기법이다. 도 7은 이중 샘플링 기법을 적용한 디지털 아날로그 변환기의 회로도이다.
샘플 동작일 때 DACp에서는 커패시터의 탑 플레이트에 입력신호(VIN)를 샘플링하고 DACn에서는 커패시터의 바텀 플레이트에 샘플링을 하게 된다. 그리고 홀드 동작에 들어가면서 DACp의 출력은 입력신호 +VIN 전압이 샘플링되어 홀드 된다. DACn의 출력은 입력신호가 공통 모드 전압(VCM =(1/2)VRT)을 기준으로 VIN의 반대 위상을 가지는 전압으로 샘플링된다. 이러한 샘플링이 끝나고 홀드 동작 상태에서 비교기를 구동하여 MSB(Most Significant Bit)를 결정하게 된다면 D/A 변환기의 동작을 12번 변환시킬 필요없이 11번의 동작만으로도 12-비트의 데이터를 얻을 수 있다. 따라서 하나의 커패시터 배열을 없앨 수 있다.
종래 기술로는 12 비트의 디지털 아날로그 변환기가 있어야만 12비트의 연속 근사 아날로그 디지털 변환기를 구현하였다. 하지만 이중 샘플링 기법을 적용하게되면 11 비트의 디지털 아날로그 변환기로 12 비트 연속 근사 아날로그 디지털 변환기의 구현이 가능하다. 이 기법을 사용함으로써 총 단위 커패시터의 수는 수학식 10을 통하여 확인하면 192개로 줄어들게 된다.
또한 이중 샘플링 기법을 통하여 아날로그 디지털 변환기 입력 단에 단일 입력 - 차동출력 증폭기 회로를 구성하여 차동 신호를 만들 필요 없이 단일 입력만으로도 차동 디지털 아날로그 변환기를 구현할 수 있다. 추가적인 회로가 불필요하게 되어 비용을 절약하게 된다.
Figure pat00012
도 8a 및 도 8b는 이중 샘플링 기법에 이어서 적은 에너지를 소모하는 스위칭 기법 또한 적용한 본 발명에 따른 연속 근사 디지털 아날로그 변환기의 회로도이다. 본 발명에 따른 연속 근사 디지털 아날로그 변환기는 도 8a에 도시된 음(negative)의 DAC(DACn)와 도 8b에 도시된 양(positive)의 DAC(DACp)로 구성되는 차동 DAC를 갖는다.
먼저 음의 DAC(DACn)에 대해 설명하기로 한다. DACn은 일 단이 상호 연결되는 16C, 8C, 4C, 2C, 1C 크기로 구성되는 메인 캐패시터(10)와, 동일한 단자에 단위 캐패시터 크기를 갖는 감쇄 캐패시터(30)가 연결된다. 메인 캐패시터(10)의 타 단에는 각각의 스위치가 구비되고, 각 스위치는 상단 기준 전압(VRT), 하단 기준 전압(VRB), 및 아날로그 입력값(Vin) 중에서 하나를 선택적으로 스위칭한다. 감쇄 캐패시터(30)의 타 단에는 16C, 8C, 4C, 2C, 1C 크기로 구성되는 서브 캐패시터(20)의 일 단이 연결되며, 서브 캐패시터(20)를 구성하는 각 캐패시터의 타 단에는 스위치(61)가 연결되고, 스위치(61)를 통해 상단 기준 전압(VRT), 하단 기준 전압(VRB), 및 아날로그 입력값(Vin) 중에서 선택된 하나와 연결된다. 감쇄 캐패시터(30)의 타 단에는 단위 크기를 갖는 더미 캐패시터(50)의 일 단이 연결되고, 더미 캐패시터(50)의 타 단은 더미 스위치(63)를 통하여 상단 기준 전압(VRT), 중앙 전압(VCM), 및 아날로그 입력값(Vin) 중에서 하나를 선택적으로 스위칭된다.
다음으로 양의 DAC(DACn)에 대해 설명하기로 한다. DACp는 일 단이 아날로그 입력값(Vin)과 연결되는 16C, 8C, 4C, 2C, 1C 크기로 구성되는 메인 캐패시터(10)와, 아날로그 입력값(Vin)에 단위 캐패시터 크기를 갖는 감쇄 캐패시터(30)가 연결되는 구성을 갖는다. 메인 캐패시터(10)의 타 단에는 각각의 스위치가 구비되고, 각 스위치는 상단 기준 전압(VRT) 및 하단 기준 전압(VRB) 중에서 하나를 선택적으로 스위칭한다. 감쇄 캐패시터(30)의 타 단에는 16C, 8C, 4C, 2C, 1C 크기로 구성되는 서브 캐패시터(20)의 일 단과 연결되며, 서브 캐패시터(20)를 구성하는 각 캐패시터의 타 단에는 스위치(61)가 연결되고, 스위치(61)를 통해 상단 기준 전압(VRT) 및 하단 기준 전압(VRB) 중에서 선택된 하나와 연결된다. 감쇄 캐패시터(30)의 타 단에는 단위 크기를 갖는 더미 캐패시터(50)의 일 단이 연결되고, 더미 캐패시터(50)의 타 단은 더미 스위치(63)를 통하여 상단 기준 전압(VRT) 및 중앙 전압(VCM) 중에서 하나를 선택적으로 스위칭된다.
여기서 상단 기준 전압(VRT)는 DAC에 인가되는 전압 중에서 가장 높은 전압값을 의미하고, 하단 기준 전압(VRB)는 DAC에 인가되는 전압 중에서 가장 낮은 전압값을 의미하며, 중앙 전압(VCM)은 상단 기준 전압(VRT)와 하단 기준 전압(VRB)의 중앙에 위치하는 전압값을 의미한다. 예를 들어, DAC에 5V가 인가되면, 상단 기준 전압(VRT)는 5V가 되고, 하단 기준 전압(VRB)은 0V가 되고, 중앙 전압(VCM)은 2.5V가 된다.
도 8a 및 도 8b에 표시된 마지막 더미 커패시터 스위치에 연결되는 기준 전압을 (VRT,VRB)에서 (VRT,VCM)으로 연결하고 스위칭 동작을 해서 마지막 LSB(Least Significant Bit)를 결정하게 된다. 본래는 표시된 부분 앞단의 커패시터에서 LSB를 결정하였다면 이 기법을 적용한 회로에서는 표시된 마지막 부분에서 결정하게 된다. 그럼으로써 또다시 MSB를 결정하는 커패시터를 제거할 수 있게 된다. 따라서 총 단위 커패시터의 수가 [수학식 11]을 통하여 확인한다면 총 128개로 줄어들게 된다.
Figure pat00013
종래 이중 배열 디지털 아날로그 변환기가 총 사용하는 단위 커패시터의 수는 8192개였다. 여기서 3가지의 기법인 분할 기법, 이중 샘플링 기법과 적은 에너지를 소모하는 스위칭 기법을 적용하여 총 단위 커패시터의 수를 98.5%를 줄이게 되어 128개가 되었다. 이 세가지 기법을 적용하게 되어 칩 면적을 현저하게 줄였으며 총 커패시터의 크기가 줄어들어 전력 소모를 줄였다.
또한 적은 에너지를 소모하는 스위칭 기법을 적용한 디지털 아날로그 변환기의 제어부를 설계하여 적용한다면 종래 도 3에 제시된 방식을 적용한 디지털 아날로그 변환기에 비해서 굉장히 적은 에너지를 소모하게 된다. 종래 도 3에 제시된 방식은 디지털 아날로그 변환기에 최대 스위치가 4개를 동시에 제어하게 되어 많은 에너지를 소모한다. 하지만 제안한 방식으로 디지털 아날로그 변환기의 스위치를 제어하게 된다면 최대 1개의 스위치만이 변환 및 제어되어 스위칭 에너지의 발생을 현저하게 줄일 수 있다. 수학식 2 ~ 수학식 8까지 종래 도 3에 제안된 방식의 스위칭 에너지와 도 9의 적은 에너지를 소모하는 스위칭 기법을 적용한 3 비트 동작도에서 (1)~(7) 과정의 스위칭 에너지를 구하게 된다면 종래 도 3 방식보다 현저하게 스위칭 에너지가 줄어든 것을 수학식 12 ~ 수학식 15를 통해서 알 수 있다.
Figure pat00014
종래 방식으로 디지털 아날로그 변환기를 제어하게 된다면 수학식 3, 수학식 4에 제시된 바와 같이 각각 CVRT2, 5CVRT2 만큼 소모한다. 하지만 본 발명에 따른 연속 근사 아날로그 디지털 변환기를 제어하게 된다면 스위칭 에너지가 발생하지 않는다. 도 10은 도 9의 (2),(3)의 과정을 나타낸 도면이다. 도 10을 기반으로 수학식 13을 구하게 된다면 스위칭 에너지가 발생하지 않는 것을 알 수 있다.
Figure pat00015
수학식 14, 수학식 15는 도 9의 (4)~(7) 과정의 스위칭 에너지를 구한 수학식이다. 종래 방식보다 스위칭 에너지가 줄어든 이유로는 기준 전압이 변환된 스위치가 오직 하나뿐이고 기준 전압의 변화가 VRT -> VRB가 아닌 VRT-> (1/2)VRT로 변환된다. 기준 전압의 변화가 반으로 줄어들어 기존 방식보다 스위칭 에너지를 더 더욱 줄일 수 있다.
Figure pat00016
Figure pat00017
도 11은 본 발명에 따른 디지털 아날로그 변환기를 사용한 연속 근사 아날로그 디지털 변환기의 변환 동작을 나타내는 파형이다.
이상에서 본 발명에 따라서 연속 근사 아날로그 디지털 변환기에 사용하는 디지털 아날로그 변환기의 크기와 스위칭 에너지를 줄여 저면적, 저전력 설계에 대한 설명을 하였다. 이처럼, 이중 샘플링 기법과 적은 에너지를 소모하는 스위칭 기법을 통하여 단위 커패시터의 수를 줄이고 추가적인 단일입력 - 차동 출력 증폭기를 사용하지 않아 추가적인 비용이 필요하지 않으며 스위칭 에너지를 줄여 저 면적, 저 전력 설계에 사용될 수 있다. 따라서, 본 발명의 보호범위는 이하의 특허 청구 범위에 의해서 정해져야 할 것이다.
본 명세서의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 명세서의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한 본 발명의 실시예에 나타나는 구성부들은 서로 다른 특징적인 기능들을 나타내기 위해 독립적으로 도시되는 것으로, 각 구성부들이 분리된 하드웨어나 하나의 소프트웨어 구성단위로 이루어짐을 의미하지 않는다. 즉, 각 구성부는 설명의 편의상 각각의 구성부로 나열하여 포함한 것으로 각 구성부 중 적어도 두 개의 구성부가 합쳐져 하나의 구성부로 이루어지거나, 하나의 구성부가 복수 개의 구성부로 나뉘어져 기능을 수행할 수 있고 이러한 각 구성부의 통합된 실시예 및 분리된 실시예도 본 발명의 본질에서 벗어나지 않는 한 본 발명의 권리범위에 포함된다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
10: 메인 캐패시터 20: 서브 캐패시터
30: 감쇄 캐패시터 50: 더미 캐패시터
61: 스위치 63: 더미 스위치

Claims (9)

  1. 아날로그 입력값(Vin)을 n 비트의 디지털값으로 변환하여 출력하는 연속 근사 아날로그 디지털 변환기로서,
    양(positive)의 DAC와 음(negative) DAC로 구성되는 차동 DAC를 포함하며,
    상기 양의 DAC는
    일 단이 각각 아날로그 입력값(Vin)가 연결되는
    Figure pat00018
    , ..., 20 단위 크기를 갖는 양의 DAC 메인 캐패시터와,
    일 단이 상기 아날로그 입력값(Vin)에 연결되는 단위 크기를 갖는 양의 감쇄 캐패시터와,
    상기 양의 감쇄 캐패시터의 타 단과 각각의 일 단이 연결되는
    Figure pat00019
    , ..., 20 단위 크기를 갖는 양의 DAC 서브 캐패시터와,
    상기 양의 감쇄 캐패시터의 타 단과 일 단이 연결되는 단위 크기를 갖는 양의 더미 캐패시터를 포함하는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
  2. 제1항에 있어서,
    상기 양의 DAC 메인 캐패시터 각각의 타 단은 각각의 스위치 소자와 연결되어, 상단 기준 전압(Vrt)과 하단 기준 전압(Vrb) 중에서 선택된 어느 하나와 연결되도록 스위칭되는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
  3. 제1항 또는 제2항에 있어서,
    상기 양의 더미 캐패시터의 타 단은 더미 스위치와 연결되어, 상기 상단 기준 전압(Vrt)과 중앙 전압(Vcm, 상단 기준 전압과 하단 기순 전압의 중앙에 위치하는 전압값) 중에서 어느 하나와 선택적으로 연결되도록 스위칭되는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
  4. 아날로그 입력값(Vin)을 n 비트의 디지털값으로 변환하여 출력하는 연속 근사 아날로그 디지털 변환기로서,
    양(positive)의 DAC와 음(negative) DAC로 구성되는 차동 DAC를 포함하며,
    상기 음의 DAC는
    일 단이 상호 연결되는
    Figure pat00020
    , ..., 20 단위 크기를 갖는 음의 DAC 메인 캐패시터와,
    일 단이 상기 음의 DAC 메인 캐패시터의 일 단과 연결되는 단위 크기를 갖는 음의 감쇄 캐패시터와,
    상기 음의 감쇄 캐패시터의 타 단과 각각의 일 단이 연결되는
    Figure pat00021
    , ..., 20 단위 크기를 갖는 음의 DAC 서브 캐패시터와,
    상기 음의 감쇄 캐패시터의 타 단과 일 단이 연결되는 단위 크기를 갖는 음의 더미 캐패시터를 포함하는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
  5. 제4항에 있어서,
    상기 음의 DAC 메인 캐패시터 각각의 타 단은 각각의 스위치 소자와 연결되어, 상단 기준 전압(Vrt), 하단 기준 전압(Vrb) 및 아날로그 입력값(Vin) 중에서 선택된 어느 하나와 연결되도록 스위칭되는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
  6. 제4항 또는 제5항에 있어서,
    상기 음의 더미 캐패시터의 타 단은 더미 스위치와 연결되어, 상기 상단 기준 전압(Vrt), 아날로그 입력값(Vin) 및 중앙 전압(Vcm, 상단 기준 전압과 하단 기순 전압의 중앙에 위치하는 전압값) 중에서 어느 하나와 선택적으로 연결되도록 스위칭되는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
  7. 아날로그 입력값(Vin)을 n 비트의 디지털값으로 변환하여 출력하는 연속 근사 아날로그 디지털 변환기로서,
    양(positive)의 DAC와 음(negative) DAC로 구성되는 차동 DAC를 포함하며,
    상기 양의 DAC는
    일 단이 각각 아날로그 입력값(Vin)가 연결되는
    Figure pat00022
    , ..., 20 단위 크기를 갖는 양의 DAC 메인 캐패시터와,
    일 단이 상기 아날로그 입력값(Vin)에 연결되는 단위 크기를 갖는 양의 감쇄 캐패시터와,
    상기 양의 감쇄 캐패시터의 타 단과 각각의 일 단이 연결되는
    Figure pat00023
    , ..., 20 단위 크기를 갖는 양의 DAC 서브 캐패시터와,
    상기 양의 감쇄 캐패시터의 타 단과 일 단이 연결되는 단위 크기를 갖는 양의 더미 캐패시터를 포함하고,
    상기 음의 DAC는
    일 단이 상호 연결되는
    Figure pat00024
    , ..., 20 단위 크기를 갖는 음의 DAC 메인 캐패시터와,
    일 단이 상기 음의 DAC 메인 캐패시터의 일 단과 연결되는 단위 크기를 갖는 음의 감쇄 캐패시터와,
    상기 음의 감쇄 캐패시터의 타 단과 각각의 일 단이 연결되는
    Figure pat00025
    , ..., 20 단위 크기를 갖는 음의 DAC 서브 캐패시터와,
    상기 음의 감쇄 캐패시터의 타 단과 일 단이 연결되는 단위 크기를 갖는 음의 더미 캐패시터를 포함하는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
  8. 제7항에 있어서,
    상기 양의 DAC 메인 캐패시터 각각의 타 단은 각각의 스위치 소자와 연결되어, 상단 기준 전압(Vrt)과 하단 기준 전압(Vrb) 중에서 선택된 어느 하나와 연결되도록 스위칭되고,
    상기 음의 DAC 메인 캐패시터 각각의 타 단은 각각의 스위치 소자와 연결되어, 상단 기준 전압(Vrt), 하단 기준 전압(Vrb) 및 아날로그 입력값(Vin) 중에서 선택된 어느 하나와 연결되도록 스위칭되는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
  9. 제7항 또는 제8항에 있어서,
    상기 양의 더미 캐패시터의 타 단은 더미 스위치와 연결되어, 상기 상단 기준 전압(Vrt)과 중앙 전압(Vcm, 상단 기준 전압과 하단 기순 전압의 중앙에 위치하는 전압값) 중에서 어느 하나와 선택적으로 연결되도록 스위칭되고,
    상기 음의 더미 캐패시터의 타 단은 더미 스위치와 연결되어, 상기 상단 기준 전압(Vrt), 아날로그 입력값(Vin) 및 중앙 전압(Vcm, 상단 기준 전압과 하단 기순 전압의 중앙에 위치하는 전압값) 중에서 어느 하나와 선택적으로 연결되도록 스위칭되는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
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