WO2022174515A1 - 逐次逼近型数字模数转换器sar adc和电子设备 - Google Patents

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WO2022174515A1
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digital signal
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Definitions

  • the present application relates to the field of circuits, and more particularly, to a successive approximation digital analog-to-digital converter SAR ADC and electronic equipment.
  • An analog-to-digital converter is a device that converts continuous analog signal acquisition into discrete digital signals for digital analysis and processing.
  • the successive approximation type (successive approximation register, SAR) ADC uses the binary search method to continuously generate new analog voltages through the internal integrated digital to analog converter (DAC) to approximate the input analog signal, and finally The digital input corresponding to the integrated DAC is used as the output of the ADC.
  • SAR ADC can be implemented by capacitive DAC.
  • Capacitive DAC (CDAC for short) consists of a set of capacitor arrays and corresponding bottom plate switches. The capacitance ratio between capacitors in a typical capacitor array satisfies binary weights, and is designed with n bits.
  • the highest bit capacitance 230 of the CDAC is 2 ⁇ (n-1)C. Therefore, if the output precision of the SAR ADC is high, the number of capacitors required is also increased. However, as the number of capacitors increases, the area of the SAR ADC is larger and the cost is higher. Therefore, how to achieve this with a smaller number of capacitors Greater precision SAR ADCs are an urgent problem.
  • the present application provides a successive approximation digital analog-to-digital converter SAR ADC, and electronic equipment, which can realize a higher precision SAR ADC through a smaller number of capacitors.
  • a successive approximation digital analog-to-digital converter SAR ADC is provided, wherein the SAR ADC (200) is used to output n-bit digital signals (Dn-1, Dn-2, . . . , D1, D0), so Said n is a positive integer greater than 1, and the SAR ADC includes:
  • a negative capacitance array comprising n-m second capacitors (Dn-2 C2, ..., Dm C2, D0 C2) arranged in parallel;
  • VCM Common mode voltage
  • Vsigp positive differential input signal
  • Vsigp positive differential input signal
  • each group of second bottom plate switches (2302) is used to control the bottom of the corresponding second capacitor
  • the pads are connected to a common mode voltage (VCM), a negative differential input signal Vsign, or one of a plurality of reference voltages having different precision offsets with respect to the common mode voltage (
  • a comparator (240), the positive input terminal (2401) of the comparator is connected to the top plate of each of the first capacitors, and the negative input terminal (2402) of the comparator is connected to the negative input terminal (2402) of each of the second capacitors a bottom plate, wherein the comparator is configured to sequentially output each digital signal in the n-bit digital signal according to the voltage of the positive input terminal and the negative input terminal;
  • a SAR logic circuit configured to control a plurality of reference voltages connected to the first capacitors through the plurality of groups of first bottom plate switches (2301) according to the digital signal per bit output by the comparator 240 , and control the reference voltages connected to a plurality of the second capacitors through the plurality of groups of second bottom plate switches (2302);
  • SAR logic circuit (250) is specifically used for:
  • the bottom plate of each of the first capacitors (Dn-2 C1, . . . , Dm C1, D0 C1) is controlled to be connected to the a first initial reference voltage among a plurality of reference voltages, and controlling the bottom of each of the second capacitors (Dn-2 C2, ..., Dm C2, D0 C2) according to the most significant digital signal (Dn-1) each of the electrode plates is connected to a second initial reference voltage of the plurality of reference voltages, wherein the offset directions of the first initial reference voltage and the second initial reference voltage with respect to the common mode voltage are opposite, and The offsets of the first initial reference voltage and the second initial reference voltage with respect to the common-mode voltage are not the largest offset among the offsets of the plurality of reference voltages with respect to the common-mode voltage amount, and is not the smallest offset;
  • the target reference to which the bottom plate of the k-th first capacitor (Dk C1) is connected is controlled voltage, and control the target reference voltage connected to the bottom plate of the kth second capacitor (Dk C2) according to the kth digital signal (Dk) and the most significant digital signal (Dn-1), wherein , the k is equal to n-2, ..., m;
  • the first capacitor ( The target reference voltage connected to the bottom plate of D0 (C1), and the highest-order digital signal (Dn-1) and the lower m-bit digital signal (Dm-1, . . . , D0) in the n-bit digital signal
  • Each bit of digital signal of controls the target reference voltage connected to the bottom plate of the lowest second capacitor (D0 C2).
  • an electronic device including the SAR ADC in the first aspect or various implementations thereof.
  • FIG. 1 is a schematic structural diagram of a SAR ADC in the related art.
  • FIG. 2 is a schematic structural diagram of the structure of a SAR ADC according to an embodiment of the present application.
  • FIG. 3 is a schematic diagram of multiple reference signal groups according to an embodiment of the present application.
  • FIG. 4 is a schematic diagram of a relative positional relationship of a plurality of reference signals according to an embodiment of the present application.
  • FIG. 5 is a control logic diagram of a capacitor array according to an embodiment of the present application.
  • FIG. 6 is a schematic block diagram of an electronic device provided by an embodiment of the present application.
  • Capacitive DAC is composed of a set of capacitor arrays and corresponding bottom plate switches.
  • the ratio of capacitance between capacitors in a typical capacitor array satisfies the binary weight. If the unit capacitance value of the lowest capacitor is 1*C , the second-lowest capacitor is twice the unit capacitance value, that is, 2*C, and so on.
  • the capacitance value of the highest-order capacitor of CDAC is 2 ⁇ (n-1)C .
  • the CDAC controls the conduction direction of the bottom plate switch of the corresponding weight capacitor according to the digital input, so as to generate the analog output corresponding to the digital input on the top plate of the capacitor array to achieve n-bit design accuracy.
  • FIG 1 shows a typical structure of a 3-bit SAR ADC. The specific working process of the SAR ADC is described with reference to Figure 1.
  • the common mode voltage VCM, the first forward reference voltage VREFP, and the first reverse reference voltage VREFN satisfy the following relationship:
  • VCM 0.5(VREFP+VREFN);
  • VREFP VCM+0.5VREF
  • VREFN VCM-0.5VREF.
  • the sampling stage In the first stage, the sampling stage:
  • the lower plate (or bottom plate, negative plate) of the capacitor is connected to the positive terminal of the differential input signal, namely Vsigp, and the upper plate (or top plate, positive plate) of the capacitor is connected to VCM.
  • the upper plate of the capacitor is connected to the negative terminal of the differential input signal, namely Vsign, and the upper plate of the capacitor is connected to VCM.
  • Step 1 Disconnect the upper plates of all capacitors in the positive and negative capacitance arrays from the VCM, and connect the lower plates of all capacitors to the VCM.
  • the second step the comparator compares the size of VipA and VinA, and outputs a digital signal D2.
  • D2 is the highest bit of the SAR ADC output.
  • the third step is to adjust the voltage value connected to the lower plate of the most significant bit (MSB) capacitor according to the output of the comparator.
  • the MSB capacitor is the capacitor 4C.
  • VipA 0.5VREFN+0.5VCM-(Vsigp-VCM)
  • VipA 0.5(VCM-0.5VREF)+0.5 ⁇ VCM-(Vsigp-VCM)
  • VipA 2VCM-Vsigp-1/4VREF.
  • the changed VinA can be calculated as:
  • VinA 2VCM-Vsign+1/4VREF.
  • the fourth step the comparator is turned on, according to the voltage of the positive input terminal and the negative input terminal at this time, the high-order digital signal D1 is output, and the reference voltage value connected to the lower plate of the second-highest capacitor is further changed according to the D1.
  • the next highest capacitor is capacitor 2C.
  • the implementation of changing the reference voltage value connected to the lower plate of the second-highest capacitor according to D1 can refer to the implementation of changing the reference voltage value connected to the lower plate of the highest-order capacitor according to D2 in the third step, which will not be repeated here.
  • the embodiment of the present application provides a SAR ADC by adding more reference voltages with different precisions, and further using a corresponding switch control strategy to adjust the reference voltage connected to the lower plate of the capacitor in the capacitor array, so as to be able to The effect of a more bit SAR ADC is achieved with the same size capacitor array.
  • FIG. 2 is a schematic structural diagram of a SAR ADC according to an embodiment of the present application.
  • the SAR ADC is used to output n-bit digital signals, namely Dn-1, Dn-2, . 4, 6, 8, etc.
  • the SAR ADC 200 includes: a positive capacitor array 210 , a negative capacitor array 220 , a switch circuit, a comparator 240 and a SAR logic circuit 250 .
  • the positive capacitor array 210 includes n-m first capacitors (Dn-2 C1, . . . , Dm C1, D0 C1) arranged in parallel, and the negative capacitor array 220 includes n-m second capacitors (Dn- 2 C2,..., Dm C2, D0 C2), the m is a positive integer.
  • the capacitance values of the lowest first capacitor ( D0 C1 ) and the next lowest first capacitor ( Dm C1 ) in the positive capacitance array 210 are equal, from the next lowest first capacitor ( Dm C1 ) to the highest
  • the capacitance value ratio of the first capacitor (Dn-2 C1) satisfies the binary weight
  • the capacitance values of the lowest second capacitor (D0 C2) and the second lower second capacitor (Dm C2) in the negative capacitance array 220 are equal, from the second lower second capacitor (Dm C2) to the highest second capacitor (Dn -2 C2) the capacitance value ratio satisfies the binary weight.
  • the highest-order digital signal in the n-bit digital signal can be used to control the reference voltage connected to the lower plates of all capacitors in the positive capacitor array and the negative capacitor array
  • the second-highest bit signal can be used to control the reference voltage connected to the highest-order capacitors (Dn-2 C1 and Dn-2 C2)
  • the lowest m-bit digital signal Dm-1, ..., D0
  • D0 C1 and D0 C2 are connected to the reference voltage
  • the switch circuit 230 includes multiple groups of first bottom plate switches 2301 and multiple groups of second bottom plate switches 2302, wherein each group of first bottom plate switches 2301 corresponds to one of the first bottom plate switches 2301. Each group of second bottom plate switches 2302 corresponds to one of the second capacitors, and each group of the first bottom plate switches 2301 is used to control the bottom plate of the corresponding first capacitor to be connected to the common mode voltage VCM , a positive differential input signal Vsigp or one of a plurality of reference voltages, the second bottom plate switches 2302 of each group are used to control the bottom plate of the corresponding second capacitor to be connected to the common mode voltage VCM, negative The differential input signal Vsign or one of a plurality of reference voltages having different precision offsets with respect to the common mode voltage VCM.
  • each group of first bottom plate switches 2301 includes a single-pole, multi-throw switch for connecting the corresponding first capacitors to different voltages under different conditions.
  • each set of second bottom plate switches 2302 includes a single-pole, multi-throw switch for connecting the corresponding second capacitor to different voltages under different conditions.
  • each group of first bottom plate switches 2301 may also include multiple switches, such as a first switch and a second switch, and the first switch may be a single-pole single-throw switch for controlling whether to switch the corresponding The first capacitor is connected to the common-mode voltage, and the second switch is a single-pole multi-throw switch, which is used to control whether the corresponding first capacitor is connected to the positive differential input signal or a certain reference voltage.
  • the same is true for each group of the first bottom plate switches 2301, and details are not repeated here.
  • the multiple reference voltages have different precisions and offsets in different offset directions with respect to the common mode voltage VCM, where the offset directions refer to forward offset and reverse offset.
  • the positive input terminal 2401 of the comparator 240 is connected to the top plate of each of the first capacitors, and the negative input terminal 2402 of the comparator 240 is connected to the bottom of each of the second capacitors Plate, the comparator 240 is configured to sequentially output each digital signal of the n-bit digital signals according to the voltages of the positive input terminal 2401 and the negative input terminal 2402 .
  • the SAR logic circuit 250 is configured to control the plurality of first capacitors connected to the plurality of first capacitors through the plurality of groups of first bottom plate switches 2301 according to the digital signal per bit output by the comparator 240 .
  • the reference voltage, and the reference voltages connected to the plurality of second capacitors are controlled by the plurality of groups of second bottom plate switches 2302 .
  • the plurality of reference voltages include a first forward reference voltage VREFP, a first reverse reference voltage VREFN, a second forward reference voltage VREFP2 and a second reverse reference voltage VREFN2, wherein , the first forward reference voltage VREFP and the first reverse reference voltage VREFN have a first offset with opposite offset directions relative to the common mode voltage VCM, and the second forward reference voltage VREFP2 and The second reverse reference voltage VREFN2 has a second offset with an opposite offset direction relative to the common mode voltage VCM, wherein the first offset is greater than the second offset.
  • the plurality of reference voltages further includes m reference voltage groups, and the reference voltages in the m reference voltage groups can be used to connect to the lowest-order capacitors (DO C1 and DO C2).
  • the embodiments of the present application do not specifically limit the number of the multiple reference voltage groups, and the number of the multiple reference voltage groups may be determined according to the number of bits of the SAR ADC to be implemented. By adding one bit based on the technology, you can set up a reference voltage group, or you can set up more reference signal groups if you want to add more bits.
  • the m reference voltage groups may be used to connect to the lowest-position capacitors in the positive and negative capacitance arrays to achieve fine-tuning with different precisions.
  • the i-th reference voltage group includes reference voltage 1, which corresponds to the reference voltage 2P and the reference voltage 2N in the i+1-th reference voltage group, wherein the reference voltage 2P has a positive offset 1 relative to the reference voltage 1,
  • the reference voltage 2N has a negative offset of 1 relative to the reference voltage 1.
  • the m is 1, and the 1 reference voltage group includes a third forward reference voltage VREFP3, a third reverse reference voltage VREFN3, a fourth forward reference voltage VREFP4 and a fourth reverse reference voltage Reference voltage VREFN4.
  • the reference voltages satisfy the following relationship:
  • VREFP2 (VCM+VREFP)/2;
  • VREFN2 (VCM+VREFN)/2;
  • VREFP3 (VREFP2+VREFP)/2;
  • VREFN3 (VREFP2+VCM)/2;
  • VREFP4 (VCM+VREFN2)/2;
  • VREFN4 (VREFN2+VREFN)/2.
  • the third forward reference voltage VREFP3 has a positive third offset with respect to the second forward reference voltage VREFP2, and the third reverse reference voltage VREFN3 has a positive third offset with respect to the second forward reference voltage VREFP2 Negative third offset.
  • the third forward reference voltage VREFP3 is used for further upward adjustment on the basis of the second forward reference voltage VREFP2, and the third reverse reference voltage VREFN3 is used for further upward adjustment on the basis of the second forward reference voltage VREFP2. Further down the fine-tuning.
  • the fourth forward reference voltage VREFP4 has a positive third offset with respect to the second reverse reference voltage VREFN2, and the fourth reverse reference voltage VREFN4 has a positive third offset with respect to the second reverse reference voltage VREFN2 Negative third offset.
  • the fourth forward reference voltage VREFP4 is used for further upward adjustment on the basis of the second reverse reference voltage VREFN2, and the fourth reverse reference voltage VREFN4 is used for further upward adjustment on the basis of the second reverse reference voltage VREFN2. Further down the fine-tuning.
  • the second offset may be half of the third offset
  • the third offset may be half of the second offset one.
  • the first offset is 0.5VREF
  • the second offset is 0.25VREF
  • the third offset is 0.125VREF.
  • the first reference voltage group in the m reference voltage groups includes: the third forward reference voltage VREFP3, the third reverse reference voltage VREFN3, The fourth forward reference voltage VREFP4 and the fourth reverse reference voltage VREFN4.
  • the second reference voltage group includes: fifth forward reference voltage VREFP5, fifth reverse reference voltage VREFP5, sixth forward reference voltage VREFP6, sixth reverse reference voltage VREFN6, seventh forward reference voltage VREFP7, seventh The reverse reference voltage VREFN7, the eighth forward reference voltage VREFP8 and the eighth reverse reference voltage VREFN8, wherein the reference voltages in the second reference voltage group and the aforementioned reference voltages satisfy the following relationship:
  • the fifth forward reference voltage VREFP5 has a fourth positive offset with respect to the third forward reference voltage VREFP3, and the fifth reverse reference voltage VREFN5 has a positive fourth offset with respect to the third forward reference voltage VREFP3 Negative fourth offset.
  • the fifth forward reference voltage VREFP5 is used for further upward adjustment on the basis of the third forward reference voltage VREFP3, and the fifth reverse reference voltage VREFN5 is used for further upward adjustment on the basis of the third forward reference voltage VREFP3. Further down the fine-tuning.
  • the sixth forward reference voltage VREFP6 has a fourth positive offset with respect to the third reverse reference voltage VREFN3, and the sixth reverse reference voltage VREFN6 has a positive fourth offset with respect to the third reverse reference voltage VREFN3 Negative fourth offset.
  • the sixth forward reference voltage VREFP6 is used for further upward adjustment on the basis of the third reverse reference voltage VREFN3, and the sixth reverse reference voltage VREFN6 is used for further upward adjustment on the basis of the third reverse reference voltage VREFN3. Further down the fine-tuning.
  • the seventh forward reference voltage VREFP7 has a fourth positive offset with respect to the fourth forward reference voltage VREFP4, and the seventh reverse reference voltage VREFN7 has a positive fourth offset with respect to the fourth forward reference voltage VREFP4 Negative fourth offset.
  • the seventh forward reference voltage VREFP7 is used for further upward adjustment on the basis of the fourth forward reference voltage VREFP4, and the seventh reverse reference voltage VREFN7 is used for further upward adjustment on the basis of the fourth forward reference voltage VREFP4. Further down the fine-tuning.
  • the eighth forward reference voltage VREFP7 has a fourth positive offset with respect to the fourth reverse reference voltage VREFN4, and the eighth reverse reference voltage VREFN7 has a positive fourth offset with respect to the fourth reverse reference voltage VREFN4 Negative fourth offset.
  • the eighth forward reference voltage VREFP8 is used for further upward fine adjustment on the basis of the fourth reverse reference voltage VREFN4, and the eighth reverse reference voltage VREFN8 is used for further upward adjustment on the basis of the fourth reverse reference voltage VREFN4. Further down the fine-tuning.
  • the fourth offset is half of the third offset.
  • the third offset is 1/8VREF and the fourth offset is 1/16VREF.
  • more reference signal groups may also be set, and the reference signals in the reference signal groups are set in a similar manner, which will not be repeated here.
  • the lowest-order capacitors are further configured to be connected to the reference voltage groups with different precisions, thereby realizing SAR ADCs with different precisions.
  • the LSB capacitor can be connected to the reference voltage in the first reference voltage group, or, to increase the accuracy of two bits, it can be connected to the reference voltage in the second reference voltage group, etc. Wait.
  • the switch control logic of the SAR logic circuit 250 will be described below with reference to FIGS. 3 to 5 .
  • control logic 1 the control logic corresponding to the highest-order digital signal Dn-1 (referred to as control logic 1)
  • control logic 2 the control logic corresponding to the low m-bit digital signal
  • control logic 3 the control logic corresponding to the low m-bit digital signal
  • the SAR logic circuit 250 is specifically used for:
  • a group of first bottom plate switches 2301 corresponding to each of the first capacitors is controlled so that each of the first capacitors (Dn-2 C1 , ..., Dm C1, D0 C1) the bottom plate is connected to the first initial reference voltage in the plurality of reference voltages, and according to the most significant digital signal Dn-1, control each of the second capacitors corresponding to A set of second bottom plate switches 2302 to connect the bottom plate of each of said second capacitors (Dn-2 C1,..., Dm C1, D0 C1) to a second initial of said plurality of reference voltages reference voltage.
  • the offset directions of the first initial reference voltage and the second initial reference voltage relative to the common mode voltage VCM are opposite, and the first initial reference voltage and the second initial reference voltage are relative to the
  • the offset of the common mode voltage VCM is neither the largest offset nor the smallest offset among the offsets of the plurality of reference voltages relative to the common mode voltage.
  • the SAR logic circuit 250 can control to pull the voltage of the bottom plate of the capacitors in each capacitor array to the same voltage level according to the highest-order digital signal Dn-1.
  • the voltage level has a moderate offset relative to the common-mode voltage VCM, and further fine adjustment of the voltage can be performed at this voltage level, which can improve the convergence speed of the SAR ADC, which is equivalent to the prior art.
  • the adjustment process of the number can achieve more fine-grained output results.
  • the first initial reference voltage is the second forward reference voltage VREFP2, and the second initial reference voltage is the second reverse reference voltage VREFN2; or
  • the first initial reference voltage is the second reverse reference voltage VREFN2, and the second initial reference voltage is the second forward reference voltage VREFP2.
  • the first initial reference voltage and the second initial reference voltage may also be other reference voltage values, and when initially connected to other reference voltages, only the subsequent switch logic needs to be adaptively adjusted .
  • the first initial reference voltage and the second initial reference voltage are respectively one of the second forward reference voltage and the second reverse reference voltage as an example for description, but the present application is not limited to this. .
  • the SAR logic circuit 250 is specifically used for:
  • the bottom plate of each of the first capacitors is controlled to be connected to the second reverse reference voltage VREFN2, and the bottom plate of each of the second capacitors is controlled to be connected to the second forward reference voltage VREFP2;
  • the bottom plate of each of the first capacitors is controlled to be connected to the second forward reference voltage VREFP2, and the bottom plate of each of the second capacitors is controlled to be connected to the second reverse reference voltage VREFN2.
  • the most significant digital signal Dn-1 is 1, indicating that VipA>VinA, VipA needs to be reduced, therefore, the bottom plate of each first capacitor can be connected to the second reverse reference voltage VREFN2 lower than VCM.
  • the highest-order digital signal Dn-1 is 0, indicating that VipA ⁇ VinA, and VipA needs to be increased. Therefore, the bottom plate of each of the first capacitors can be connected to the second forward reference voltage VREFP2 higher than VCM .
  • the SAR logic circuit 250 is further used for:
  • the k-th digital signal Dk and the highest-order digital signal Dn-1 in the n-bit digital signals control the target reference voltage connected to the bottom plate of the k-th first capacitor Dk C1, and according to the The k-th digital signal Dk and the highest-order digital signal Dn-1 control the target reference voltage connected to the bottom plate of the k-th second capacitor Dk C2, wherein the k is equal to n-2, . . . , m.
  • the voltage on each capacitor is adjusted with reference to the reference voltage that the capacitor is currently connected to after the last voltage adjustment, that is, the voltage after the last voltage adjustment.
  • the connected reference voltage is adjusted as a reference, instead of directly controlling the voltage connected to the Dk bit capacitor according to the output result Dk of the comparator, which is beneficial to achieve a finer adjustment of the voltage, thereby realizing a SAR ADC with finer precision.
  • the SAR logic circuit 250 is used to:
  • the k-th digital signal Dk is 1, and the bottom plate of the k-th first capacitor Dk C1 is controlled to be connected to the first reverse reference voltage VREFN , and control the bottom plate of the k-th second capacitor Dk C2 to be connected to the first forward reference voltage VREFP; or
  • the k-th digital signal Dk is 1, and the bottom plate of the k-th first capacitor Dk C1 is controlled to be connected to the second reverse reference voltage VREFN2 , and control the bottom plate of the k-th second capacitor Dk C2 to be connected to the second forward reference voltage VREFP2; or
  • the SAR logic circuit 250 is further used for:
  • the digital signal of the highest-order digital signal Dn-1 and the low-m-bit digital signal Dm-1 According to the digital signal of the highest-order digital signal Dn-1 and the low-m-bit digital signal Dm-1, .
  • the target reference voltage that the board is connected to and the digital signal of the highest-order digital signal Dn-1 and the digital signal of the lower m-bit of the n-bit digital signal Dm-1, . . .
  • the SAR logic circuit 250 is configured to use the highest-order digital signal Dn-1 and the low-m-bit digital signal according to The mathematical signal before the jth digital signal Dj in the signals Dm-1,..., D0 determines the reference voltage currently connected to the bottom plate of the lowest first capacitor (D0 C1), according to the The j-bit digital signal (Dj and the reference voltage currently connected to the lowest-order first capacitor D0C1, adjust the reference voltage connected to the lowest-order first capacitor D0C1, and, according to the highest-order digital signal Dn-1 and the mathematical signal before the j-th digital signal Dj in the lower m-bit digital signals Dm-1, ..., D0, to determine the reference voltage currently connected to the bottom plate of the lowest second capacitor D0 C2 , according to the jth digital signal Dj and the reference voltage currently connected to the lowest second capacitor D0 C2, adjust the reference voltage connected to the lowest second capacitor D0 C2, said
  • the bottom of the lowest first capacitor D0 C1 can be determined only according to the highest bit mathematical signal Dn-1.
  • the SAR logic circuit 250 may determine the reference voltage currently connected to the lowest first capacitor D0 C1 according to the value of the highest digital signal Dn-1, and further, Combining with the value of the m-1 th digital signal Dm-1, it can be determined whether it needs to be adjusted upward or downward on the basis of the currently connected reference voltage.
  • the reference voltage p corresponds to the reference voltage q+ and the reference voltage q- in the next reference voltage group, They are used for fine tuning up and fine tuning down based on the reference voltage p, respectively.
  • the bottom plate of the lowest first capacitor D0 C1 can be connected to the reference voltage q-, or, if the mth The -1-bit digital signal Dm-1 is 0, indicating that VipA ⁇ VinA, and VipA needs to be increased. Therefore, the bottom plate of the lowest first capacitor D0 C1 can be connected to the reference voltage q+.
  • the comparator 240 can also output the m-2th digital signal Dm-2 according to the connection relationship at this time.
  • the value of the 1-bit mathematical signal Dm-1 determines the reference voltage currently connected to the lowest first capacitor D0 C1, and then combined with the value of the m-2th digital signal Dm-2, the reference voltage that needs to be connected at present can be determined
  • the specific adjustment method is similar, and will not be repeated here.
  • the highest-order digital signal Dn-1 is 0, indicating that the lowest-order first capacitor D0 C1 is currently connected to the second forward reference voltage VREFP2, and the lowest-order digital signal is 1, indicating that VipA needs to be reduced, that is, the second forward reference voltage needs to be reduced.
  • the bottom plate of the lowest first capacitor D0 C1 can be connected to the third reverse reference voltage VREFN3.
  • the bottom plate of the least significant second capacitor D0 C2 may be connected to the fourth forward reference voltage VREFP4.
  • the highest-order digital signal Dn-1 is 0, indicating that the lowest-order first capacitor D0 C1 is currently connected to the second forward reference voltage VREFP2, and the lowest-order digital signal is 0, indicating that VipA needs to be increased, that is, the second forward reference voltage needs to be increased.
  • the bottom plate of the first capacitor D0 C1 can be connected to the VREFP3.
  • the bottom plate of the least significant second capacitor D0 C2 may be connected to the fourth reverse reference voltage VREFN4.
  • the highest-order digital signal Dn-1 is 1, indicating that the lowest-order first capacitor D0 C1 is currently connected to the second forward reference voltage VREFN2, and the lowest-order digital signal is 1, indicating that VipA needs to be reduced, that is, the second reverse reference voltage needs to be reduced.
  • VREFN2 By fine-tuning VREFN2 downward, the bottom plate of the lowest first capacitor D0 C1 can be connected to the fourth reverse reference voltage VREFN4.
  • the bottom plate of the least significant second capacitor D0 C2 may be connected to the third forward reference voltage VREFP3.
  • the highest-order digital signal Dn-1 is 1, indicating that the lowest-order first capacitor D0 C1 is currently connected to the second forward reference voltage VREFN2, and the lowest-order digital signal is 1, indicating that VipA needs to be reduced, that is, the second reverse reference voltage needs to be reduced.
  • VREFN2 By fine-tuning VREFN2 downward, the bottom plate of the lowest first capacitor D0 C1 can be connected to the fourth reverse reference voltage VREFN4.
  • the bottom plate of the least significant second capacitor D0 C2 may be connected to the third forward reference voltage VREFP3.
  • the highest-order digital signal Dn-1 is 1, indicating that the lowest-order first capacitor D0 C1 is currently connected to the second forward reference voltage VREFN2, and the lowest-order digital signal is 0, indicating that VipA needs to be increased, that is, the second reverse reference voltage needs to be increased.
  • the bottom plate of the first capacitor D0 C1 can be connected to the fourth forward reference voltage VREFP4.
  • the bottom plate of the least significant second capacitor D0 C2 can be connected to the third reverse reference voltage VREFN3.
  • the reference voltages connected to the negative plates of the capacitors in the positive and negative capacitor arrays can be controlled without increasing the In the case of the number of capacitors, by configuring a more precise reference voltage, a more precise SAR ADC can be realized, and at the same time, the power consumption of the entire capacitor array is reduced because the number of capacitors is not increased.
  • the switch circuit further includes: a first positive-end sampling switch 2311 and a second positive-end sampling switch 2312 , wherein each of the positive capacitor arrays 210 has the The top plates of the first capacitors are all connected to the common mode voltage VCM through the first positive sampling switch 2311, and the top plates of each of the second capacitors in the negative capacitance array 220 are connected to the second capacitor through the second Positive sampling switch 2312 is connected to common mode voltage VCM.
  • the SAR ADC 200 can also be implemented in a single-ended manner, that is, it can include only one capacitor array, and the working principle is similar, and details are not repeated here.
  • m reference voltage groups may include the first reference voltage group in FIG. 3 , to implement a 4-bit SAR ADC, the positive capacitor array and the negative capacitor array may respectively include 3 capacitors,
  • the capacitance values of the capacitors are C, C, and 2C in sequence, where 2C is the capacitance value of the highest-order capacitor, and C is the capacitance value of the lowest-order capacitor and the next-lowest capacitor.
  • the first positive terminal sampling switch 2311 is connected to the common mode voltage VCM, that is, the upper plate of the first capacitor in the positive capacitor array 210 is connected to VCM, and each of the positive capacitor arrays is connected to VCM.
  • the bottom plate of the first capacitor is connected to the positive differential input signal Vsigp
  • the second positive sampling switch 2312 is connected to the common mode voltage VCM, that is, the second capacitor in the negative capacitor array 220.
  • the top plate is connected to VCM, and the bottom plate of each of the second capacitors in the negative capacitor array 220 is connected to the negative differential input signal Vsign.
  • Step 1 Disconnect the first positive end sampling switch 2311 from the common mode voltage VCM, that is, disconnect the top plates of all the first capacitors from the common mode voltage VCM.
  • the positive capacitor array 210 The bottom plate of each of the first capacitors is connected to the common mode voltage VCM; and, disconnecting the second positive terminal sampling switch 2312 from the common mode voltage VCM, that is, disconnecting all second
  • the top plate of the capacitor is connected to the common mode voltage VCM
  • the bottom plate of each of the second capacitors in the negative capacitance array 220 is connected to the common mode voltage VCM.
  • the voltage VipA of the positive input terminal of the comparator 240 can be calculated:
  • the voltage VinA at the negative input terminal of the comparator 240 can be calculated:
  • Step 2 The comparator 240 outputs the highest-order digital signal D3 according to the voltage VipA of the positive input terminal and the voltage VinA of the negative input terminal.
  • Step 3 Adjust the reference voltages connected to the bottom plates of all the first capacitors in the positive capacitor array 210 and all the second capacitors in the negative capacitor array 220 according to the output of the comparator 240, instead of just adjusting the most significant capacitors The reference voltage value connected to the bottom plate.
  • the bottom plates of all the first capacitors in the positive capacitance array 210 are connected to VREFN2 (corresponding to the first initial reference voltage), and the bottom plates of all the second capacitors in the negative capacitance array 220 are connected to VREFP2 (corresponding to the second initial reference voltage).
  • Vsigp-VCM ⁇ C 4(VCM-0.25VREF-VipA) ⁇ C;
  • VipA 2VCM-Vsigp-1/4VREF
  • VinA 2VCM-Vsign+1/4VREF.
  • the bottom plates of all the first capacitors in the positive capacitance array 210 are connected to VREFP2 (corresponding to the first initial reference voltage), and the bottom plates of all the second capacitors in the negative capacitance array 220 are connected to VREFN2 (corresponding to the second initial reference voltage).
  • the positive input terminal voltage VipA and the negative input terminal voltage VinA of the comparator 240 are calculated as:
  • Vsigp-VCM ⁇ C 4(VCM+0.25VREF-VipA) ⁇ C;
  • VipA 2VCM-Vsigp+1/4VREF
  • VinA 2VCM-Vsign-1/4VREF.
  • the comparator 240 Based on the connection relationship of the third step, the comparator 240 outputs the next highest digital signal D2 according to the voltage VipA of the positive input terminal and the voltage VinA of the negative input terminal.
  • the SAR logic circuit 250 adjusts the reference voltage connected to the highest order capacitor (ie the capacitor 2C) according to the highest order digital signal D3 and the next highest order digital signal D2.
  • the positive input terminal voltage VipA of the comparator 240 is calculated.
  • Vsigp-VCM ⁇ C 2(VCM-0.25VREF-VipA) ⁇ C+2(VCM-0.5VREF-VipA) ⁇ C;
  • VipA 2VCM-Vsigp-1/4VREF-1/8VREF.
  • the negative input terminal voltage VinA of the comparator 240 is calculated.
  • Vsigp-VCM ⁇ C 2(VCM+0.25VREF-VipA) ⁇ C+2(VCM+0.5VREF-VipA) ⁇ C;
  • VinA 2VCM-Vsigp+1/4VREF+1/8VREF.
  • the positive input terminal voltage VipA and the negative input terminal voltage VinA of the comparator 240 are calculated as:
  • VipA 2VCM-Vsigp-1/4VREF+1/8VREF;
  • VinA 2VCM-Vsigp+1/4VREF-1/8VREF.
  • the positive input terminal voltage VipA and the negative input terminal voltage VinA of the comparator are calculated as:
  • VipA 2VCM-Vsigp+1/4VREF-1/8VREF;
  • VinA 2VCM-Vsigp-1/4VREF+1/8VREF.
  • the positive input terminal voltage VipA and the negative input terminal voltage VinA of the comparator 240 are calculated as:
  • VipA 2VCM-Vsigp+1/4VREF-1/8VREF;
  • VinA 2VCM-Vsigp-1/4VREF-1/8VREF.
  • the comparator 240 Based on the connection relationship in the fourth step, the comparator 240 outputs a digital signal D1 according to the voltage VipA of the positive input terminal and the voltage VinA of the negative input terminal.
  • the SAR logic circuit 250 adjusts the reference voltage connected to the next highest order capacitor (capacitor 1C) according to the highest order digital signal D3 and the digital signal D1.
  • the comparator 240 outputs a digital signal D0 according to the voltage VipA of the positive input terminal and the voltage VinA of the negative input terminal based on the connection relationship in the fifth step.
  • the SAR logic circuit 250 adjusts the reference voltage connected to the lowest-order capacitor according to the highest-order digital signal D3 and the lowest-order digital signal D0.
  • the bottom plate of the lowest first capacitor in the positive capacitor array 210 is connected to VREFP2 at this time, it is adjusted to be connected to VREFN3. If the bottom plate of the lowest first capacitor in the negative capacitor array 220 is connected to VREFN3 at this time VREFN2, then adjust to connect to VREFP4.
  • the bottom plate of the lowest first capacitor in the positive capacitor array 210 is connected to VREFP2 at this time, it is adjusted to be connected to VREFP3. If the bottom plate of the lowest first capacitor in the negative capacitor array 220 is connected to VREFP3 at this time VREFN2, then adjust to connect to VREFN4.
  • the bottom plate of the lowest first capacitor in the positive capacitor array 210 is connected to VREFN2 at this time, it is adjusted to be connected to VREFN4. If the bottom plate of the lowest first capacitor in the negative capacitor array 220 is connected to VREFN4 at this time VREFP2, then adjust to connect to VREFP3.
  • the bottom plate of the lowest first capacitor in the positive capacitor array 210 is connected to VREFN2 at this time, it is adjusted to be connected to VREFP4. If the bottom plate of the lowest first capacitor in the negative capacitor array 220 is connected to VREFN2 at this time VREFP2, then adjust to connect to VREFN3.
  • the accuracy of the ADC is improved, from 3 bits to 4 bits.
  • the required capacitor array is smaller, and accordingly, the power consumption caused by charging and discharging the capacitors in the capacitor array is reduced.
  • the embodiment of the present application also provides an electronic device.
  • the electronic device 500 includes: a SAR ADC 501.
  • the SAR ADC 501 may be the SAR ADC 200 in the foregoing embodiment.
  • SAR ADC 200 may be the SAR ADC 200 in the foregoing embodiment.
  • SAR ADC 501 may be the SAR ADC 200 in the foregoing embodiment.
  • the electronic device 500 may be, for example, a portable or mobile electronic device such as a mobile phone, a notebook computer, a tablet computer, and a game device, but this is not limited in the embodiments of the present application.

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Abstract

一种逐次逼近型数字模数转换器（200）和电子设备。所述逐次逼近型数字模数转换器（200）包括正电容阵列（210）、负电容阵列（220）、开关电路（230）、比较器（240）和SAR逻辑电路（250），所述SAR逻辑电路（250）用于根据所述比较器（240）输出的最高位数字信号将正电容阵列（210）中的电容器的底极板均连接至第一初始参考电压以及将负电容阵列（220）中的电容器均连接至第二初始参考电压；根据第k位数字信号和最高位数字信号，控制第k位第一电容器的底极板所连接的参考电压，以及控制第k位第二电容器的底极板所连接的参考电压；根据所述最高位数字信号和n位数字信号中的低m位数字信号中的每位数字信号，依次控制最低位第一电容器的底极板所连接的参考电压，以及控制最低位第二电容器的底极板所连接的参考电压。所述电子设备包括所述逐次逼近型数字模数转换器（200）。

Description

逐次逼近型数字模数转换器SAR ADC和电子设备 技术领域
本申请涉及电路领域，并且更具体地，涉及一种逐次逼近型数字模数转换器SAR ADC和电子设备。
背景技术
模数转换器(Analog to Digital Converter，ADC)是将连续性的模拟信号采集转换为离散性的数字信号以用于数字分析和处理的装置。逐次逼近型(successive approximation register，SAR)ADC是利用二分法查找方式，通过内部集成的数模转换器(Digital to Analog Converter，DAC)不断产生新的模拟电压量去逼近输入的模拟信号，最后将集成的DAC对应的数字输入作为ADC的输出。
SAR ADC可以采用电容型DAC实现，电容型DAC(简称CDAC)由一组电容阵列和对应的底极板开关构成，典型的电容阵列中的电容之间的容值比例满足二进制权重，n位设计精度的SAR ADC来说，CDAC的最高位电容230为2^(n-1)C。因此，想要SAR ADC输出精度高，需要的电容的数量也越多，但是随着电容数量的增大，SAR ADC的面积越大，成本也越高，因此，如何通过较少数量的电容实现更大精度的SAR ADC是一项急需解决的问题。
发明内容
本申请提供了一种逐次逼近型数字模数转换器SAR ADC、和电子设备，能够通过较少数量的电容实现更大精度的SAR ADC。
第一方面，提供了一种逐次逼近型数字模数转换器SAR ADC，所述SAR ADC(200)用于输出n位数字信号(Dn-1，Dn-2，…，D1，D0)，所述n为大于1的正整数，所述SAR ADC包括：
正电容阵列(210)，包括n-m个并列排布的第一电容器(Dn-2 C1，…，Dm C1，D0 C1)，其中，所述n＞m，并且m为正整数；
负电容阵列(220)，包括n-m个并列排布的第二电容器(Dn-2 C2，…， Dm C2，D0 C2)；
开关电路(230)，包括多组第一底极板开关(2301)和多组第二底极板开关(2302)，其中，每组第一底极板开关(2301)对应一个所述第一电容器，每组第二底极板开关(2302)对应一个所述第二电容器，所述每组第一底极板开关(2301)用于控制对应的所述第一电容器的底极板连接至共模电压(VCM)、正差分输入信号(Vsigp)或多个参考电压中的一个参考电压，所述每组第二底极板开关(2302)用于控制对应的所述第二电容器的底极板连接至共模电压(VCM)、负差分输入信号Vsign或多个参考电压中的一个参考电压，其中，所述多个参考电压相对于所述共模电压(VCM)具有不同精度的偏移量；
比较器(240)，所述比较器的正输入端(2401)连接每个所述第一电容器的顶极板，所述比较器的负输入端(2402)连接每个所述第二电容器的底极板，所述比较器用于根据所述正输入端和所述负输入端的电压，依次输出所述n位数字信号中的每位数字信号；
SAR逻辑电路(250)，用于根据所述比较器240输出的所述每位数字信号通过所述多组第一底极板开关(2301)控制多个所述第一电容器所连接的参考电压，以及通过所述多组第二底极板开关(2302)控制多个所述第二电容器所连接的参考电压；
其中，所述SAR逻辑电路(250)具体用于：
根据所述n位数字信号中的最高位数字信号(Dn-1)，控制每个所述第一电容器(Dn-2 C1，…，Dm C1，D0 C1)的底极板均连接至所述多个参考电压中的第一初始参考电压，以及根据所述最高位数字信号(Dn-1)，控制每个所述第二电容器(Dn-2 C2，…，Dm C2，D0 C2)的底极板均连接至所述多个参考电压中的第二初始参考电压，其中，所述第一初始参考电压和所述第二初始参考电压相对于所述共模电压的偏移方向相反，并且所述第一初始参考电压和所述第二初始参考电压相对于所述共模电压的偏移量不是所述多个参考电压相对于所述共模电压的偏移量中的最大的偏移量，并且也不是最小的偏移量；
根据所述n位数字信号中的第k位数字信号(Dk)和所述最高位数字信号(Dn-1)，控制第k位第一电容器(Dk C1)的底极板所连接的目标参考电压，以及根据所述第k位数字信号(Dk)和所述最高位数字信号(Dn-1)， 控制第k位第二电容器(Dk C2)的底极板所连接的目标参考电压，其中，所述k等于n-2，……，m；
根据所述最高位数字信号(Dn-1)和所述n位数字信号中的低m位数字信号(Dm-1，…，D0)中的每位数字信号，依次控制最低位第一电容器(D0 C1)的底极板所连接的目标参考电压，以及所述最高位数字信号(Dn-1)和所述n位数字信号中的低m位数字信号(Dm-1，…，D0)中的每位数字信号，控制最低位第二电容器(D0 C2)的底极板所连接的目标参考电压。
第二方面，提供了一种电子设备，包括上述第一方面或其各种实现方式中的SAR ADC。
基于上述技术方案，通过在电容阵列的底基板设置多个不同精度的参考电压，进一步使用相应的开关控制策略调整电容阵列中的电容器的底极板所连接的参考电压，从而能够通过相同大小的电容阵列实现更多位的SAR ADC输出的效果。
附图说明
图1是相关技术中的SAR ADC的结构示意图。
图2是本申请实施例的SAR ADC的结构示意结构图。
图3是根据本申请一实施例的多个参考信号组的示意图。
图4是根据本申请一实施例的多个参考信号的相对位置关系的示意图。
图5是本申请实施例的电容阵列的控制逻辑图。
图6是本申请实施例提供的一种电子设备的示意性框图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。针对本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
电容型DAC(简称CDAC))由一组电容阵列和对应的底极板开关构成，典型的电容阵列中电容器之间容值比例满足二进制权重，若最低位电容器的单位电容容值为1*C，次低位电容器为两倍大小的单位电容容值，即2*C，依次类推，对于n位设计精度的SAR ADC来说，CDAC的最高位电容器的 容值为2^(n-1)C。CDAC是根据数字输入来控制对应权重大小电容的底极板开关导通方向，从而在电容阵列的顶极板产生数字输入对应的模拟输出，实现n位设计精度的。
图1示出了3比特的SAR ADC的一种典型结构。结合图1说明该SAR ADC的具体工作过程。
需要说明的是，在图1所示的电路结构中，共模电压VCM，第一正向参考电压VREFP，第一反向参考电压VREFN满足如下关系：
VCM＝0.5(VREFP+VREFN)；
VREFP＝VCM+0.5VREF；
VREFN＝VCM-0.5VREF。
在第一阶段，即采样阶段：
对于正电容阵列，电容器的下极板(或称底极板，负极板)连接差分输入信号的正端即Vsigp，电容器的上极板(或称顶极板，正极板)连接VCM。
此时，正电容阵列中的总电荷量Qp为
Qp＝(Vsigp-VCM)×(C+C+2C+4C)＝8(Vsigp-VCM)×C。
对于负电容阵列，电容器的上极板连接差分输入信号的负端即Vsign，电容器的上极板连接VCM。
此时，负电容阵列中的总电荷量Qn为：
Qn＝(Vsign-VCM)×(C+C+2C+4C)＝8(Vsign-VCM)×C。
在第二阶段，即转换阶段，可以执行如下步骤：
第一步骤：断开正电容阵列和负电容阵列中的所有电容器的上极板跟VCM的连接，并且将所有电容器的下极板连接到VCM。
此时，根据电荷守恒定理，可以计算比较器的正输入端的电压VipA：
8(Vsigp-VCM)×C＝(VCM-VipA)×(C+C+2C+4C)
VipA＝2VCM-Vsigp
同理，比较器的负输入端的电压VinA的电压为：
VinA＝2VCM-Vsign
第二步骤：比较器比较VipA跟VinA的大小，输出数字信号D2。
若VipA＞VinA，比较器输出D2＝1，反之，比较器输出为D2＝0。
D2即为SAR ADC输出的最高位。
第三步骤，根据比较器的输出调整最高位(MSB)电容器的下极板所连 接的电压值。
在图1的示例中，MSB电容器即为电容器4C。
情况1：比较器输出为D2为1。
此情况下，断开正电容阵列中的最高位MSB电容器跟VCM的连接，改为连接到VREFN。同时断开负电容阵列中的最高位MSB电容器跟VCM的连接，改为连接到VREFP。
此时，基于电荷守恒原理，电荷会在电容阵列的电容器中进行重新分配，VipA跟VinA会发生变化，变化后的VipA可以根据下式计算：
8(Vsigp-VCM)×C＝4C×(VREFN-VipA)+4C×(VCM-VipA)
VipA＝0.5VREFN+0.5VCM-(Vsigp-VCM)
VipA＝0.5(VCM-0.5VREF)+0.5×VCM-(Vsigp-VCM)
VipA＝2VCM-Vsigp-1/4VREF。
同理可以计算得到变化后的VinA为：
VinA＝2VCM-Vsign+1/4VREF。
情况2：比较器输出为D2为0。
此情况下，断开正电容阵列中的MSB电容器的下极板与VCM的连接，改为连接到VREFP。
同时，断开负电容阵列中的MSB电容器的下极板与VCM的连接，改为连接到VREFN。
进一步地，按照情况1中类似的方式，基于电荷守恒原理，计算变化后的VipA和VinA，分别如下式所示：
VipA＝2VCM-Vsigp+1/4VREF
VinA＝2VCM-Vsign-1/4VREF
第四步骤：比较器开启，根据此时的正输入端和负输入端的电压，输出此高位数字信号D1，进一步根据该D1改变次高位电容器的下极板所连接的参考电压值。在该示例中，次高位电容器为电容器2C。
根据D1改变次高位电容器的下极板所连接的参考电压值的实现方式可以参考第三步骤中根据D2改变最高位电容器的下极板所连接的参考电压值的实现方式，这里不再赘述。
重复执行上述过程，根据输出的数字信号D0改变1C电容器的负极板所连接的参考电压值。
至此转换完毕，得到该SAR ADC的输出信号D2，D1，D0。
从上述工作过程可知，要想实现更多位的SAR ADC的输出，需要增加更多个电容器，相应地，增大了SAR ADC的面积和成本。
有鉴于此，本申请实施例提供了一种SAR ADC通过增加更多个不同精度的参考电压，进一步使用相应的开关控制策略调整电容阵列中的电容器的下极板所连接的参考电压，从而能够通过相同大小的电容阵列实现更多位的SAR ADC的效果。
图2是根据本申请实施例的SAR ADC的示意性结构图。
在本申请实施例中，所述SAR ADC用于输出n位数字信号，即Dn-1，Dn-2，…，D1，D0，本申请对于该数字信号的位数不作具体限定，例如可以为4，6，8等。
如图2所示，该SAR ADC 200包括：正电容阵列210，负电容阵列220，开关电路，比较器240和SAR逻辑电路250。
其中，正电容阵列210包括n-m个并列排布的第一电容器(Dn-2 C1，…，Dm C1，D0 C1)，所述负电容阵列220包括n-m个并列排布的第二电容器(Dn-2 C2，…，Dm C2，D0 C2)，所述m为正整数。
在一些实施例中，所述正电容阵列210中的最低位第一电容器(D0 C1)和次低位第一电容器(Dm C1)的电容值相等，从次低位第一电容器(Dm C1)到最高位第一电容器(Dn-2 C1)的电容值比例满足二进制权重；
所述负电容阵列中220的最低位第二电容器(D0 C2)和次低位第二电容器(Dm C2)的电容值相等，从次低位第二电容器(Dm C2)到最高位第二电容器(Dn-2 C2)的电容值比例满足二进制权重。
在本申请实施例中，所述n位数字信号中的最高位数字信号，即Dn-1，可以用于控制正电容阵列和负电容阵列中的所有电容器的下极板所连接的参考电压，次高位信号可以用于控制最高位电容器(Dn-2 C1和Dn-2 C2)所连接的参考电压，最低的m位数字信号(Dm-1，…，D0)，可以用于控制最低位电容器(D0 C1和D0 C2)所连接的参考电压。
在本申请实施例中，所述开关电路230包括多组第一底极板开关2301和多组第二底极板开关2302，其中，每组第一底极板开关2301对应一个所述第一电容器，每组第二底极板开关2302对应一个所述第二电容器，所述每组第一底极板开关2301用于控制对应的所述第一电容器的底极板连接至共模 电压VCM、正差分输入信号Vsigp或多个参考电压中的一个参考电压，所述每组第二底极板开关2302用于控制对应的所述第二电容器的底极板连接至共模电压VCM、负差分输入信号Vsign或多个参考电压中的一个参考电压，其中，所述多个参考电压相对于所述共模电压VCM具有不同精度的偏移量。
应理解，本申请实施例并不限定每组第一底极板开关2301和每组第二底极板开关2302的实现方式。
作为一个示例，所述每组第一底极板开关2301包括一个单刀多掷开关，用于在不同的条件下将对应的第一电容器连接至不同的电压。类似地，所述每组第二底极板开关2302包括一个单刀多掷开关，用于在不同的条件下将对应的第二电容器连接至不同的电压。
在其他替代实施例中，所述每组第一底极板开关2301也可以包括多个开关，例如第一开关和第二开关，第一开关可以为单刀单掷开关，用于控制是否将对应的第一电容器连接至共模电压，所述第二开关为单刀多掷开关，用于控制将对应的第一电容器连接至正差分输入信号还是某个参考电压。类似地，对于每组第一底极板开关2301亦是如此，这里不再赘述。
在本申请实施例中，所述多个参考电压相对于共模电压VCM具有不同精度并且不同偏移方向的偏移量，这里的偏移方向指的是正向偏移和反向偏移。
在本申请实施例中，所述比较器240的正输入端2401连接每个所述第一电容器的顶极板，所述比较器240的负输入端2402连接每个所述第二电容器的底极板，所述比较器240用于根据所述正输入端2401和所述负输入端2402的电压，依次输出所述n位数字信号中的每位数字信号。
在本申请实施例中，所述SAR逻辑电路250用于根据所述比较器240输出的每位数字信号通过所述多组第一底极板开关2301控制多个所述第一电容器所连接的参考电压，以及通过所述多组第二底极板开关2302控制多个所述第二电容器所连接的参考电压。
可选地，在一些实施例中，所述多个参考电压包括第一正向参考电压VREFP、第一反向参考电压VREFN、第二正向参考电压VREFP2和第二反向参考电压VREFN2，其中，所述第一正向参考电压VREFP和所述第一反向参考电压VREFN相对于所述共模电压VCM具有偏移方向相反的第一偏移量，所述第二正向参考电压VREFP2和所述第二反向参考电压VREFN2相对 于所述共模电压VCM具有偏移方向相反的第二偏移量，其中，所述第一偏移量大于所述第二偏移量。
在本申请一些实施例中，所述多个参考电压还包括m个参考电压组，所述m个参考电压组中的参考电压可以用于连接至最低位电容器(D0 C1和D0 C2)。
应理解，本申请实施例并不具体限定所述多个参考电压组的个数，该多个参考电压组的个数可以根据想要实现的SAR ADC位数确定，例如，若想在现有技术的基础上增加一位，可以设置一个参考电压组，或者想要增加更多位，也可以设置更多个参考信号组。
在本申请一些实施例中，所述m个参考电压组可以用于连接至正负电容阵列中的最低位电容器实现不同精度的微调，具体地，第i+1个参考电压组中的参考电压对可以用于在使用第i个参考电压组中的参考电压进行电压调整之后的进一步细调，i＝1，……。
假设第i个参考电压组中包括参考电压1，对应第i+1个参考电压组中的参考电压2P和参考电压2N，其中，参考电压2P相对于参考电压1具有正的偏移量1，参考电压2N相对于参考电压1具有负的偏移量1，则当需要在参考电压1的基础上降低电压时，可以将最低位电容器的底极板所连接的参考电压调整至参考电压2N，在需要提升电压时，可以将最低位电容器的底极板所连接的参考电压调整至参考电压2P。
在本申请一些实施例中，所述m为1，所述1个参考电压组包括第三正向参考电压VREFP3、第三反向参考电压VREFN3、第四正向参考电压VREFP4和第四反向参考电压VREFN4。其中，参考电压之间满足如下关系：
VREFP2＝(VCM+VREFP)/2；
VREFN2＝(VCM+VREFN)/2；
VREFP3＝(VREFP2+VREFP)/2；
VREFN3＝(VREFP2+VCM)/2；
VREFP4＝(VCM+VREFN2)/2；
VREFN4＝(VREFN2+VREFN)/2。
所述第三正向参考电压VREFP3相对于所述第二正向参考电压VREFP2具有正的第三偏移量，所述第三反向参考电压VREFN3相对于所述第二正向参考电压VREFP2具有负的第三偏移量。所述第三正向参考电压VREFP3用 于在第二正向参考电压VREFP2基础上的进一步往上细调，所述第三反向参考电压VREFN3用于在第二正向参考电压VREFP2基础上的进一步往下细调。
所述第四正向参考电压VREFP4相对于所述第二反向参考电压VREFN2具有正的第三偏移量，所述第四反向参考电压VREFN4相对于所述第二反向参考电压VREFN2具有负的第三偏移量。所述第四正向参考电压VREFP4用于在第二反向参考电压VREFN2基础上的进一步往上细调，所述第四反向参考电压VREFN4用于在第二反向参考电压VREFN2基础上的进一步往下细调。
在本申请一些实施例中，所述第二偏移量可以为所述第三偏移量的二分之一，所述第三偏移量可以为所述第二偏移量的二分之一。例如，所述第一偏移量为0.5VREF，第二偏移量为0.25VREF，第三偏移量为0.125VREF。
在本申请另一些实施例中，所述m大于1，所述m个参考电压组中的第i个参考电压组中的每个参考电压对应第i+1个参考电压组中的一个参考电压对，其中，i＝1，2，…。
作为一个示例，如图3和图4所示，所述m个参考电压组中的第一个参考电压组包括：所述第三正向参考电压VREFP3、所述第三反向参考电压VREFN3、所述第四正向参考电压VREFP4和所述第四反向参考电压VREFN4。
第二个参考电压组包括：第五正向参考电压VREFP5、第五反向参考电压VREFP5、第六正向参考电压VREFP6、第六反向参考电压VREFN6、第七正向参考电压VREFP7、第七反向参考电压VREFN7、第八正向参考电压VREFP8和第八反向参考电压VREFN8，其中，第二个参考电压组中的参考电压和前述的参考电压满足如下关系：
VREFP5＝(VREFP3+VREFP)/2，VREFN5＝(VREFP2+VREFP3)/2；
VREFP6＝(VREFP2+VREFN3)/2，VREFN6＝(VCM+VREFN3)/2；
VREFP7＝(VREFP3+VREFP)/2，VREFN7＝(VREFP4+VREFP2)/2；
VREFP8＝(VREFN4+VREFN2)/2，VREFN8＝(VREFN+VREFN4)/2。
所述第五正向参考电压VREFP5相对于所述第三正向参考电压VREFP3具有正的第四偏移量，所述第五反向参考电压VREFN5相对于所述第三正向 参考电压VREFP3具有负的第四偏移量。所述第五正向参考电压VREFP5用于在第三正向参考电压VREFP3基础上的进一步往上细调，所述第五反向参考电压VREFN5用于在第三正向参考电压VREFP3基础上的进一步往下细调。
所述第六正向参考电压VREFP6相对于所述第三反向参考电压VREFN3具有正的第四偏移量，所述第六反向参考电压VREFN6相对于所述第三反向参考电压VREFN3具有负的第四偏移量。所述第六正向参考电压VREFP6用于在第三反向参考电压VREFN3基础上的进一步往上细调，所述第六反向参考电压VREFN6用于在第三反向参考电压VREFN3基础上的进一步往下细调。
所述第七正向参考电压VREFP7相对于所述第四正向参考电压VREFP4具有正的第四偏移量，所述第七反向参考电压VREFN7相对于所述第四正向参考电压VREFP4具有负的第四偏移量。所述第七正向参考电压VREFP7用于在第四正向参考电压VREFP4基础上的进一步往上细调，所述第七反向参考电压VREFN7用于在第四正向参考电压VREFP4基础上的进一步往下细调。
所述第八正向参考电压VREFP7相对于所述第四反向参考电压VREFN4具有正的第四偏移量，所述第八反向参考电压VREFN7相对于所述第四反向参考电压VREFN4具有负的第四偏移量。所述第八正向参考电压VREFP8用于在第四反向参考电压VREFN4基础上的进一步往上细调，所述第八反向参考电压VREFN8用于在第四反向参考电压VREFN4基础上的进一步往下细调。
其中，所述第四偏移量为所述第三偏移量的二分之一。例如，第三偏移量为1/8VREF，第四偏移量为1/16VREF。
当然，若要实现更多位数字信号的输出，还可以设置更多个参考信号组，参考信号组中的参考信号的设置方式类似，这里不再赘述。
因此，在本申请实施例中，通过配置不同精度的参考电压组，进一步配置最低位电容器连接至所述不同精度的参考电压组，从而实现不同精度的SAR ADC。例如，若要增加一位精度，该最低位电容器可以连接至第一个参考电压组中的参考电压，或者，若要增加两位精度，可以连接至第二个参考电压组中的参考电压等等。
以下，结合图3至图5说明，所述SAR逻辑电路250的开关控制逻辑。
应理解，本申请实施例的SAR逻辑电路250的开关控制逻辑分三种情况：最高位数字信号Dn-1对应的控制逻辑(记为控制逻辑1)，次高位数字信号到第m位数字信号对应的控制逻辑(记为控制逻辑2)，低m位数字信号对应的控制逻辑(记为控制逻辑3)。
控制逻辑1：
在本申请一些实施例中，如图5所示，所述SAR逻辑电路250具体用于：
根据所述n位数字信号中的最高位数字信号Dn-1，控制每个所述第一电容器对应的一组第一底极板开关2301以使所述每个第一电容器(Dn-2 C1，…，Dm C1，D0 C1)的底极板连接至所述多个参考电压中的第一初始参考电压，以及根据所述最高位数字信号Dn-1，控制每个所述第二电容器对应的一组第二底极板开关2302以使每个所述第二电容器(Dn-2 C1，…，Dm C1，D0 C1)的底极板连接至所述多个参考电压中的第二初始参考电压。
其中，所述第一初始参考电压和所述第二初始参考电压相对于所述共模电压VCM的偏移方向相反，并且所述第一初始参考电压和所述第二初始参考电压相对于所述共模电压VCM的偏移量不是所述多个参考电压相对于所述共模电压的偏移量中的最大的偏移量，并且也不是最小的偏移量。
与图1示例的开关控制策略不同，在本申请实施例中，SAR逻辑电路250可以根据最高位数字信号Dn-1控制将每个电容阵列中的电容器的底极板的电压拉到同一电压水平，该电压水平相对于共模电压VCM具有适中的偏移量，进一步可以在该电压水平上进行电压的进一步细调，能够提升SAR ADC的收敛速度，相当于现有技术而言，通过相同步数的调整过程，能够实现更细精度的输出结果。
可选地，在一些实施例中，所述第一初始参考电压为所述第二正向参考电压VREFP2，所述第二初始参考电压为所述第二反向参考电压VREFN2；或者
所述第一初始参考电压为所述第二反向参考电压VREFN2，所述第二初始参考电压为所述第二正向参考电压VREFP2。
在其他替代实施例中，所述第一初始参考电压和第二初始参考电压也可以为其他参考电压值，当初始连接至其他参考电压时，只需对后续的开关逻辑进行适应性调整即可。
以下，以所述第一初始参考电压和所述第二初始参考电压分别为所述第二正向参考电压和第二反向参考电压中的一个为例进行说明，但本申请并不限于此。
在一些具体实施例中，所述SAR逻辑电路250具体用于：
若所述最高位数字信号Dn-1为1，控制每个所述第一电容器的底极板连接至所述第二反向参考电压VREFN2，控制每个所述第二电容器的底极板连接至所述第二正向参考电压VREFP2；或者
若所述最高位数字信号Dn-1为0，控制每个所述第一电容器的底极板连接至所述第二正向参考电压VREFP2，控制每个所述第二电容器的底极板连接至所述第二反向参考电压VREFN2。
最高位数字信号Dn-1为1，表明VipA＞VinA，需要降低VipA，因此，可以将每个所述第一电容器的底极板连接至比VCM低的所述第二反向参考电压VREFN2。最高位数字信号Dn-1为0，表明VipA＜VinA，需要增大VipA，因此，可以将每个所述第一电容器的底极板连接至比VCM高的所述第二正向参考电压VREFP2。
控制逻辑2：
在本申请另一些实施例中，如图5所示，所述SAR逻辑电路250还用于：
根据所述n位数字信号中的第k位数字信号Dk和所述最高位数字信号Dn-1，控制第k位第一电容器Dk C1的底极板所连接的目标参考电压，以及根据所述第k位数字信号Dk和所述最高位数字信号Dn-1，控制第k位第二电容器Dk C2的底极板所连接的目标参考电压，其中，所述k等于n-2，……，m。
与图1的示例中的开关控制策略不同，在本申请实施例中，每个电容器上的电压的调整都参考上一次电压调整之后该电容器当前所连接的参考电压，即以上一次电压调整之后所连接的参考电压为基准进行调整，而不是直接根据比较器的输出结果Dk控制Dk位电容器所连接的电压，有利于实现电压的更精细的调整，从而实现更细精度的SAR ADC。
在一些具体实施例中，所述SAR逻辑电路250用于：
若所述最高位数字信号Dn-1为1，所述第k位数字信号Dk为1，控制所述第k位第一电容器Dk C1的底极板连接至所述第一反向参考电压VREFN，以及控制所述第k位第二电容器Dk C2的底极板连接至所述第一正 向参考电压VREFP；或者
若所述最高位数字信号Dn-1为0，所述第k位数字信号Dk为1，控制所述第k位第一电容器Dk C1的底极板连接至所述第二反向参考电压VREFN2，以及控制所述第k位第二电容器Dk C2的底极板连接至所述第二正向参考电压VREFP2；或者
若所述最高位数字信号Dn-1为1，所述第k位数字信号为0，控制所述第k位第一电容器的底极板连接至所述第二正向参考电压VREFP2，以及控制所述第k位第二电容器的底极板连接至所述第二反向参考电压VREFN2；或者
若所述最高位数字信号Dn-1为0，第k位数字信号为0，控制所述第k位第一电容器Dk C1的底极板连接至所述第一正向参考电压VREFP，控制所述第k位第二电容器Dk C2的底极板连接至所述第一反向参考电压VREFN。
控制逻辑3：
在本申请又一些实施例中，如图5所示，所述SAR逻辑电路250还用于：
根据所述最高位数字信号Dn-1和所述n位数字信号中的低m位数字信号Dm-1，…，D0中的每位数字信号，依次控制最低位第一电容器D0 C1的底极板所连接的目标参考电压，以及所述最高位数字信号Dn-1和所述n位数字信号中的低m位数字信号Dm-1，…，D0中的每位数字信号，控制最低位第二电容器D0 C2的底极板所连接的目标参考电压。
具体地，在所述比较器输出所述低m位数字信号中的第j位数字信号时，所述SAR逻辑电路250用于根据所述最高位数字信号Dn-1和所述低m位数字信号Dm-1，…，D0中的所述第j位数字信号Dj之前的数学信号，确定所述最低位第一电容器(D0 C1)的底极板当前所连接的参考电压，根据所述第j位数字信号(Dj和所述最低位第一电容器D0 C1当前所连接的参考电压，调整所述最低位第一电容器D0C1所连接的参考电压，以及，根据所述最高位数字信号Dn-1和所述低m位数字信号Dm-1，…，D0中的所述第j位数字信号Dj之前的数学信号，确定所述最低位第二电容器D0 C2的底极板当前所连接的参考电压，根据所述第j位数字信号Dj和所述最低位第二电容器D0 C2当前所连接的参考电压，调整所述最低位第二电容器D0 C2所连接的参考电压，所述，j＝m-1,…,0。
应理解，若所述第j位数字信号为所述低m位数字信号中的最高位，此 情况下，可以只根据最高位数学信号Dn-1确定所述最低位第一电容器D0 C1的底极板当前所连接的参考电压。
例如，在比较器250输出第m-1位数字信号时，SAR逻辑电路250可以根据最高位数字信号Dn-1的取值确定最低位第一电容器D0 C1当前所连接的参考电压，进一步地，结合第m-1位数字信号Dm-1的取值可以确定需要在当前所连接的参考电压的基础上向上还是向下调整。
假设根据最高位数字信号Dn-1确定最低位第一电容器D0 C1连接至第一参考电压组中的参考电压p，该参考电压p在下一个参考电压组中对应参考电压q+和参考电压q-，分别用于在参考电压p基础上的往上细调和往下细调。
若第m-1位数字信号Dm-1为1，表明VipA＞VinA，需要降低VipA，因此，可以将最低位第一电容器D0 C1的底极板连接至参考电压q-，或者，若第m-1位数字信号Dm-1为0，表明VipA＜VinA，需要增大VipA，因此，可以将最低位第一电容器D0 C1的底极板连接至参考电压q+。
若m大于1，该比较器240还可以根据此时的连接关系，输出第m-2位数字信号Dm-2，进一步地，SAR逻辑电路250可以根据最高位数字信号Dn-1和第m-1位数学信号Dm-1的取值确定最低位第一电容器D0 C1当前所连接的参考电压，然后结合第m-2位数字信号Dm-2的取值可以确定需要在当前所连接的参考电压的基础上向上还是向下调整，具体调整方式类似，这里不再赘述。
以m＝1为例，说明SAR逻辑电路250控制逻辑3的具体实现。
情况1：最低位数字信号D0为1，最高位数字信号Dn-1为0
最高位数字信号Dn-1为0，表明最低位第一电容器D0 C1当前连接至第二正向参考电压VREFP2，最低位数字信号为1，表明需要降低VipA，即需要在第二正向参考电压VREFP2基础上往下微调，则可以将最低位第一电容器D0 C1的底极板连接至所述第三反向参考电压VREFN3。类似地，可以将最低位第二电容器D0 C2的底极板连接至所述第四正向参考电压VREFP4。
情况2：最低位数字信号D0为0，最高位数字信号Dn-1为0
最高位数字信号Dn-1为0，表明最低位第一电容器D0 C1当前连接至第二正向参考电压VREFP2，最低位数字信号为0，表明需要提升VipA，即需要在第二正向参考电压VREFP2基础上往上微调，则可以将最低位第一电容器D0 C1的底极板连接至所述VREFP3。类似地，可以将最低位第二电容器 D0 C2的底极板连接至所述第四反向参考电压VREFN4。
情况3：最低位数字信号D0为1，最高位数字信号Dn-1为1
最高位数字信号Dn-1为1，表明最低位第一电容器D0 C1当前连接至第二正向参考电压VREFN2，最低位数字信号为1，表明需要降低VipA，即需要在第二反向参考电压VREFN2基础上往下微调，则可以将最低位第一电容器D0 C1的底极板连接至所述第四反向参考电压VREFN4。类似地，可以将最低位第二电容器D0 C2的底极板连接至所述第三正向参考电压VREFP3。
情况3：最低位数字信号D0为1，最高位数字信号Dn-1为1
最高位数字信号Dn-1为1，表明最低位第一电容器D0 C1当前连接至第二正向参考电压VREFN2，最低位数字信号为1，表明需要降低VipA，即需要在第二反向参考电压VREFN2基础上往下微调，则可以将最低位第一电容器D0 C1的底极板连接至所述第四反向参考电压VREFN4。类似地，可以将最低位第二电容器D0 C2的底极板连接至所述第三正向参考电压VREFP3。
情况4：最低位数字信号D0为0，最高位数字信号Dn-1为1
最高位数字信号Dn-1为1，表明最低位第一电容器D0 C1当前连接至第二正向参考电压VREFN2，最低位数字信号为0，表明需要提升VipA，即需要在第二反向参考电压VREFN2基础上往上微调，则可以将最低位第一电容器D0 C1的底极板连接至所述第四正向参考电压VREFP4。类似地，可以将最低位第二电容器D0 C2的底极板连接至所述第三反向参考电压VREFN3。
因此，在本申请实施例中，通过配置多个不同精度并且不同偏移方向的参考电压，进一步通过SAR逻辑电路控制正负电容阵列中的电容器的负极板所连接的参考电压，能够在不增加电容器的数量的情况下，通过配置更细精度的参考电压，实现更细精度的SAR ADC，同时由于未增加电容器的数量，降低了整个电容阵列的功耗。
在本申请实施例中，如图2所示，所述开关电路还包括：第一正端采样开关2311，第二正端采样开关2312，其中，所述正电容阵列210中的每个所述第一电容器的顶极板均通过所述第一正端采样开关2311连接到共模电压VCM，所述负电容阵列220中的每个所述第二电容器的顶极板均通过所述第二正端采样开关2312连接到共模电压VCM。
可选地，在一些实施例中，所述SAR ADC 200也可以采用单端方式实现，即可以只包括一个电容阵列，工作原理类似，这里不再赘述。
以下，以实现4比特的SAR ADC为例说明具体的实现过程，但本申请并不限于此。
在该示例中，m＝1，m个参考电压组可以包括图3中的第一个参考电压组，若要实现4比特的SAR ADC，正电容阵列和负电容阵列可以分别包括3个电容器，电容器的电容值依次为C，C和2C，其中，2C为最高位电容器的电容值，C为最低位电容器和次低位电容器的电容值。
1、第一阶段，即采样阶段
在此阶段，所述第一正端采样开关2311连接到所述共模电压VCM，即所述正电容阵列210中的第一电容器的上极板连接VCM，所述正电容阵列中的每个所述第一电容器的底极板连接至所述正差分输入信号Vsigp，所述第二正端采样开关2312连接到所述共模电压VCM，即所述负电容阵列220中的第二电容器的上极板连接VCM，所述负电容阵列220中的每个所述第二电容器的底极板连接至所述负差分输入信号Vsign。
此时，正电容阵列210中的总电荷量Qp为
Qp＝(Vsigp-VCM)×(C+C+2C)＝4(Vsigp-VCM)×C。
此时，负电容阵列220中的总电荷量Qn为：
Qn＝(Vsign-VCM)×(C+C+2C)＝4(Vsign-VCM)×C。
在第二阶段，即转换阶段，或称，转换周期，可以执行如下步骤：
第一步骤：断开所述第一正端采样开关2311与所述共模电压VCM的连接，即断开所有第一电容器的顶极板与共模电压VCM的连接，所述正电容阵列210中的每个所述第一电容器的底极板连接至所述共模电压VCM；以及，断开所述第二正端采样开关2312与所述共模电压VCM的连接，即断开所有第二电容器的顶极板与共模电压VCM的连接，所述负电容阵列220中的每个所述第二电容器的底极板连接至所述共模电压VCM。
此时根据电荷守恒定理，可以计算比较器240的正输入端的电压VipA：
4(Vsigp-VCM)×C＝(VCM-VipA)×(C+C+2C)
VipA＝2VCM-Vsigp
同理，可以计算比较器240的负输入端的电压VinA：
VinA＝2VCM-Vsign
第二步骤：所述比较器240根据所述正输入端的电压VipA和所述负输入端的电压VinA，输出最高位数字信号D3。
若VipA＞VinA，比较器240输出D3＝1，反之，比较器240输出D3＝0。
第三步骤：根据比较器240的输出调整正电容阵列210中的所有第一电容器和负电容阵列220中的所有第二电容器的底极板所连接的参考电压，而不是只是调整最高位电容器的底极板所连接的参考电压值。
情况1：D3＝1
此情况下，将正电容阵列210中的所有第一电容器的底极板均连接到VREFN2(对应第一初始参考电压)，以及将负电容阵列220中的所有第二电容器的底极板均连接到VREFP2(对应第二初始参考电压)。
此时，基于电荷守恒定律，计算比较器240的正输入端电压VipA：
4(Vsigp-VCM)×C＝4(VCM-0.25VREF-VipA)×C；
VipA＝2VCM-Vsigp-1/4VREF；
以及，基于电荷守恒定律，计算比较器240的负输入端电压VinA：
4(Vsign-VCM)×C＝4(VCM+0.25VREF-VinA)×C
VinA＝2VCM-Vsign+1/4VREF。
情况2：D3＝0
此情况下，将正电容阵列210中的所有第一电容器的底极板均连接到VREFP2(对应第一初始参考电压)，以及将负电容阵列220中的所有第二电容器的底极板均连接到VREFN2(对应第二初始参考电压)。
此时，基于电荷守恒定律，计算比较器240的正输入端电压VipA和负输入端电压VinA分别为：
4(Vsigp-VCM)×C＝4(VCM+0.25VREF-VipA)×C；
VipA＝2VCM-Vsigp+1/4VREF；
4(Vsign-VCM)×C＝4(VCM-0.25VREF-VinA)×C
VinA＝2VCM-Vsign-1/4VREF。
第四步骤：基于第三步骤的连接关系，所述比较器240根据所述正输入端的电压VipA和所述负输入端的电压VinA，输出次高位数字信号D2。
进一步地，所述SAR逻辑电路250根据最高位数字信号D3和次高位数字信号D2，调整最高位电容器(即电容器2C)所连接的参考电压。
情况1：D3＝1。
表明此时正电容阵列210中的所有第一电容器的底极板都连到了VREFN2，而负电容阵列220中的所有第二电容器的底极板都连到了 VREFP2。
情况1.1：D2＝1
此情况表示需要降低VipA，使其靠近VinA，因此可以将正电容阵列210中的最高位第一电容器(即第一电容器2C)的底极板连接到VREFN，以及将负电容阵列220中的最高位第二电容器(即第二电容器2C)的底极板连接到VREFP。
此时，基于电荷守恒定律，计算比较器240的正输入端电压VipA。
4(Vsigp-VCM)×C＝2(VCM-0.25VREF-VipA)×C+2(VCM-0.5VREF-VipA)×C；
化简可得：VipA＝2VCM-Vsigp-1/4VREF-1/8VREF。
以及，基于电荷守恒定律，计算比较器240的负输入端电压VinA。
4(Vsigp-VCM)×C＝2(VCM+0.25VREF-VipA)×C+2(VCM+0.5VREF-VipA)×C；
化简可得：VinA＝2VCM-Vsigp+1/4VREF+1/8VREF。
情况1.2：D2＝0
此情况表示需要提高VipA，使其靠近VinA，因此可以将正电容阵列210中的最高位第一电容器(即第一电容器2C)的底极板连接到VREFP2，以及，将负电容阵列220中的最高位第二电容器(即第二电容器2C)的底极板连接到VREFN2。
此时，基于电荷守恒定律，计算比较器240的正输入端电压VipA和负输入端电压VinA分别为：
VipA＝2VCM-Vsigp-1/4VREF+1/8VREF；
VinA＝2VCM-Vsigp+1/4VREF-1/8VREF。
情况2：D3＝0。
表明此时正电容阵列210中的所有第一电容器的底极板都连到了VREFP2，而负电容阵列220中的所有第二电容器的底极板都连到了VREFN2。
情况2.1：D2＝1
此情况表示需要降低VipA的值，使其靠近VinA，所以需要将正电容阵列210中的最高位第一电容器(即第一电容器2C)的底极板连接到VREFN2，而负电容阵列中的最高位第二电容器(即第二电容器2C)的底极板连接到 VREFP2。
此时，基于电荷守恒定律，计算比较器的正输入端电压VipA和负输入端电压VinA分别为：
VipA＝2VCM-Vsigp+1/4VREF-1/8VREF；
VinA＝2VCM-Vsigp-1/4VREF+1/8VREF。
情况2.2：D2＝0
此情况表示需要提高VipA的值，使其靠近VinA，所以需要将正电容阵列210中的最高位第一电容器(即2C)的底极板连接到VREFP，而负电容阵列220中的最高位第二电容器的底极板连接到VREFN。
此时，基于电荷守恒定律，计算比较器240的正输入端电压VipA和负输入端电压VinA分别为：
VipA＝2VCM-Vsigp+1/4VREF-1/8VREF；
VinA＝2VCM-Vsigp-1/4VREF-1/8VREF。
第五步骤：基于第四步骤中的连接关系，所述比较器240根据所述正输入端的电压VipA和所述负输入端的电压VinA，输出数字信号D1。
进一步地，所述SAR逻辑电路250根据最高位数字信号D3和数字信号D1调整次高位电容器(电容器1C)所连接的参考电压。
具体的调整方式参考第四步骤中根据数字信号D3和数字信号D2调整最高位电容器所连接的参考电压的实现过程，为了简洁，这里不再赘述。
进一步地，所述比较器240根据基于第五步骤中的连接关系时所述正输入端的电压VipA和所述负输入端的电压VinA，输出数字信号D0。
第六步骤，所述SAR逻辑电路250根据最高位数字信号D3和最低位数字信号D0，调整最低位电容器所连接的参考电压。
情况1：D0＝1，且D3＝0
如果此时正电容阵列210中的最低位第一电容器的底极板连接的是VREFP2，那么调整为连接到VREFN3，如果此时负电容阵列220的最低位第一电容器的底极板连接的是VREFN2，那么调整为连接到VREFP4。
情况2：D0＝0，且D3＝0
如果此时正电容阵列210中的最低位第一电容器的底极板连接的是VREFP2，那么调整为连接到VREFP3，如果此时负电容阵列220的最低位第一电容器的底极板连接的是VREFN2，那么调整为连接到VREFN4。
情况3：D0＝1，且D3＝1
如果此时正电容阵列210中的最低位第一电容器的底极板连接的是VREFN2，那么调整为连接到VREFN4，如果此时负电容阵列220的最低位第一电容器的底极板连接的是VREFP2，那么调整为连接到VREFP3。
情况4：D0＝0，且D3＝1
如果此时正电容阵列210中的最低位第一电容器的底极板连接的是VREFN2，那么调整为连接到VREFP4，如果此时负电容阵列220的最低位第一电容器的底极板连接的是VREFP2，那么调整为连接到VREFN3。
具体的开关控制原理参考前文的相关描述，为了简洁，这里不再赘述。
因此，基于本申请实施例的SAR ADC，对于同样大小的电容阵列，ADC的精度得到了提高，由3位提升到了4位。相对于传统的4位电容式SAR ADC，需要的电容阵列更小，相应地，降低了对电容阵列中的电容器进行充放电所带来的功耗。
本申请实施例还提供了一种电子设备，如图6所示，该电子设备500包括：SAR ADC 501，该SAR ADC501可以为前述实施例中的SAR ADC200，具体实现参考前文实施例的相关说明，为了简洁，这里不再赘述。
在一些实施例中，所述电子设备500例如可以为手机、笔记本电脑、平板电脑、游戏设备等便携式或移动电子设备，但本申请实施例对此并不限定。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (14)

  1. 一种逐次逼近型数字模数转换器SAR ADC(200)，所述SAR ADC(200)用于输出n位数字信号(D n-1，D n-2，...，D 1，D 0)，所述n为大于1的正整数，其特征在于，所述SAR ADC包括：
    正电容阵列(210)，包括n-m个并列排布的第一电容器(D n-2 C 1，...，D m C 1，D 0 C 1)，其中，所述n＞m，并且m为正整数；
    负电容阵列(220)，包括n-m个并列排布的第二电容器(D n-2 C 2，...，D m C 2，D 0 C 2)；
    开关电路(230)，包括多组第一底极板开关(2301)和多组第二底极板开关(2302)，其中，每组第一底极板开关(2301)对应一个所述第一电容器，每组第二底极板开关(2302)对应一个所述第二电容器，所述每组第一底极板开关(2301)用于控制对应的所述第一电容器的底极板连接至共模电压(V CM)、正差分输入信号(V sigp)或多个参考电压中的一个参考电压，所述每组第二底极板开关(2302)用于控制对应的所述第二电容器的底极板连接至共模电压(V CM)、负差分输入信号V sign或多个参考电压中的一个参考电压，其中，所述多个参考电压相对于所述共模电压(V CM)具有不同精度的偏移量；
    比较器(240)，所述比较器的正输入端(2401)连接每个所述第一电容器的顶极板，所述比较器的负输入端(2402)连接每个所述第二电容器的底极板，所述比较器用于根据所述正输入端和所述负输入端的电压，依次输出所述n位数字信号中的每位数字信号；
    SAR逻辑电路(250)，用于根据所述比较器240输出的所述每位数字信号通过所述多组第一底极板开关(2301)控制多个所述第一电容器所连接的参考电压，以及通过所述多组第二底极板开关(2302)控制多个所述第二电容器所连接的参考电压；
    其中，所述SAR逻辑电路(250)具体用于：
    根据所述n位数字信号中的最高位数字信号(D n-1)，控制每个所述第一电容器(D n-2 C 1，...，D m C 1，D 0 C 1)的底极板均连接至所述多个参考电压中的第一初始参考电压，以及根据所述最高位数字信号(D n-1)，控制每个所述第二电容器(D n-2 C 2，...，D m C 2，D 0 C 2)的底极板均连接至所述多个参考电 压中的第二初始参考电压，其中，所述第一初始参考电压和所述第二初始参考电压相对于所述共模电压的偏移方向相反，并且所述第一初始参考电压和所述第二初始参考电压相对于所述共模电压的偏移量不是所述多个参考电压相对于所述共模电压的偏移量中的最大的偏移量，并且也不是最小的偏移量；
    根据所述n位数字信号中的第k位数字信号(D k)和所述最高位数字信号(D n-1)，控制第k位第一电容器(D k C 1)的底极板所连接的目标参考电压，以及根据所述第k位数字信号(D k)和所述最高位数字信号(D n-1)，控制第k位第二电容器(D k C 2)的底极板所连接的目标参考电压，其中，所述k等于n-2，......，m；
    根据所述最高位数字信号(D n-1)和所述n位数字信号中的低m位数字信号(D m-1，...，D 0)中的每位数字信号，依次控制最低位第一电容器(D 0 C 1)的底极板所连接的目标参考电压，以及所述最高位数字信号(D n-1)和所述n位数字信号中的低m位数字信号(D m-1，...，D 0)中的每位数字信号，控制最低位第二电容器(D 0 C 2)的底极板所连接的目标参考电压。
  2. 根据权利要求1所述的SAR ADC，其特征在于，所述多个参考电压包括第一正向参考电压(V REFP)、第一反向参考电压(V REFN)、第二正向参考电压(V REFP2)和第二反向参考电压(V REFN2)，其中，所述第一正向参考电压(V REFP)和所述第一反向参考电压(V REFN)相对于所述共模电压(V CM)具有偏移方向相反的第一偏移量，所述第二正向参考电压(V REFP2)和所述第二反向参考电压(V REFN2)相对于所述共模电压(V CM)具有偏移方向相反的第二偏移量，其中，所述第一偏移量大于所述第二偏移量；
    其中，所述SAR逻辑电路(250)具体用于：
    根据所述第k位数字信号(D k)和所述最高位数字信号(D n-1)，控制所述第k位第一电容器(D k C 1)的底极板连接至所述第一正向参考电压V REFP、所述第一反向参考电压(V REFN)、所述第二正向参考电压(V REFP2)或所述第二反向参考电压(V REFN2)；以及
    根据所述第k位数字信号(D k)和所述最高位数字信号(D n-1)，控制所述第k位第二电容器(D k C 2)的底极板连接至所述第一反向参考电压(V REFN)、所述第一正向参考电压(V REFP)、所述第二反向参考电压(V REFN2)或所述第二正向参考电压(V REFP2)。
  3. 根据权利要求2所述的SAR ADC，其特征在于，所述第一初始参考 电压为所述第二正向参考电压(V REFP2)，所述第二初始参考电压为所述第二反向参考电压(V REFN2)；或者，
    所述第一初始参考电压为所述第二反向参考电压(V REFN2)，所述第二初始参考电压为所述第二正向参考电压(V REFP2)。
  4. 根据权利要求3所述的SAR ADC，其特征在于，所述SAR逻辑电路(250)具体用于：
    若所述最高位数字信号(D n-1)为1，控制每个所述第一电容器的底极板连接至所述第二反向参考电压(V REFN2)，控制每个所述第二电容器的底极板连接至所述第二正向参考电压(V REFP2)；或者
    若所述最高位数字信号(D n-1)为0，控制每个所述第一电容器的底极板连接至所述第二正向参考电压(V REFP2)，控制每个所述第二电容器的底极板连接至所述第二反向参考电压(V REFN2)。
  5. 根据权利要求3所述的SAR ADC，其特征在于，所述SAR逻辑电路(250)具体用于：
    若所述最高位数字信号(D n-1)为1，所述第k位数字信号(D k)为1，控制所述第k位第一电容器(D k C 1)的底极板连接至所述第一反向参考电压(V REFN)、，以及控制所述第k位第二电容器(D k C 2)的底极板连接至所述第一正向参考电压(V REFP)；或者
    若所述最高位数字信号(D n-1)为0，所述第k位数字信号(D k)为1，控制所述第k位第一电容器(D k C 1)的底极板连接至所述第二反向参考电压(V REFN2)，以及控制所述第k位第二电容器(D k C 2)的底极板连接至所述第二正向参考电压(V REFP2)；或者
    若所述最高位数字信号(D n-1)为1，所述第k位数字信号(D k)为0，控制所述第k位第一电容器(D k C 1)的底极板连接至所述第二正向参考电压(V REFP2)，以及控制所述第k位第二电容器(D k C 2)的底极板连接至所述第二反向参考电压(V REFN2)；或者
    若所述最高位数字信号(D n-1)为0，所述第k位数字信号(D k)为0，控制所述第k位第一电容器(D k C 1)的底极板连接至所述第一正向参考电压(V REFP)，控制所述第k位第二电容器(D k C 2)的底极板连接至所述第一反向参考电压(V REFN)、。
  6. 根据权利要求2-5中任一项所述的SAR ADC，其特征在于，所述多 个参考电压还包括m个参考电压组，其中，
    若所述m为1，所述1个参考电压组包括第三正向参考电压(V REFP3)、第三反向参考电压(V REFN3)、第四正向参考电压(V REFP4)和第四反向参考电压(V REFN4)，其中，所述第三正向参考电压(V REFP3)和所述第三反向参考电压(V REFN3)相对于所述第二正向参考电压(V REFP2)具有偏移方向相反的第三偏移量，所述第四正向参考电压(V REFP4)和所述第四反向参考电压(V REFN4)相对于所述第二反向参考电压(V REFN2)具有偏移方向相反的第三偏移量，所述第三偏移量小于所述第二偏移量；或者
    若所述m大于1，所述m个参考电压组中的第一个参考电压组包括所述第三正向参考电压(V REFP3)、所述第三反向参考电压(V REFN3)、所述第四正向参考电压(V REFP4)和所述第四反向参考电压(V REFN4)，所述m个参考电压组中的第i个参考电压组中的每个参考电压对应第i+1个参考电压组中的一个参考电压对，所述第i+1个参考电压组中的每个参考电压对相对于所述参考电压对在所述第i个参考电压组对应的参考电压具有偏移方向相反的第i+2偏移量，其中，i＝1，2，......，所述第i+2偏移量小于第i+1偏移量；
    所述SAR逻辑电路(250)用于在所述比较器240输出所述低m位数字信号(D m-1，...，D 0)中的第j位数字信号(D j)时，根据所述最高位数字信号(D n-1)和所述低m位数字信号(D m-1，...，D 0)中的所述第j位数字信号(D j)之前的数学信号，控制所述最低位第一电容器(D 0 C 1)连接至所述m个参考电压组中的第i个参考电压组中的参考电压；以及根据所述最高位数字信号(D n-1)和所述低m位数字信号(D m-1，...，D 0)中的所述第j位数字信号(D j)之前的数学信号，控制所述最低位第二电容器(D 0 C 2)连接至所述m个参考电压组中的第i个参考电压组中的参考电压，其中，j＝m-1，m-2，...，0，i+j＝m。
  7. 根据权利要求6所述的SAR ADC，其特征在于，所述第二偏移量为所述第一偏移量的二分之一，所述第三偏移量为所述第二偏移量的二分之一。
  8. 根据权利要求6所述的SAR ADC，其特征在于，所述SAR逻辑电路(250)具体用于：
    若所述比较器(240)当前输出第m-1位数字信号(D m-1)，根据所述最高位数字信号(D n-1)，确定最低位第一电容器(D 0 C 1)的底极板当前所连接的参考电压，根据所述第m-1位数字信号(D m-1)和所述最低位第一电容器 (D 0 C 1)当前所连接的参考电压，调整所述最低位第一电容器(D 0C 1)所连接的参考电压，以及根据所述最高位数字信号(D n-1)，确定最低位第二电容器(D 0 C 2)的底极板当前所连接的参考电压，根据所述第m-1位数字信号(D m-1)和所述最低位第二电容器(D 0 C 2)当前所连接的参考电压，调整所述最低位第二电容器(D 0 C 2)所连接的参考电压；或者
    若所述比较器(240)当前输出第j位数字信号(D j)，根据所述最高位数字信号(D n-1)和所述低m位数字信号(D m-1，...，D 0)中的所述第j位数字信号(D j)之前的数学信号，确定所述最低位第一电容器(D 0 C 1)的底极板当前所连接的参考电压，根据所述第j位数字信号(D j)和所述最低位第一电容器(D 0 C 1)当前所连接的参考电压，调整所述最低位第一电容器(D 0C 1)所连接的参考电压，以及，根据所述最高位数字信号(D n-1)和所述低m位数字信号(D m-1，...，D 0)中的所述第j位数字信号(D j)之前的数学信号，确定所述最低位第二电容器(D 0 C 2)的底极板当前所连接的参考电压，根据所述第j位数字信号(D j)和所述最低位第二电容器(D 0 C 2)当前所连接的参考电压，调整所述最低位第二电容器(D 0 C 2)所连接的参考电压，所述，j＝m-2，...，0。
  9. 根据权利要求8所述的SAR ADC，其特征在于，所述SAR逻辑电路(250)具体用于：
    若所述第m-1位数字信号(D m-1)为1，并且所述最高位数字信号(D n-1)为0，调整所述最低位第一电容器(D k C 1)的底极板连接至所述第三反向参考电压(V REFN3)，以及调整所述最低位第二电容器(D 0 C 2)的底极板连接至所述第四正向参考电压(V REFP4)；或者
    若所述第m-1位数字信号(D m-1)为0，并且所述最高位数字信号(D n-1)为0，调整所述最低位第一电容器(D 0 C 1)的底极板连接至所述第三正向参考电压(V REFP3)，调整最低位第二电容器(D 0 C 2)的底极板连接至所述第四反向参考电压(V REFN4)；或者
    若所述第m-1位数字信号(D m-1)为1，并且所述最高位数字信号(D n-1)为1，调整所述最低位第一电容器(D 0 C 1)的底极板连接至所述第四反向参考电压(V REFN4)，调整所述最低位第二电容器(D 0 C 2)的底极板连接至所述第三正向参考电压(V REFP3)；或者
    若所述第m-1位数字信号(D m-1)为0，并且所述最高位数字信号(D n-1) 为1，调整所述最低位第一电容器(D 0C 1)的底极板连接至所述第四正向参考电压(V REFP4)，调整所述最低位第二电容器(D 0 C 2)的底极板连接至所述第三反向参考电压(V REFN3)。
  10. 根据权利要求8所述的SAR ADC，其特征在于，所述SAR逻辑电路(250)具体用于：
    若根据所述最高位数字信号(D n-1)和所述低m位数字信号(D m-1，...，D 0)中的所述第j位数字信号(D j)之前的数学信号确定所述最低位第一电容器(D 0 C 1)的低极板连接至所述m个参考电压组中的第一参考电压组中的第一参考电压，并且所述第j位数字信号为0，将所述最低位第一电容器(D 0 C 1)的底极板连接至下一个参考电压组中的第二参考电压；或者
    若根据所述最高位数字信号(Dn-1)和所述低m位数字信号(D m-1，...，D 0)中的所述第j位数字信号(D j)之前的数学信号确定最低位第一电容器(D 0 C 1)的低极板连接至所述m个参考电压组中的第一参考电压组中的第一参考电压，并且所述第j位数字信号为1，将所述最低位第一电容器(D 0 C 1)的底极板连接至下一个参考电压组中的第三参考电压；或者
    若根据所述最高位数字信号(D n-1)和所述低m位数字信号(D m-1，...，D 0)中的所述第j位数字信号(D j)之前的数学信号确定所述最低位第二电容器(D 0 C 2)的低极板连接至所述m个参考电压组中的第一参考电压组中的第四参考电压，并且所述第j位数字信号为0，将所述最低位第二电容器(D 0 C 2)的底极板连接至下一个参考电压组中的第五参考电压；或者
    若根据所述最高位数字信号(Dn-1)和所述低m位数字信号(D m-1，...，D 0)中的所述第j位数字信号(D j)之前的数学信号确定最低位第二电容器(D 0 C 2)的低极板连接至所述m个参考电压组中的第一参考电压组中的第一参考电压，并且所述第j位数字信号为1，将所述最低位第二电容器(D 0 C 2)的底极板连接至下一个参考电压组中的第六参考电压；
    其中，所述第一参考电压组中的所述第一参考电压对应所述下一个参考电压组中的所述第二参考电压和所述第三参考电压，所述第二参考电压和所述第三参考电压分别相对于所述第一参考电压具有正的偏移量和负的偏移量；
    所述第一参考电压组中的所述第四参考电压对应所述下一个参考电压组中的所述第五参考电压和所述第六参考电压，所述第五参考电压和所述第六 参考电压分别相对于所述第四参考电压具有正的偏移量和负的偏移量。
  11. 根据权利要求1-10中任一项所述的SAR ADC，其特征在于，所述开关电路(230)还包括：第一正端采样开关(2311)和第二正端采样开关(2312)，其中，所述正电容阵列(210)中的每个所述第一电容器的顶极板均通过所述第一正端采样开关(2311)连接到所述共模电压(V CM)，所述负电容阵列(220)中的每个所述第二电容器的顶极板均通过所述第二正端采样开关(2312)连接到所述共模电压(V CM)。
  12. 根据权利要求11所述的SAR ADC，其特征在于，在采样阶段，所述第一正端采样开关(2311)连接到所述共模电压(V CM)，每个所述第一电容器的底极板均连接至所述正差分输入信号(V sigp)，所述第二正端采样开关(2312)连接到所述共模电压(V CM)，每个所述第二电容器的底极板均连接至所述负差分输入信号(V sign)；
    在转换阶段，断开所述第一正端采样开关(2311)与所述共模电压(VCM)的连接，每个所述第一电容器的底极板均连接至所述共模电压(VCM)，断开所述第二正端采样开关(2312)与所述共模电压(VCM)的连接，每个所述第二电容器的底极板均连接至所述共模电压(VCM)；
    所述比较器(240)用于根据所述正输入端的电压和所述负输入端的电压，输出所述最高位数字信号(Dn-1)。
  13. 根据权利要求1-12中任一项所述的SAR ADC，其特征在于，所述正电容阵列(210)中的最低位第一电容器(D0 C1)和次低位第一电容器(Dm C1)的电容值相等，从次低位第一电容器(Dm C1)到最高位第一电容器(Dn-2 C1)的电容值比例满足二进制权重；
    所述负电容阵列中220的最低位第二电容器(D0 C2)和次低位第二电容器(Dm C2)的电容值相等，从次低位第二电容器(Dm C2)到最高位第二电容器(Dn-2 C2)的电容值比例满足二进制权重。
  14. 一种电子设备，其特征在于，包括如权利要求1至13中任一项所述的SAR ADC。
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