CN111130550B - 一种逐次逼近寄存器型模数转换器及其信号转换方法 - Google Patents

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Abstract

本申请公开了一种逐次逼近寄存器型模数转换器和转换方法，包括：负极电容阵列、正极电容阵列、比较器、逐次逼近寄存器型逻辑控制器和数字解码电路；比较器的负极输入端与负极电容阵列相连，其正极输入端与正极电容阵列相连，逐次逼近寄存器型逻辑控制器分别与比较器的输出端以及数字解码电路相连。使用冗余结构能够有效抑制早期步骤生成的决策错误。相较于传统的基于二进制搜索算法的结构，最主要区别是冗余结构的低位电容组的权重之和高于相邻的电容组权重。通过重新分配负极和正极电容阵列中的电容，插入新的电容组，使高位电容组对应的权重小于低位电容组的权重之和，实现冗余结构。对电容阵列使用分段结构能够减少电容的使用量，降低功耗。

Description

一种逐次逼近寄存器型模数转换器及其信号转换方法
技术领域
本申请涉及集成电路技术领域，尤其涉及一种逐次逼近寄存器型模数转换器及其信号转换方法。
背景技术
逐次逼近型模数转换器(SAR ADC)具有结构简单，功耗低，面积小等优势，SAR ADC广泛地应用于无线通信、生物医疗和工业成像等领域。随着应用需求和科学技术的发展，人们对SAR ADC的转换精度提出越来越高的要求。
但是，现有的逐次逼近型模数转换器在判断(做决策时)时，早期步骤生成的决策错误将传播到后续步骤，导致性能下降。
综上所述，需要提供一种能够抑制决策误差的数模转换器及其信号转换方法。
发明内容
为解决以上问题，本申请提出了一种逐次逼近寄存器型模数转换器和转换方法。
一方面，本申请提出一种逐次逼近寄存器型模数转换器，包括：负极电容阵列、正极电容阵列、比较器、逐次逼近寄存器型逻辑控制器和数字解码电路；
其中，所述比较器的负极输入端与所述负极电容阵列相连接，所述比较器的正极输入端与所述正极电容阵列相连接，逐次逼近寄存器型逻辑控制器分别与比较器的输出端以及数字解码电路相连接；
所述负极电容阵列和正极电容阵列均具有分段结构和冗余结构，用于根据输入的模拟信号存储电荷；
所述比较器用于比较所述负极电容阵列和所述正极电容阵列之间电压的大小，将得到的比较结果发送至所述逐次逼近寄存器型逻辑控制器；
所述逐次逼近寄存器型逻辑控制器用于保存比较结果，根据所述比较结果控制负极电容阵列或正极电容阵列中的电压减小；
所述数字解码电路用于根据所述负极电容阵列和所述正极电容阵列中各电容组对应的权重以及所述比较结果确定数字电压值，并根据所述数字电压值输出数字信号。
优选地，所述分段结构包括：高位段和低位段，所述高位段和所述低位段均包括多个电容组，所述高位段与所述低位段之间通过桥接电容组相连接。
优选地，所述负极电容阵列和所述正极电容阵列中的高位电容组的权重小于或等于低位电容组的总权重。
优选地，所述逐次逼近寄存器型逻辑控制器具体用于，根据所述比较结果，控制所述负极电容阵列和所述正极电容阵列中上极板的电压增大或减小。
优选地，所述比较器的预放大器采用反馈控制偏置技术，控制预放大器的尾电流晶体管导通或关断。
优选地，还包括负极自举开关和正极自举开关，所述负极自举开关与所述比较器的负极输入端相连接，所述正极自举开关与所述比较器的正极输入端相连接，所述负极自举开关和正极自举开关用于控制模拟电压的差分输入信号至负极电容阵列和正极电容阵列。
第二方面，本申请提出一种逐次逼近寄存器型模数转换器的信号转换方法，包括：
负极电容阵列和正极电容阵列分别根据输入的模拟信号存储电荷；
比较器比较所述负极电容阵列和所述正极电容阵列之间电压的大小，将得到的比较结果发送至逐次逼近寄存器型逻辑控制器；
逐次逼近寄存器型逻辑控制器保存所述比较结果，根据所述比较结果，控制负极电容阵列或正极电容阵列中的电压减小；
逐次逼近寄存器型逻辑控制器将得到的比较结果发送至数字解码电路；
数字解码电路根据所述负极电容阵列和所述正极电容阵列中各电容组对应的权重以及所述比较结果，确定数字电压值，并根据所述数字电压值输出数字信号。
优选地，所述负极电容阵列和所述正极电容阵列中的高位电容组的权重小于或等于低位电容组的总权重。
优选地，在所述负极电容阵列和正极电容阵列分别存储输入电压的电荷之前，还包括：负极自举开关和正极自举开关分别控制模拟电压的差分输入信号至负极电容阵列和正极电容阵列。
本申请的优点在于：通过使用冗余结构，能够有效抑制早期步骤生成的决策错误并且能够降低DAC参考电压的设计要求。通过对负极电容阵列和正极电容阵列使用分段结构能够减少电容的使用量，降低功耗。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选事实方案的目的，而并不认为是对本申请的限制。而且在整个附图中，用同样的参考符号表示相同的部件。在附图中：
图1是本申请提供的一种逐次逼近寄存器型模数转换器的结构框图；
图2是本申请提供的一种逐次逼近寄存器型模数转换器的电路图；
图3是本申请提供的一种逐次逼近寄存器型模数转换器的冗余方案图；
图4是本申请提供的一种逐次逼近寄存器型模数转换器的数字解码电路的逻辑图；
图5是本申请提供的一种逐次逼近寄存器型模数转换器的芯片布局图；
图6是本申请提供的一种逐次逼近寄存器型模数转换器的实测DNL与INL图；
图7是本申请提供的一种逐次逼近寄存器型模数转换器的输出信号的FFT频谱图；
图8是本申请提供的一种逐次逼近寄存器型模数转换器的信号转换方法的流程图。
附图标记说明
SAR逐次逼近寄存器型逻辑控制器 DEC数字解码电路
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
根据本申请的实施方式，提出一种逐次逼近寄存器型模数转换器，如图1所示，包括：负极电容阵列、正极电容阵列、比较器、逐次逼近寄存器型逻辑控制器和数字解码电路；
其中，所述比较器的负极输入端与所述负极电容阵列相连接，所述比较器的正极输入端与所述正极电容阵列相连接，逐次逼近寄存器型逻辑控制器分别与比较器的输出端以及数字解码电路相连接；
所述负极电容阵列101和正极电容阵列102均具有分段结构和冗余结构，用于根据输入的模拟信号存储电荷；
所述比较器103用于比较所述负极电容阵列和所述正极电容阵列之间电压的大小，将得到的比较结果发送至所述逐次逼近寄存器型逻辑控制器；
所述逐次逼近寄存器型逻辑控制器104(Successive Approximation Register，SAR)用于保存比较结果，根据所述比较结果控制负极电容阵列或正极电容阵列中的电压减小；
所述数字解码电路105用于根据所述负极电容阵列和所述正极电容阵列中各电容组对应的权重以及所述比较结果确定数字电压值，并根据所述数字电压值输出数字信号。
如图2所示，还包括负极自举开关(Bootstrapped Switch)和正极自举开关，负极自举开关与比较器的负极输入端相连接，正极自举开关与比较器的正极输入端相连接，所述负极自举开关和正极自举开关用于控制模拟电压的差分输入信号至负极电容阵列和正极电容阵列。
分段结构包括：高位段和低位段，高位段和低位段均包括多个电容组，所述高位段与所述低位段之间通过桥接电容组相连接。如图2所示，以负极电容阵列为例，高位段与低位段之间通过桥接电容组CE相连接。CD和C′D分别为增益电容组。
如图2所示，负极电容阵列包括电容组和与电容组相连接的开关。正极电容阵列包括电容组和与电容组相连接的开关。各开关在接地与参考电压Vref之间切换。
冗余结构包括：多个电容组，且所述电容组的数量大于或等于分辨率。在逐次逼近寄存器型模数转换器中，如果需要达到12位的分辨率，并且采用单调开关策略，则电容组数为11组。
在本申请实施例中，为了达到12位的分辨率，使用冗余结构，对负极电容阵列和正极电容阵列中的电容组进行重新分配，使电容组的数量大于或等于分辨率，其总电容保持不变。
基于传统的12比特单调开关策略的逐次逼近寄存器型模数转换器设计，需要2045个电容单元，并以二进制的方式分为11组。然而，本申请实施例的模数转换器基于分段电容数字模拟模拟转换器(Digital to Analog Converter，DAC)结构，如图3所示，以负极电容阵列为例，桥接电容将负极电容阵列分为高位段与低位段。桥接电容组的大小被设置为2个单位电容(基本电容)。本申请的实施方式的电容阵列中，均采样同一规格(同一种类，同一电容量)的单位电容。单位电容可以为任意种类和电容量大小的电容。优选地，采用金属-绝缘体-金属(Metal Insulator Metal，MIM)电容，其大小为35.6fF。
高位段中的前4个高位电容组可以采用分割技术。
以负极电容阵列为例，如图2所示，负极电容阵列中的低位段包括6个电容组，高位段包括8个电容组，其中，第11电容组C11被分割成了C11a和C11b两个电容组，第12电容组C12被分割成了C12a和C12b两个电容组，第13电容组C13被分割成了C13a和C13b两个电容组，第14电容组C14被分割成了C14a和C14b两个电容组。电容组由多个单位电容组成。采用分割技术能够保证DAC的共模电压在转换阶段相对稳定。
如图3所示，电容组的位的高低在本申请的实施例中，为由C14至C1逐渐变低。即，C14为最高位电容组，C1为最低位电容组。
负极电容阵列和正极电容阵列中的高位电容组的权重小于或等于低位电容组的总权重。即，高位电容组的权重小于或等于低位电容组的权重之和，如公式所示
Figure BDA0002355304250000061
其中，Wn为第n比特对应的权重，M表示总转换周期数。如图3所示，为一种冗余对应电容组的方案。负极电容阵列和正极电容阵列的高位段与低位段均采用了冗余策略。在低位段中，基于传统2进制搜索算法的电容阵列的电容组比为2∶4∶8∶16∶32。在本申请实施例中，低位段的最高位电容组被分成两个电容组，电容比为24∶8。较小一组进一步分为4个子电容组。其中三个子电容组分别添加到原有传统2进制电容阵列的最低三位中。其电容比值由原有的2∶4∶8改变为4∶6∶10。而第四个子电容组现在作为低位段的新的最低位。类似的分配方案被应用到了高位段电容组中。在高位段，原有的电容组比值为2∶4∶8∶16∶32∶64。最大一个被分成两个子电容组，其电容组比值为56∶8。较小那一组进一步分为5个子电容组，电容组比为1∶2∶1∶2∶2。将子电容组添加到原有的电容组中。其电容组比从2∶4∶8改为3∶6∶10。而第四和第五子电容组，电容值分别为2个单位单元和1个单位单元，将作为新的最低位。由于高位段的最低加权位是1个单位电容，故低位段的加权总和大于高位段的最低位的权重。因此，所有的比特位都满足公式的要求，即高位电容组的权重小于或等于低位电容组的权重之和。通过应用冗余方案，原有的11个电容组(高位段6个，低位段5个)扩展为14个电容组。14个电容组的转换周期为15个时钟周期，由于采样阶段需要5个时钟周期，所以采用冗余结构后总共需要20个时钟周期以完成一次转换。15个比特位(15位输出码)中的B0位为自动生成。此种冗余对应电容组的方案中的负极电容阵列包括14个电容组，分别与14个电容组相连接的14个开关，一个桥接电容组和一个增益电容组，其结构如图2所示。
本申请的实施方式在总电容不变的情况下，对个电容组的电容进行从新分配。
新生成的15个比特位的权重分别为：
w14＝1792/4095＝(210+29+28)/(212-1)
w13＝1024/4095＝(210)/(212-1)
w12＝512/4095＝(29)/(212-1)
w11＝320/4095＝(28+26)/(212-1)
w10＝192/4095＝(27+26)/(212-1)
w9＝96/4095＝(26+25)/(212-1)
w8＝64/4095＝(26)/(212-1)
w7＝32/4095＝(25)/(212-1)
w6＝24/4095＝(24+23)/(212-1)
w5＝16/4095＝(24)/(212-1)
w4＝10/4095＝(23+21)/(212-1)
w3＝6/4095＝(22+21)/(212-1)
w2＝4/4095＝(22)/(212-1)
w1＝2/4095＝(21)/(212-1)
w0＝1/4095＝(20)/(212-1)
数字解码电路的输出可以表示为：
Figure BDA0002355304250000071
根据上式，可以得到解码逻辑，如图4所示。以D6位为例，假设B11为1、B10为1、B9为1、B8为1，B11+B10+B9+B8＝4，26*4＝256。其他位的计算方法与D6位相同，得到D0位至D11位的所有的值之后，根据上式进行相加，得到Dout的结果，Dout的结果转换为二进制的12位输出码。
如图2所示的数字解码电路对接收到的15位二进制数字进行解码，得到12位数字电压值Dout。
以输入电压为0.4V，参考电压Vref为0.6V为例。则差分电压Vin为0.5V，Vip为0.1V，各电容组的权重如表1所示，各电容组的比较结果如表2所示。电容组C11至C14按照表1中的权重，电压高的减小，电压小的增加，电容组C1至C10按照表1中的权重，电压高的减小，电压小的维持不变。以C14的电压Vin14为例，Vin14＝Vin-(Vref×W14a)。
表1
Figure BDA0002355304250000081
表2
Figure BDA0002355304250000082
根据表2，得到Dout＝3413/4095，根据Dout得到的结果为Rdec＝(2×Vref×Dout)-Vref＝0.400V。
电容组比值与权重相对应，即电容组的值越高，其权重越高。由于桥接电容组CE和C′E能够衰减低位段的电容组，所以低位段的最高位电容组的电容值小于高位段最低位电容组的电容值。
如图2所示，负极电容阵列中的单位电容一共为192个，远远小于传统的逐次逼近寄存器型模数转换器所需的电容数量。
逐次逼近寄存器型逻辑控制器采用单调开关策略的采样技，根据比较器得到的电压大小，负极电容阵列或正极电容阵列中的电压增加或减小。
在本申请的实施例中，逐次逼近寄存器型逻辑控制器采用单调开关策略的采样技术，具体用于，根据所述比较结果，控制所述负极电容阵列和所述正极电容阵列中的电压增大或减小。在前4个周期是电压大的减小，电压小的增大，其余的转换周期是只有电压大的减小。
如图2所示，逐次逼近寄存器型逻辑控制器根据输入的时钟控制负极电容阵列或正极电容阵中的开关切换导通位置。
比较器的预放大器采用反馈控制偏置技术，，控制预放大器的尾电流晶体管导通或关断。
如图5所示，为本申请实施例的一种芯片布局图，其中，采样开关包括负极自举开关和正极自举开关。图5中上下两个电容阵列部分用于分别布置负极电容阵列和正极电容阵列。
以电源电压为0.6V，采样率设置为100kS/s，对本申请实施例进行测试。如图6所示，测量得到的微分非线性(Differential nonlinearity，DNL)为+0.46/-0.50最低有效位(Least Significant Bit，LSB)，测量得到的积分非线性(Integral nonlinearity，INL)为+0.98/-0.95LSB。如图7所示，为输出信号的快速傅里叶(Fast Fourier Transformation，FFT)频谱。输入1kHz的信号，信噪失真比(signal to noise and distortion ratio，SINAD)为68.1dB，无杂散动态范围(Spurious-free Dynamic Range，SFDR)为83dB。因此实现了11.02位的有效位数(ENOB)。本申请实施例在0.6V，100kS/s的电源下总共消耗1.35uW，品质因数(Figure of Merit，FOM)值为6.5千万分之一焦耳/一次转换(fJ/conversion-step)。比较器和采样保持电路(自举开关)消耗功耗为0.27uW，占总共消耗的20.0％。负极电容阵列和正极电容阵列消耗0.38uW，占总共消耗的28.1％。逐次逼近寄存器型逻辑控制器的功耗为0.70uW，占总共消耗的51.9％，如果采用先进技术，可以进一步降低功耗。
如表3所示，为本申请的实施例与其他先进的模数转换器的性能比较。本申请的实施例具有最先进的性能。
表3
Figure BDA0002355304250000091
Figure BDA0002355304250000101
其中，JSSC18为S.-E.Hsieh，C.-C.Kao和C.-C.Hsieh提出的采用自适应时域比较器和噪声优化的0.5V 12位SAR ADC(A 0.5V 12-bit SAR ADC using adaptivetimedomain comparator with noise optimization)，ASSCC17为X.Tang，L.Chen，J.Song和N.Sun提出的1.5fj/conv步骤10b 100ks/s的带增益增强动态比较器的SAR ADC(A1.5fj/conv-step 10b 100ks/s saradc with gain-boosted dynamic comparator)，TCASI18为S.Asghar，S.S.Afridi，A.Pillai，A.Schuler，M.Jos′e和I.O’Connell提出的2ms/s，11.22enob，具有改进的dnl和偏移计算功能的扩展输入范围的SAR ADC(A 2-ms/s,11.22enob,extended input range saradc with improved dnl and offsetcalculation)。
根据本申请的实施方式，还提出一种逐次逼近寄存器型模数转换器的信号转换方法，如图8所示，包括：
S101，负极电容阵列和正极电容阵列分别根据输入的模拟信号存储电荷；
S102，比较器比较所述负极电容阵列和所述正极电容阵列之间电压的大小，将得到的比较结果发送至逐次逼近寄存器型逻辑控制器；
S103，逐次逼近寄存器型逻辑控制器保存所述比较结果，根据所述比较结果，控制负极电容阵列或正极电容阵列中的电压减小；
S104，逐次逼近寄存器型逻辑控制器将得到的比较结果发送至数字解码电路；
S105，数字解码电路根据所述负极电容阵列和所述正极电容阵列中各电容组对应的权重以及所述比较结果，确定数字电压值，并根据所述数字电压值输出数字信号。
控制负极电容阵列或正极电容阵列中的电量减小，包括：控制电压大的电容阵列中的电容组进行放电。
负极电容阵列和正极电容阵列分别存储输入电压的电荷之前，还包括：负极自举开关和正极自举开关分别控制模拟电压的差分电压(差分输入信号)输入至负极电容阵列和正极电容阵列。
负极电容阵列和正极电容阵列中的高位电容组的权重小于或等于低位电容组的总权重。即，高位电容组的权重小于或等于低位电容组的权重之和，如公式所示
Figure BDA0002355304250000111
其中，Wn为第n比特对应的权重，M表示总转换周期数。如图3所示，为一种冗余对应电容组的方案。负极电容阵列和正极电容阵列的高位段与低位段均采用了冗余策略。在低位段中，基于传统2进制搜索算法的电容阵列的电容组比为2∶4∶8∶16∶32。在本申请实施例中，低位段的最高位电容组被分成两个电容组，电容比为24∶8。较小一组进一步分为4个子电容组。其中三个子电容组分别添加到原有传统2进制电容阵列的最低三位中。其电容比值由原有的2∶4∶8改变为4∶6∶10。而第四个子电容组现在作为低位段的新的最低位。类似的分配方案被应用到了高位段电容组中。在高位段，原有的电容组比值为2∶4∶8∶16∶32∶64。最大一个被分成两个子电容组，其电容组比值为56∶8。较小那一组进一步分为5个子电容组，电容组比为1∶2∶1∶2∶2。将子电容组添加到原有的电容组中。其电容组比从2∶4∶8改为3∶6∶10。而第四和第五子电容组，电容值分别为2个单位单元和1个单位单元，将作为新的最低位。由于高位段的最低加权位是1个单位电容，故低位段的加权总和大于高位段的最低位的权重。因此，所有的比特位都满足公式的要求，即高位电容组的权重小于或等于低位电容组的权重之和。通过应用冗余方案，原有的11个电容组(高位段6个，低位段5个)扩展为14个电容组。14个电容组的转换周期为15个时钟周期，由于采样阶段需要5个时钟周期，所以采用冗余结构后总共需要20个时钟周期以完成一次转换。15个比特位中的B0位为自动生成。此种冗余对应电容组的方案中的负极电容阵列包括14个电容组，分别与14个电容组相连接的14个开关，一个桥接电容组和一个增益电容组，其结构如图2所示。
新生成的15个比特位的权重分别为：
w14＝1792/4095＝(210+29+28)/(212-1)
w13＝1024/4095＝(210)/(212-1)
w12＝512/4095＝(29)/(212-1)
w11＝320/4095＝(28+26)/(212-1)
w10＝192/4095＝(27+26)/(212-1)
w9＝96/4095＝(26+25)/(212-1)
w8＝64/4095＝(26)/(212-1)
w7＝32/4095＝(25)/(212-1)
w6＝24/4095＝(24+23)/(212-1)
w5＝16/4095＝(24)/(212-1)
w4＝10/4095＝(23+21)/(212-1)
w3＝6/4095＝(22+21)/(212-1)
w2＝4/4095＝(22)/(212-1)
w1＝2/4095＝(21)/(212-1)
w0＝1/4095＝(20)/(212-1)
数字解码电路的输出可以表示为：
Figure BDA0002355304250000121
根据上式，可以得到解码逻辑，如图4所示。以D6位为例，假设B11为1、B10为1、B9为1、B8为1，B11+B10+B9+B8＝4，26*4＝256。其他位的计算方法与D6位相同，得到D0位至D11位的所有的值之后，根据上式进行相加，得到Dout的结果。
如图2所示的数字解码电路对接收到的15位二进制数字进行解码，得到12位数字电压值Dout。
为了更好的理解，下面对本申请的一种方法进行说明。
本申请实施例的工作分为两个阶段，第一阶段是采样阶段，第二阶段是比较和转换阶段。
如图2所示，首先，在采样阶段，负极电容阵列中的电容组C1至C10，C11a、C12a、C13a和C14a的开关与通参考电压Vref端相连接，C11b、C12b、C13b和C14b的开关与接地端相连接。正极电容阵列中的电容组C′1至C′10，C′11a、C′12a、C′13a和C′14a的开关与通参考电压Vref端相连接。C′11b、C′12b、C′13b和C′14b的开关与接地端相连接。负极自举开关和正极自举开关导通，正极电容阵列接Vip，负极电容阵列连接Vin，Vip和Vin为输入电压的差分输入信号。负极电容阵列中的电容组C7至C10，C11a、C12a、C13a、C14a、C11b、C12b、C13b和C14b接差分的输入信号Vip。负极电容阵列中的电容组C′7至C′10，C′11a、C′12a、C′13a、C′14a、C′11b、C′12b、C′13b和C′14b接差分的输入信号Vin。
在比较和转换阶段，负极自举开关和正极自举开关断开。
比较器先对比负极电容阵列和正极电容阵列之间的电压大小，得到比较结果。逐次逼近寄存器型逻辑控制器保存比较结果，并根据比较结果，控制电压大的电容阵列中的最高位电容组对应的开关切换导通位置。以图2为例，若比较器得到负极电容阵列的电压大于正极电容阵列，则逐次逼近寄存器型逻辑控制器控制电容组C14a的开关与接地端导通，C14b的开关与参考电压Vref导通。
最高位电容组与接地导通后，再次对负极电容阵列和正极电容阵列中的电压进行比较，若正极电容阵列的电压大于负极电容阵列的电压，比较器得到二进制的比较结果，逐次逼近寄存器型逻辑控制器控制正极电容阵列的电容组C′13a的开关与接地端导通，C′13b的开关与参考电压Vref导通。继续对负极电容阵列和正极电容阵列中的电压进行比较，直到负极电容阵列中电容组C1或正极电容阵列中电容组C′1的开关切换导通端之后，在此实施例中为电容组C1或C′1的开关接地后，逐次逼近寄存器型逻辑控制器得到15位的二进制比较结果。
将得到的一共15位的二进制比较结果发送给数字解码电路进行解码，得到12位数字电压值，并输出。比较与转换阶段结束，重新进入采样阶段。
本申请的实施方式中，通过使用冗余结构，能够有效抑制早期步骤生成的决策错误从而降低DAC参考电压的设计要求。冗余结构与传统的基于二进制搜索算法的结构的最主要区别是前者的低位电容组的权重之和高于相邻的电容组权重。冗余结构的具体实施方法为：对负极电容阵列和正极电容阵列中的电容进行重新分配，并插入新的电容组从而使高位电容组对应的权重小于低位电容组的权重之和。通过对负极电容阵列和正极电容阵列使用分段结构能够减少电容的使用量，降低功耗。基于单调开关策略的采样技术能够降低功耗，高位段中的前4位最高位电容组采用分割技术，能够避免共模电压产生较大的波动，增加比较器的准确度，比较器的预放大器采用反馈控制偏置技术，能够降低功耗。
以上所述，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (4)

1.一种逐次逼近寄存器型模数转换器，其特征在于，包括：负极电容阵列、正极电容阵列、比较器、逐次逼近寄存器型逻辑控制器和数字解码电路；
其中，所述比较器的负极输入端与所述负极电容阵列相连接，所述比较器的正极输入端与所述正极电容阵列相连接，逐次逼近寄存器型逻辑控制器分别与比较器的输出端以及数字解码电路相连接；
所述比较器的预放大器采用反馈控制偏置技术，控制预放大器的尾电流晶体管导通或关断；
所述负极电容阵列和正极电容阵列均具有分段结构和冗余结构，用于根据输入的模拟信号存储电荷；
所述负极电容阵列和所述正极电容阵列中的高位电容组的权重小于或等于低位电容组的总权重；
高位电容组的权重小于或等于低位电容组的权重之和，如公式所示：
Figure FDF0000020950080000011
其中，Wn为第n比特对应的权重，M表示总转换周期数；
在低位电容组中，基于传统2进制搜索算法的电容阵列的电容组比为2：4：8：16：32；
低位段的最高位电容组被分成两个电容组，电容比为24：8；
较小一组进一步分为4个子电容组，其中，三个子电容组分别添加到原有传统2进制电容阵列的最低三位中；
其电容比值由原有的2：4：8改变为4：6：10；
而第四个子电容组现在作为低位段的新的最低位；
在高位电容组中，原有的电容组比值为2：4：8：16：32：64，最大一个被分成两个子电容组，其电容组比值为56：8；
较小那一组进一步分为5个子电容组，电容组比为1：2：1：2：2；将子电容组添加到原有的电容组中；其电容组比从2：4：8改为3：6：10；而第四和第五子电容组，电容值分别为2个单位单元和1个单位单元，将作为新的最低位；
所述比较器用于比较所述负极电容阵列和所述正极电容阵列之间电压的大小，将得到的比较结果发送至所述逐次逼近寄存器型逻辑控制器；
所述逐次逼近寄存器型逻辑控制器用于保存比较结果，根据所述比较结果控制负极电容阵列或正极电容阵列中的电压减小；
所述逐次逼近寄存器型逻辑控制器具体用于，根据所述比较结果，控制所述负极电容阵列和所述正极电容阵列中上极板的电压增大或减小；
所述数字解码电路用于根据所述负极电容阵列和所述正极电容阵列中各电容组对应的权重以及所述比较结果确定数字电压值，并根据所述数字电压值输出数字信号；
所述分段结构包括：高位段和低位段，所述高位段和所述低位段均包括多个电容组，所述高位段与所述低位段之间通过桥接电容组相连接；
还包括负极自举开关和正极自举开关，所述负极自举开关与所述比较器的负极输入端相连接，所述正极自举开关与所述比较器的正极输入端相连接，所述负极自举开关和正极自举开关用于控制模拟电压的差分输入信号至负极电容阵列和正极电容阵列。
2.一种基于权利要求1所述的逐次逼近寄存器型模数转换器的信号转换方法，其特征在于，包括：
负极电容阵列和正极电容阵列分别根据输入的模拟信号存储电荷；
比较器比较所述负极电容阵列和所述正极电容阵列之间电压的大小，将得到的比较结果发送至逐次逼近寄存器型逻辑控制器；
逐次逼近寄存器型逻辑控制器保存所述比较结果，根据所述比较结果，控制负极电容阵列或正极电容阵列中的电压减小；
逐次逼近寄存器型逻辑控制器将得到的比较结果发送至数字解码电路；
数字解码电路根据所述负极电容阵列和所述正极电容阵列中各电容组对应的权重以及所述比较结果，确定数字电压值，并根据所述数字电压值输出数字信号。
3.如权利要求2所述的转换方法，其特征在于，所述负极电容阵列和所述正极电容阵列中的高位电容组的权重小于或等于低位电容组的总权重。
4.如权利要求2所述的转换方法，其特征在于，在所述负极电容阵列和正极电容阵列分别存储输入电压的电荷之前，还包括：负极自举开关和正极自举开关分别控制模拟电压的差分输入信号至负极电容阵列和正极电容阵列。
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