CN108832928A - 一种sar adc电容阵列的共模电压校正电路及其校正方法 - Google Patents

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Abstract

本发明属于集成电路技术领域，涉及一种SAR ADC电容阵列的共模电压校正电路，包括差分电容阵列、共模电压校正电路、比较器及SAR控制逻辑电路，所述差分电容阵列的上极板接比较器的输入端，所述SAR控制逻辑电路输出的控制信号接入差分电容阵列的下级板，同时接入共模电压校正电路的输入端，所述共模电压校正电路的输出端接比较器的输入端；本发明通过引入共模电压校正电路，使SAR ADC在比较过程中共模电压始终保持在V ref/2附近，解决了由于共模电压漂移而引起的SAR ADC线性度失真的问题。

Description

一种SAR ADC电容阵列的共模电压校正电路及其校正方法
技术领域
本发明属于集成电路技术领域，尤其涉及一种SAR ADC电容阵列的共模电压校正电路及其校正方法。
背景技术
逐次逼近型模数转换器(SAR ADC)是一种中高精度、低转换速率的超低功耗模数转换器。SAR ADC主要包括采样保持电路、比较器、数模转换器(DAC)模块和控制逻辑等模块。相比较于其他结构的模数转换器(ADC)，SAR ADC具有结构简单、面积小、功耗低等优点，因而广泛应用在便携式、医疗等设备中。
在SAR ADC的电路中，由于传统电荷再分配SAR ADC的电容阵列电容值呈指数递增，DAC模块消耗的功耗在SAR ADC电路整体功耗占有相当大的比重。近年来，对DAC电容阵列功耗优化做了很多研究，主要分为共模电压下降和共模电压升高的两种开关策略。共模电压下降的开关策略是单调开关切换策略，可以在不引入额外的参考基准的情况下降低DAC电容阵列的功耗；但是其共模电压在转换过程中是单边切换，因此逐渐降低至0V，造成了后续的比较器需要在很低的共模电压下工作，增加了电路设计的难度。因此，共模电压下降的策略不利于降低DAC功耗和电路复杂度。共模电压升高的开关策略由于在前两次比较过程中都不存开关功耗，且它的DAC模块中电容阵列的能量利用率很高，非常适合低功耗电路的应用。但是，共模电压升高的开关策略在采样阶段最高位电容的下极板接地，第一次比较之后，最高位电容下极板连接的开关向高电平切换，导致前几次的比较过程中共模电压大于Vref/2，从而引起比较器输入端共模电压的失调。
因此在共模电压较正方面有很大的研究空间。本发明提出一种共模电平校正电路，可以校正逐次逼近型模数转换器中共模电压升高的开关策略的共模电压，减小由于共模电压失真引起的SAR ADC的线性失真。
发明内容
本发明的目的是：克服现有共模电压升高的开关策略中比较器输入端共模电压的失调问题，提出一种SAR ADC电容阵列的共模电压校正电路及其校正方法，使SAR ADC在比较过程中共模电压始终保持在Vref/2附近，从而解决由于共模电压漂移而引起的ADC线性度失真的问题。
为实现以上技术目的，本发明的技术方案是：一种SAR ADC电容阵列的共模电压校正电路，其特征在于：包括差分电容阵列、共模电压校正电路、比较器及SAR控制逻辑电路，所述差分电容阵列的上极板接比较器的输入端，所述SAR控制逻辑电路输出的控制信号接入差分电容阵列的下级板，同时接入共模电压校正电路的输入端，所述共模电压校正电路的输出端接比较器的输入端。
进一步地，所述差分电容阵列包括P端电容阵列和N端电容阵列。
进一步地，所述P端电容阵列包括相互并联的电容C1P、C2P、C3P……C(n-1)P，且电容C1P、C2P、C3P……C(n-1)P的上极板连接比较器的正输入端VP，所述比较器的正输入端VP通过开关KP接采样输入端VIP，电容C1P、C2P、C3P……C(n-1)P的下极板分别接SAR控制逻辑电路输出的控制信号KP1、KP2、KP3……KP(n-1)；所述N端电容阵列包括相互并联的电容C1N、C2N、C3N……C(n-1)N，且电容C1N、C2N、C3N……C(n-1)N的上极板连接比较器的负输入端VN，所述比较器的负输入端VN通过开关KN接采样输入端VIN，电容C1N、C2N、C3N……C(n-1)N的下极板分别接SAR控制逻辑电路输出的控制信号KN1、KN2、KN3……KN(n-1)。
进一步地，所述P端电容阵列和N端电容阵列由二进制电容阵列构成，所述电容CiP＝CiN＝2C(i+1)P＝2C(i+1)N，C(n-2)P＝C(n-2)N＝C(n-1)P＝C(n-1)N＝C，i＝1～n-2，n大于等于4；其中n为SAR ADC电容阵列的位数，C为电容的最小单位。
进一步地，所述共模电压校正电路包括相互并联的三组的共模修正电容，第一组共模修正电容包括串联的电容CP1、电容CN1及或非门，所述或非门的输入端接SAR控制逻辑电路输出的控制信号KP1、KN1端，所述或非门的输出端接电容CP1、电容CN1的下极板，所述电容CP1、电容CN1的上极板分别接比较器的正输入端VP、负输入端VN；第二组共模修正电容包括串联的电容CP2、电容CN2及异或门，所述异或门的输入端接SAR控制逻辑电路输出的控制信号KP2、KN2端，所述异或门的输出端接电容CP2、电容CN2的下极板，所述电容CP2、电容CN2的上极板分别接比较器的正输入端VP、负输入端VN；第三组共模修正电容包括串联的电容CP3、电容CN3及异或门，所述异或门的输入端接SAR控制逻辑电路输出的控制信号KP3、KN3端，所述异或门的输出端接电容CP3、电容CN3的下极板，所述电容CP3、电容CN3的上极板分别接比较器的正输入端VP、负输入端VN。
进一步地，所述电容CP1＝C2P＝2CP2＝4CP3，电容CN1＝C2N＝2CN2＝4CN3。
为了进一步实现以上技术目的，本发明还提出一种SAR ADC电容阵列的共模电压校正电路的校正方法，其特征在于，包括如下步骤：
步骤一.采样阶段：开关KP、KN闭合，所述SAR控制逻辑电路输出的控制信号KP1和KN1为低电平，控制信号KP2、KP3……KP(n-1)及KN2、KN3……KN(n-1)为高电平；SAR控制逻辑电路输出的低电平控制信号KP1和KN1经过第一组共模修正电容的或非门运算输出高电平，共模修正电容CP1和电容CN1充电，比较器输入端的电压发生变化；P端电容阵列的上极板连接采样输入端VIP进行采样，所述N端电容阵列的上极板连接采样输入端VIN进行采样；
步骤二.第一次比较阶段：采样结束后，所述开关KP、KN断开；若VP端电压大于VN端电压，则最高位MSB位置1，SAR控制逻辑电路输出控制信号KP1端为低电平，KN1端为高电平；若VN端电压大于VP端电压，则最高位MSB位置0，SAR控制逻辑电路输出控制信号KP1端为高电平，KN1端为低电平；此时，SAR控制逻辑电路输出的控制信号KP1和KN1经过第一组共模修正电容的或非门运算输出低电平，比较器输入端的电压发生变化，ΔVP1表示VP端在第一次比较后最终变化的电压值，如公式(1)：
ΔVN1表示VN端在第一次比较后变化的电压值，如公式(2)：
比较器输入端共模电压的变化为ΔVP1+ΔVN1，如公式(3)：
ΔVP1+ΔVN1＝0 (3)
其中Vref代表参考电压，数值与电源电压相同，B1代表MSB逻辑值。
步骤三.第二次比较阶段：若VP端电压大于VN端电压，则MSB-1位置1，SAR控制逻辑电路输出控制信号KP2端为低电平，KN2端为高电平；若VN端电压大于VP端电压，则MSB-1位置0，SAR控制逻辑电路输出控制信号KP2端为高电平，KN2端为低电平；此时，SAR控制逻辑电路输出的控制信号KP2和KN2经过第二组共模修正电容的异或门运算输出高电平，共模修正电容CP2和CN2开始充电，比较器输入端的电压发生变化，ΔVP2表示VP端在第二次比较后变化的电压值，如公式(4)：
ΔVN2表示VN端在第一次比较后变化的电压值，如公式(5)：
比较器输入端共模电压的变化为ΔVP2+ΔVN2，如公式(6)：
ΔVP2+ΔVN2＝0 (6)
其中Vref代表参考电压，数值与电源电压相同，B2代表MSB-1的逻辑值。
步骤四.第三次比较阶段：若VP端电压大于VN端电压，则MSB-2位置1，SAR控制逻辑电路输出控制信号KP3端为低电平，KN3端为高电平；若VN端电压大于VP端电压，则MSB-2位置0，SAR控制逻辑电路输出控制信号KP3端为高电平，KP3端为低电平；此时，SAR控制逻辑电路输出的控制信号KP3和KN3经过第三组共模修正电容的异或门运算输出高电平，共模修正电容CP3和CN3开始充电，比较器输入端的电压发生变化，ΔVP3表示VP端在第三次比较后变化的电压值，如公式(7)：
ΔVN3表示VN端在第一次比较后变化的电压值，如公式(8)：
比较器正负输入端共模电压的变化为ΔVP3+ΔVN3，如公式(9)；
ΔVP3+ΔVN3＝0 (9)
其中Vref代表参考电压，数值与电源电压相同，B3代表MSB-2的逻辑值。
进一步地，通过共模电压校正电路的修正，所述比较器正负输入端共模电压的变化电压值ΔVP+ΔVN始终为0V，共模电压(VP+VN)/2的值始终保持不变。
与现有技术相比，本发明具有以下优点：
本发明通过引入共模校正电路，对高三位采样电容引入共模修正电容，使SAR控制逻辑电路输出的控制信号通过逻辑运算连接在共模修正电容的下极板，这样可抬升或拉低比较器输入端的共模电压，使SAR ADC电容阵列在比较过程中共模电压始终保持在Vref/2附近，从而改善现有的低功耗共模电压升高的开关策略在比较过程中共模电压过大的情况，进而解决了由于共模电压漂移而引起的ADC线性度失真的问题。
附图说明
图1为本发明电路原理示意图。
图2为本发明实施例1的5-bit SAR ADC转换过程共模电压修正示意图。
图3为图2的共模电路修正过程的A分支部分示意图。
图4为图2的共模电路修正过程的B分支部分示意图。
图5为现有的无共模电压修正电路的共模电压变化示意图。
图6为本发明提出的共模修正电路的共模电压变化示意图。
附图标记说明：1—P端电容阵列；2—N端电容阵列；3—共模电压校正电路；4—比较器；5—SAR控制逻辑电路。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明，以下实施例用于说明本发明，但不用来限制本发明的范围。
如图1所示，为n位SAR ADC电容阵列的共模电压校正电路，包括差分电容阵列、共模电压校正电路3、比较器4及SAR控制逻辑电路5，所述差分电容阵列的上极板接比较器4的输入端，所述SAR控制逻辑电路5输出的控制信号接入差分电容阵列的下级板，同时接入共模电压校正电路3的输入端，所述共模电压校正电路3的输出端接比较器4的输入端；所述差分电容阵列包括P端电容阵列1和N端电容阵列2。
所述P端电容阵列1包括相互并联的电容C1P、C2P、C3P……C(n-1)P，且电容C1P、C2P、C3P……C(n-1)P的上极板连接比较器4的正输入端VP，所述比较器4的正输入端VP通过开关KP接采样输入端VIP，电容C1P、C2P、C3P……C(n-1)P的下极板分别接SAR控制逻辑电路5输出的控制信号KP1、KP2、KP3……KP(n-1)；
所述N端电容阵列2包括相互并联的电容C1N、C2N、C3N……C(n-1)N，且电容C1N、C2N、C3N……C(n-1)N的上极板连接比较器4的负输入端VN，所述比较器4的负输入端VN通过开关KN接采样输入端VIN，电容C1N、C2N、C3N……C(n-1)N的下极板分别接SAR控制逻辑电路5输出的控制信号KN1、KN2、KN3……KN(n-1)。所述P端电容阵列1和N端电容阵列2均由二进制电容阵列构成，所述电容CiP＝CiN＝2C(i+1)P＝2C(i+1)N，C(n-2)P＝C(n-2)N＝C(n-1)P＝C(n-1)N＝C，i＝1～n-2，n大于等于4；其中n为SAR ADC电容阵列的位数，C为电容的最小单位。
所述共模电压校正电路3包括相互并联的三组的共模修正电容，第一组共模修正电容包括串联的电容CP1、电容CN1及或非门，所述或非门的输入端接SAR控制逻辑电路5输出的控制信号KP1、KN1端，所述或非门的输出端接电容CP1、电容CN1的下极板，所述电容CP1、电容CN1的上极板分别接比较器4的正输入端VP、负输入端VN；第二组共模修正电容包括串联的电容CP2、电容CN2及异或门，所述异或门的输入端接SAR控制逻辑电路5输出的控制信号KP2、KN2端，所述异或门的输出端接电容CP2、电容CN2的下极板，所述电容CP2、电容CN2的上极板分别接比较器4的正输入端VP、负输入端VN；第三组共模修正电容包括串联的电容CP3、电容CN3及异或门，所述异或门的输入端接SAR控制逻辑电路5输出的控制信号KP3、KN3端，所述异或门的输出端接电容CP3、电容CN3的下极板，所述电容CP3、电容CN3的上极板分别接比较器4的正输入端VP、负输入端VN；所述电容CP1＝C2P＝2CP2＝4CP3，电容CN1＝C2N＝2CN2＝4CN3。
如图2所示，实施例1以5位共模电压升高的开关策略的SAR ADC的共模电压修正为例进行说明，由于5位SAR ADC的最高位电容为4C，最小单位电容为C，因此仅需要对前两次比较的共模电压进行修正；
本实施例中P端电容阵列1包括相互并联的电容C1P、C2P、C3P和C4P，电容C1P、C2P、C3P和C4P的上极板均与比较器4的正输入端VP连接，下级板分别与SAR控制逻辑电路5输出的控制信号KP1、KP2、KP3和KP4，电容4C＝C1P＝2C2P＝4C3P＝4C4P；
N端电容阵列2包括相互并联的电容C1N、C2N、C3N和C4N，电容C1N、C2N、C3N和C4N的上极板均与比较器4的负输入端VN连接，下级板分别与SAR控制逻辑电路5输出的控制信号KN1、KN2、KN3和KN4，电容4C＝C1N＝2C2N＝4C3N＝4C4N；
共模电压校正电路3包括相互并联的两组的共模修正电容，第一组共模修正电容包括串联的电容CP1、电容CN1及或非门，所述或非门的输入端接SAR控制逻辑电路5输出的控制信号KP1、KN1端，所述或非门的输出端接电容CP1、电容CN1的下极板，所述电容CP1、电容CN1的上极板分别接比较器4的正输入端VP、负输入端VN；第二组共模修正电容包括串联的电容CP2、电容CN2及异或门，所述异或门的输入端接SAR控制逻辑电路5输出的控制信号KP2、KN2端，所述异或门的输出端接电容CP2、电容CN2的下极板，所述电容CP2、电容CN2的上极板分别接比较器4的正输入端VP、负输入端VN，所述电容2C＝CP1＝2CP2，电容2C＝CN1＝2CN2。
一种5位SAR ADC电容阵列的共模电压校正电路的校正方法，包括如下步骤：
如图2所示，在采样阶段：所述开关KP、KN闭合，SAR控制逻辑电路5输出KP1为低电平，KP2、KP3、KP4为高电平，KN1为低电平，KN2、KN3、KN4为高电平，且KP1、KP2、KP3、KP4分别接入P端电容阵列1的C1P、C2P、C3P、C4P的下级板，KN1、KN2、KN3和KN4分别接入N端电容阵列2的下级板；此时，SAR控制逻辑电路5输出的低电平控制信号KP1和KN1经过共模校正电路3中第一组共模修正电容的或非门运算输出高电平，共模修正电容CP1和电容CN1充电，比较器4输入端的电压发生变化；这时，所述P端电容阵列1的上极板通过开关KP连接采样输入端VIP(即比较器4输入端VP)进行采样，所述N端电容阵列2的上极板通过开关KN连接采样输入VIN(即比较器4输入端VN)进行采样；
第一次比较阶段：采样结束后，所述开关KP、KN断开；采样得到的信号VP 1、VN 1直接进行第一次比较，得到最高位MSB。
如图3的A分支所示，若VP 1端电压大于VN 1端电压，则MSB位置1，SAR控制逻辑电路5输出控制信号KP1端为低电平，KN1端为高电平，在此过程中VN 1端的电压升高1/3Vref，此时KP1、KN1经过或非门输出低电平，比较器4输入端的电压VP 1、VN 1又会同时降低1/6Vref的电压值；ΔVP1表示VP端在第一次比较后最终变化的电压值，如公式(1)：
ΔVN1表示VN端在第一次比较后变化的电压值，如公式(2)：
比较器4输入端共模电压的变化为ΔVP1+ΔVN1，如公式(3)：
ΔVP1+ΔVN1＝0 (3)
其中Vref代表参考电压，数值与电源电压相同，B1代表MSB逻辑值为1。
根据公式(1)，(2)最终得到，比较器4正输入端VP 1的电压值降低1/6Vref，比较器负输入端VN 1的电压值升高1/6Vref。因此，在第一次比较过程中比较器4正负输入端共模电压的变化为0，共模电压(VP 1+VN 1)/2保持在Vref/2附近。
如图4中B分支所示，若VN 1端电压大于VP 1端电压，则MSB位置0，SAR控制逻辑电路5输出KP1端为高电平，KN1端为低，在此过程中VP 1端的电压升高1/3Vref，此时KP1、KN1经过或非门输出低电平，比较器4输入端的电压VP 1、VN 1又会同时降低1/6Vref电压值；ΔVP1表示VP端在第一次比较后最终变化的电压值，如公式(1)：
ΔVN1表示VN端在第一次比较后变化的电压值，如公式(2)：
比较器4输入端共模电压的变化为ΔVP1+ΔVN1，如公式(3)：
ΔVP1+ΔVN1＝0 (3)
其中Vref代表参考电压，数值与电源电压相同，B1代表MSB逻辑值为0。
根据公式(1)，(2)最终得到，比较器4正输入端VP 1的电压值升高1/6Vref，比较器4负输入端VN 1的电压值降低1/6Vref；因此，在第一次比较过程中比较器4正负输入端共模电压的变化为0V，共模电压(VP 1+VN 1)/2保持在Vref/2附近。
第二次比较阶段，比较VP 2与VN 2两端电压得到次高位MSB-1，根据第一次的比较结果分为两种情况：
若第一次比较结果为1(如图3中A分支所示)，此时分为两种情况：
①如图3中C分支所示，若VP 2端电压大于VN 2端电压，则MSB-1位置1；SAR控制逻辑电路5输出KP2为低电平，KN2为高电平，在此过程中VP 2端的电压降低1/6Vref；此时KP2、KN2经过异或门输出高电平，共模修正电容CP2、CN2进行充电，比较器4输入端的电压VP 2、VN2又会同时升高1/12Vref电压值
比较器4输入端的电压发生变化，ΔVP2表示VP端在第二次比较后变化的电压值，如公式(4)：
ΔVN2表示VN端在第一次比较后变化的电压值，如公式(5)：
比较器4输入端共模电压的变化为ΔVP2+ΔVN2，如公式(6)：
ΔVP2+ΔVN2＝0 (6)
其中Vref代表参考电压，数值与电源电压相同，B2代表MSB-1的逻辑值为1。
最终比较器4正输入端VP 2的电压值下降1/12Vref，比较器4负输入端VN2的电压值升高1/12Vref；因此，在此种情况下比较器4正负输入端共模电压的变化为0V，共模电压(VP2+VN 2)/2保持在Vref/2附近；
②如图3中D分支所示，若VN 2端电压大于VP 2端电压，则MSB-1位置0；SAR控制逻辑电路5输出KN2为低电平，KP2为高电平，在此过程中VN2端的电压降低1/6Vref；此时KP2、KN2经过异或门输出高电平，共模修正电容CP2、CN2进行充电，比较器4输入端的电压VP 2、VN 2又会同时升高1/12Vref电压值；
比较器4输入端的电压发生变化，ΔVP2表示VP端在第二次比较后变化的电压值，如公式(4)：
ΔVN2表示VN端在第一次比较后变化的电压值，如公式(5)：
比较器4输入端共模电压的变化为ΔVP2+ΔVN2，如公式(6)：
ΔVP2+ΔVN2＝0 (6)
其中Vref代表参考电压，数值与电源电压相同，B2代表MSB-1的逻辑值为0；
最终比较器4正输入端VP 2的电压值升高1/12Vref，比较器4负输入端VN2的电压值降低1/12Vref；因此，在此种情况下比较器4正负输入端共模电压的变化为0V，共模电压(VP2+VN 2)/2保持在Vref/2附近；
若第一次比较结果为0(如图4中B分支所示)，此时分为两种情况：
①如图4中E分支所示，若VP 2端电压大于VN 2端电压，则MSB-1位置1；SAR控制逻辑电路5输出KP2接低电平，KN2接高电平，如图4中E分支所示，在此过程中VP 2端的电压降低1/6Vref；此时KP2、KN2经过异或门输出高电平，共模修正电容CP2、CN2进行充电，比较器4输入端的电压VP 2、VN 2又会同时升高1/12Vref电压值；
比较器4输入端的电压发生变化，ΔVP2表示VP端在第二次比较后变化的电压值，如公式(4)：
ΔVN2表示VN端在第一次比较后变化的电压值，如公式(5)：
比较器4输入端共模电压的变化为ΔVP2+ΔVN2，如公式(6)：
ΔVP2+ΔVN2＝0 (6)
其中Vref代表参考电压，数值与电源电压相同，B2代表MSB-1的逻辑值为1；
最终比较器4正输入端VP 2的电压值降低1/12Vref，比较器4负输入端VN2的电压值升高1/12Vref；因此，在此种情况下比较器4正负输入端共模电压的变化为0V，共模电压(VP2+VN 2)/2保持在Vref/2附近；
②如图4中F分支所示，若VN 2端电压大于VP 2端电压，则MSB-1位置0；SAR控制逻辑电路5输出KN2接低电平，KP2接高电平，在此过程中VN2端的电压降低1/6Vref；此时KP2、KN2经过异或门输出高电平，共模修正电容CP2、CN2进行充电，比较器4输入端的电压VP 2、VN 2会同时升高1/12Vref电压值；
比较器4输入端的电压发生变化，ΔVP2表示VP端在第二次比较后变化的电压值，如公式(4)：
ΔVN2表示VN端在第一次比较后变化的电压值，如公式(5)：
比较器4输入端共模电压的变化为ΔVP2+ΔVN2，如公式(6)：
ΔVP2+ΔVN2＝0 (6)
其中Vref代表参考电压，数值与电源电压相同，B2代表MSB-1的逻辑值为0。
最终比较器4正输入端VP 2的电压值升高1/12Vref，比较器4负输入端VN2的电压值降低1/12Vref；因此，在此种情况下比较器4正负输入端共模电压的变化为0V，共模电压(VP2+VN 2)/2保持在Vref/2附近。
图5为现有的共模电压升高的开关策略的共模电压变化示意图，从图中可以看到，第二、三、四次比较过程中共模电压(VP m+VN m)/2明显大于Vref/2，其中式中m表示比较的次数，且共模电压波动较大，共模电压容易漂移，进而引起的ADC线性度失真。
图6为本发明提出的共模修正电路的共模电压变化示意图，以第一次比较中最高位MSB位置1，第二次比较次高位MSB-1位置1，第三次比较MSB-2位置1，第四次比较MSB-3位置1，第五次比较MSB-4位置1为例，从图中可以看出，在共模校正电路3的修正作用下，共模电压(VP m+VN m)/2始终保持在Vref/2附近，其中式中m表示比较的次数。
以上对本发明及其实施方式进行了描述，该描述没有限制性，附图中所示的也只是本发明的实施方式之一，实际结构并不局限于此。总而言之如果本领域的普通技术人员受其启示，在不脱离本发明创造宗旨的情况下，不经创造性的设计出与该技术方案相似的结构方式及实施例，均应属于本发明的保护范围。

Claims (8)

1.一种SAR ADC电容阵列的共模电压校正电路，其特征在于：包括差分电容阵列、共模电压校正电路(3)、比较器(4)及SAR控制逻辑电路(5)，所述差分电容阵列的上极板接比较器(4)的输入端，所述SAR控制逻辑电路(5)输出的控制信号接入差分电容阵列的下级板，同时接入共模电压校正电路(3)的输入端，所述共模电压校正电路(3)的输出端接比较器(4)的输入端。
2.根据权利要求1所述的一种SAR ADC电容阵列的共模电压校正电路，其特征在于：所述差分电容阵列包括P端电容阵列(1)和N端电容阵列(2)。
3.根据权利要求2所述的一种SAR ADC电容阵列的共模电压校正电路，其特征在于：所述P端电容阵列(1)包括相互并联的电容C1P、C2P、C3P……C(n-1)P，且电容C1P、C2P、C3P……C(n-1)P的上极板连接比较器(4)的正输入端VP，所述比较器(4)的正输入端VP通过开关KP接采样输入端VIP，电容C1P、C2P、C3P……C(n-1)P的下极板分别接SAR控制逻辑电路(5)输出的控制信号KP1、KP2、KP3……KP(n-1)；所述N端电容阵列(2)包括相互并联的电容C1N、C2N、C3N……C(n-1)N，且电容C1N、C2N、C3N……C(n-1)N的上极板连接比较器(4)的负输入端VN，所述比较器(4)的负输入端VN通过开关KN接采样输入端VIN，电容C1N、C2N、C3N……C(n-1)N的下极板分别接SAR控制逻辑电路(5)输出的控制信号KN1、KN2、KN3……KN(n-1)。
4.根据权利要求3所述的一种SAR ADC电容阵列的共模电压校正电路，其特征在于：所述P端电容阵列(1)和N端电容阵列(2)由二进制电容阵列构成，所述电容CiP＝CiN＝2C(i+1)P＝2C(i+1)N，C(n-2)P＝C(n-2)N＝C(n-1)P＝C(n-1)N＝C，i＝1～n-2，n大于等于4；其中n为SAR ADC电容阵列的位数，C为电容的最小单位。
5.根据权利要求1所述的一种SAR ADC电容阵列的共模电压校正电路，其特征在于：所述共模电压校正电路(3)包括相互并联的三组的共模修正电容，第一组共模修正电容包括串联的电容CP1、电容CN1及或非门，所述或非门的输入端接SAR控制逻辑电路(5)输出的控制信号KP1、KN1端，所述或非门的输出端接电容CP1、电容CN1的下极板，所述电容CP1、电容CN1的上极板分别接比较器(4)的正输入端VP、负输入端VN；第二组共模修正电容包括串联的电容CP2、电容CN2及异或门，所述异或门的输入端接SAR控制逻辑电路(5)输出的控制信号KP2、KN2端，所述异或门的输出端接电容CP2、电容CN2的下极板，所述电容CP2、电容CN2的上极板分别接比较器(4)的正输入端VP、负输入端VN；第三组共模修正电容包括串联的电容CP3、电容CN3及异或门，所述异或门的输入端接SAR控制逻辑电路(5)输出的控制信号KP3、KN3端，所述异或门的输出端接电容CP3、电容CN3的下极板，所述电容CP3、电容CN3的上极板分别接比较器(4)的正输入端VP、负输入端VN。
6.根据权利要求5所述的一种SAR ADC电容阵列的共模电压校正电路，其特征在于：所述电容CP1＝C2P＝2CP2＝4CP3，电容CN1＝C2N＝2CN2＝4CN3。
7.一种SAR ADC电容阵列的共模电压校正电路的校正方法，其特征在于，包括如下步骤：
步骤一.采样阶段：开关KP、KN闭合，所述SAR控制逻辑电路(5)输出的控制信号KP1和KN1为低电平，控制信号KP2、KP3……KP(n-1)及KN2、KN3……KN(n-1)为高电平；SAR控制逻辑电路(5)输出的低电平控制信号KP1和KN1经过第一组共模修正电容的或非门运算输出高电平，共模修正电容CP1和电容CN1充电，比较器(4)输入端的电压发生变化；P端电容阵列(1)的上极板连接采样输入端VIP进行采样，所述N端电容阵列(2)的上极板连接采样输入端VIN进行采样；
步骤二.第一次比较阶段：采样结束后，所述开关KP、KN断开；若VP端电压大于VN端电压，则最高位MSB位置1，SAR控制逻辑电路(5)输出控制信号KP1端为低电平，KN1端为高电平；若VN端电压大于VP端电压，则最高位MSB位置0，SAR控制逻辑电路(5)输出控制信号KP1端为高电平，KN1端为低电平；此时，SAR控制逻辑电路(5)输出的控制信号KP1和KN1经过第一组共模修正电容的或非门运算输出低电平，比较器(4)输入端的电压发生变化，ΔVP1表示VP端在第一次比较后变化的电压值，如公式(1)：
ΔVN1表示VN端在第一次比较后变化的电压值，如公式(2)：
比较器(4)输入端共模电压的变化为ΔVP1+ΔVN1，如公式(3)：
ΔVP1+ΔVN1＝0 (3)
其中Vref代表参考电压，数值与电源电压相同，B1代表MSB逻辑值；
步骤三.第二次比较阶段：若VP端电压大于VN端电压，则MSB-1位置1，SAR控制逻辑电路(5)输出控制信号KP2端为低电平，KN2端为高电平；若VN端电压大于VP端电压，则MSB-1位置0，SAR控制逻辑电路(5)输出控制信号KP2端为高电平，KN2端为低电平；此时，SAR控制逻辑电路(5)输出的控制信号KP2和KN2经过第二组共模修正电容的异或门运算输出高电平，共模修正电容CP2和CN2开始充电，比较器(4)输入端的电压发生变化，ΔVP2表示VP端在第二次比较后变化的电压值，如公式(4)：
ΔVN2表示VN端在第一次比较后变化的电压值，如公式(5)：
比较器(4)输入端共模电压的变化为ΔVP2+ΔVN2，如公式(6)：
ΔVP2+ΔVN2＝0 (6)
其中Vref代表参考电压，数值与电源电压相同，B2代表MSB-1的逻辑值；
步骤四.第三次比较阶段：若VP端电压大于VN端电压，则MSB-2位置1，SAR控制逻辑电路(5)输出控制信号KP3端为低电平，KN3端为高电平；若VN端电压大于VP端电压，则MSB-2位置0，SAR控制逻辑电路(5)输出控制信号KP3端为高电平，KP3端为低电平；此时，SAR控制逻辑电路(5)输出的控制信号KP3和KN3经过第三组共模修正电容的异或门运算输出高电平，共模修正电容CP3和CN3开始充电，比较器(4)输入端的电压发生变化，ΔVP3表示VP端在第三次比较后变化的电压值，如公式(7)：
ΔVN3表示VN端在第一次比较后变化的电压值，如公式(8)：
比较器(4)正负输入端共模电压的变化为ΔVP3+ΔVN3，如公式(9)；
ΔVP3+ΔVN3＝0 (9)
其中Vref代表参考电压，数值与电源电压相同，B3代表MSB-2的逻辑值。
8.根据权利要求7所述一种SAR ADC电容阵列的共模电压校正电路的校正方法，其特征在于，通过共模电压校正电路(3)的修正，所述比较器(4)正负输入端共模电压的变化电压值ΔVP+ΔVN始终为0V，共模电压(VP+VN)/2的值始终保持不变。
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