CN111431529B - 具有电容失配校正功能的逐次逼近型模数转换器 - Google Patents

Abstract

本发明公开了具有电容失配校正功能的逐次逼近型模数转换器，设置有P端DAC（102）、N端DAC（104）、比较器（106）、SAR逻辑电路（108）、校正逻辑电路（110）及校正控制电路（112），所述P端DAC（102）的输出端和N端DAC（104）的输出端分别连接比较器（106）的两个输入端，比较器（106）的输出连接接SAR逻辑电路（108），SAR逻辑电路（108）控制连接P端DAC（102）、N端DAC（104）及校正逻辑电路（110），校正控制电路（112）控制连接SAR逻辑电路（108）和校正逻辑电路（110）。

Description

具有电容失配校正功能的逐次逼近型模数转换器

技术领域

本发明涉及模拟集成电路技术等领域，具体的说，是具有电容失配校正功能的逐次逼近型模数转换器。

背景技术

SAR_ADC(逐次逼近型模数转换器)是ADC(模数转换器)的一种常见架构。而采用电容阵列的电荷重分布型SAR_ADC由于良好的电容匹配和较低的静态功耗而成为目前SAR_ADC的主流结构。通常，N位SAR_ADC包含一个N位的二进制电容阵列，即1C、2C、4C、…、2N-1C，其中C为单位电容，2N-1C对应于MSB(最高位)，1C对应于LSB(最低位)。

对于高分辨率SAR_ADC，例如N＝14或16，二进制电容阵列将占用很大的芯片面积，且最大电容和最小电容相差很大，难以实现较好的匹配。在这种情况下，通常会采用分段电容阵列结构，即通过耦合电容将两段或多段电容阵列进行级联。耦合电容的取值使得低段电容阵列最高位的权重等于高段电容阵列最低位权重的一半，因此可以等效地实现二进制电容阵列。

对于高分辨率SAR_ADC，电容匹配精度通常无法满足系统要求。虽然增大电容值可以改善匹配，但过大的电容会增加芯片面积、功耗，降低速度。而且，对于分段电容阵列，耦合电容不是单位电容的整数倍，其误差相较于其他整数倍电容会更大，从而对电容匹配的要求更高。因此，对于高分辨率SAR_ADC，需要采用电容失配的校正技术来保证ADC的精度。

一般来讲，校正可以分为三种类型，即工厂校正、前台自校正以及后台自校正。对于工厂校正，在每颗芯片出厂前，需要对每颗芯片进行独立地测试，确定每个电容的失配量，然后通过熔丝修调或者各类非挥发性存储器将校正数据写进芯片内部。

对于前台自校正，在芯片上电或者复位后，将待校正电容与其所有低位电容之和进行比较。理想情况下，对于二进制电容阵列，每个电容都等于其所有低位电容之和，而存在失配时，二者则会出现偏差。电路通过一个辅助DAC(数模转换器)，借助已有的SAR_ADC环路，将二者之差进行量化，其结果作为待校正电容的误差系数。在正常工作时，电容的误差系数通过辅助DAC再加回到主DAC中，从而消除电容的失配。

随着集成电路的工艺尺寸进入纳米量级，数字电路的功耗和面积得以极大优化，出现了基于数字校正算法的后台自校正。后台自校正通常涉及到LMS(最小均方)算法或者PN(伪随机)信号相关性算法。LMS算法一般需要对同一个信号量化两次，或者用两个ADC对同一个信号进行量化，然后将两次量化结果之差，或者两个ADC量化结果之差作为误差信号，通过LMS算法不断迭代来计算各位电容的数字权重。PN信号相关性算法则需要在量化过程中向ADC注入一个随机量，然后将该随机量与ADC量化结果作相关性运算，通过不断迭代来计算各位电容的数字权重。

但现有技术(SAR_ADC)存在如下不足之处：

对于高分辨率SAR_ADC，采用分段电容阵列后，由于耦合电容的取值非单位电容的整数倍，其误差相对于其他整数倍电容更大，使得低段电容阵列与高段电容阵列之间存在较大的失配。

对于工厂校正，每颗芯片在出厂前都需要进行独立地测试、分析以及数据烧录，测试流程复杂，测试时间冗长，对自动化测试设备要求高。另外，芯片需要集成修调熔丝或者非挥发性存储器，从而增加了芯片成本。

对于前台自校正，则只适用于二进制电容阵列。对于非二进制电容阵列，每个电容的值不再是单位电容的2的整数次方倍，而是一个小于2的小数的整数次方倍，例如C、1.86C、1.862C、…、1.86N-1C。采用非二进制电容阵列可以消除量化过程中由于DAC建立不完全或者参考电压抖动造成的动态误差，但每个电容的值不再等于其所有低位电容之和，使得上述前台自校正不再适用。另外，采用辅助DAC增加了电路的面积和功耗。

对于后台自校正，则涉及到算法的收敛问题，一旦系统参数选择不当，可能导致算法不收敛。另外，对于深亚微米CMOS(互补金属氧化物半导体)工艺，例如0.35μm CMOS或者0.18μm CMOS工艺，数字电路的硬件开销相较于纳米级CMOS工艺仍然很大。而目前一些主流的高精度低速SAR_ADC，仍然在深亚微米工艺线上进行设计和制造，因此不适于采用后台自校正。

发明内容

本发明的目的在于提供具有电容失配校正功能的逐次逼近型模数转换器，能够避免校正电路中低段电容阵列与高段电容阵列之间存在较大失配的情况发生，从而提高模数转换器的线性度。

本发明通过下述技术方案实现：具有电容失配校正功能的逐次逼近型模数转换器，设置有P端DAC、N端DAC、比较器、SAR逻辑电路、校正逻辑电路及校正控制电路，所述P端DAC的输出端和N端DAC的输出端分别连接比较器的两个输入端，比较器的输出连接接SAR逻辑电路，SAR逻辑电路控制连接P端DAC、N端DAC及校正逻辑电路，校正控制电路控制连接SAR逻辑电路和校正逻辑电路。

进一步的为更好地实现本发明，特别采用下述设置方式：在所述P端DAC上进行模拟输入信号的输入，在N端DAC上连接信号地。

进一步的为更好地实现本发明，特别采用下述设置方式：所述P端DAC、N端DAC的采用相同的DAC电路结构，且所述DAC电路结构包括高段电容阵列、低段电容阵列、小数电容阵列以及C_C校正电容阵列，所述C_C校正电容阵列连接小数电容阵列，小数电容阵列连接低段电容阵列，所述高段电容阵列与低段电容阵列之间通过电容C_C进行耦合。

进一步的为更好地实现本发明，特别采用下述设置方式：在所述高段电容阵列和低段电容阵列内设置有至少一个二进制电容阵列。

进一步的为更好地实现本发明，特别采用下述设置方式：当所述高段电容阵列和低段电容阵列内设置有2个或以上二进制电容阵列时，每个二进制电容阵列最低位后面设置有一个冗余电容，且冗余电容与它前一个二进制电容阵列的最低位电容大小相同。

进一步的为更好地实现本发明，特别采用下述设置方式：所述小数电容阵列以及C_C校正电容阵列内部亦设置有至少一个二进制电容阵列。

进一步的为更好地实现本发明，特别采用下述设置方式：所述P端DAC用于对输入相互进行采样、保持和量化，在校正时，P端DAC的若干高位电容会由其自身的低位电容进行量化，用于确定高位电容的数字权重；

所述N端DAC，用于对输入信号地进行采样和量化，并提供量化过程中P端DAC的共模电压，且在每个电容进行校正之前，N端DAC会用于消除P端DAC与N端DAC之间的失调和比较器的失调；

所述比较器，用以对P端DAC和N端DAC之间的差分电压进行比较，并输出逻辑电平；

所述SAR逻辑电路，用于控制P端DAC和N端DAC电容开关的切换；

所述校正逻辑电路用于完成对P端DAC若干高位电容数字权重的计算以及正常工作时数字输出的计算；

所述校正控制电路，用于对SAR逻辑电路和校正逻辑电路的状态进行控制。

进一步的为更好地实现本发明，特别采用下述设置方式：所述校正逻辑电路用于输出校正电路的转换结果。

进一步的为更好地实现本发明，特别采用下述设置方式：所述SAR逻辑电路采用连接控制的方式控制连接P端DAC、N端DAC及校正逻辑电路。

进一步的为更好地实现本发明，特别采用下述设置方式：所述校正控制电路亦采用连接控制的方式控制连接SAR逻辑电路和校正逻辑电路。

本发明与现有技术相比，具有以下优点及有益效果：

(1)本发明通过用低位电容来对高位电容进行量化，得到高位各个电容的数字权重，实现了对电荷重分布型SAR ADC电容失配的数字自校正，适用于14位或更高精度的SARADC的设计。

(2)对于采用分段电容阵列的高精度SAR ADC，其耦合电容误差较大。本发明采用在低段电容阵列并联若干浮空或者接地的电容，来实现对耦合电容的校正。

(3)无需在芯片出厂前对每颗芯片单独进行测试，而是由芯片内部的逻辑在上电后自动完成校正，从而简化了测试流程，缩短了测试时间，同时，由于无需采用非挥发性存储器，也降低了芯片的成本。

(4)本发明通过低位电容对高位电容的权重进行量化，使之不但适用于传统的二进制电容阵列，也适用于带冗余的二进制电容阵列和非二进制电容阵列。另外，本发明通过差分DAC的其中一端来消除P-N端的失配和比较器的失调，使得比较器无需采用失调校正，减小了芯片的面积和复杂度。

(5)本发明只在上电过程中校正进行一次，不涉及算法的收敛问题，数字电路简单可靠，无需通过Verilog代码综合，简化了芯片的设计流程。

附图说明

图1为本发明的架构图。

图2为本发明所述P端或N端DAC结构图。

图3为本发明所述P端或N端DAC结构图(14位电容)。

图4为耦合电容矫正期间的电容切换示意图。

图5为耦合电容校正期间逐次逼近型模数转换器DAC上的差分电压波形示意图。

图6为耦合电容校正流程。

图7为C₁₁校正期间的电容切换示意图。

图8为C₆校正期间的电容切换示意图。

图9为C₄校正期间的电容切换示意图。

图10为P端或N端DAC电容校正流程。

其中，102-P端DAC、104-N端DAC、106-比较器、108-SAR逻辑电路、110-校正逻辑电路、112-校正控制电路、202-高段电容阵列、204-低段电容阵列、206-小数电容阵列、208-C_C校正电容阵列。

具体实施方式

下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。

为使本发明实施方式的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。因此，以下对在附图中提供的本发明的实施方式的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明中的实施方式，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

实施例1：

本发明设计出具有电容失配校正功能的逐次逼近型模数转换器，如图1～3所示，特别采用下述设置方式：设置有P端DAC102、N端DAC104、比较器106、SAR逻辑电路108、校正逻辑电路110及校正控制电路112，所述P端DAC102的输出端和N端DAC104的输出端分别连接比较器106的两个输入端，比较器106的输出连接接SAR逻辑电路108，SAR逻辑电路108控制连接P端DAC102、N端DAC104及校正逻辑电路110，校正控制电路112控制连接SAR逻辑电路108和校正逻辑电路110；在所述P端DAC102上进行模拟输入信号的输入，在N端DAC104上连接信号地。

作为优选的设置方案，如图1所示，所述校正电路包括P端DAC 102、N端DAC 104、比较器106、SAR逻辑电路108、校正逻辑电路110以及校正控制电路112。所述校正电路属于伪差分输入类型，模拟输入信号接P端DAC 102，而信号地接N端DAC 104。P端DAC102和N端DAC104的输出接到比较器106的两个输入端。比较器106的输出接SAR逻辑电路108。SAR逻辑电路108输出一组DAC电容的控制信号，同时也输出校正逻辑电路110的控制信号。校正控制电路112输出两组控制信号分别接SAR逻辑电路108和校正逻辑电路110。在正常工作时校正逻辑电路输出校正电路的转换结果。

实施例2：

本实施例是在上述实施例的基础上进一步优化，如图1～3所示，与前述技术方案相同部分在此将不再赘述，进一步的为更好地实现本发明，特别采用下述设置方式：所述P端DAC102、N端DAC104的采用相同的DAC电路结构，且所述DAC电路结构包括高段电容阵列202、低段电容阵列204、小数电容阵列206以及C_C校正电容阵列208，所述C_C校正电容阵列208连接小数电容阵列206，小数电容阵列206连接低段电容阵列204，所述高段电容阵列202与低段电容阵列204之间通过电容C_C进行耦合；在所述高段电容阵列202和低段电容阵列204内设置有至少一个二进制电容阵列；当所述高段电容阵列202和低段电容阵列204内设置有2个或以上二进制电容阵列时，每个二进制电容阵列最低位后面设置有一个冗余电容，且冗余电容与它前一个二进制电容阵列的最低位电容大小相同；所述小数电容阵列206以及C_C校正电容阵列208内部亦设置有至少一个二进制电容阵列。

作为优选的设置方案，P端DAC 102和N端DAC 104的结构相同，如图2所示。DAC(P端DAC 102或N端DAC 104)结构采用高段电容阵列202、低段电容阵列204、小数电容阵列206以及C_C校正电容阵列208四大部分组成，高段电容阵列202与低段电容阵列204之间通过电容C_C进行耦合，高段电容阵列202和低段电容阵列204内部又可划分为多个二进制电容阵列，每个二进制电容阵列最低位后面是一个冗余电容，该冗余电容与它前一个二进制电容阵列的最低位电容大小相同。小数电容阵列206和C_C校正电容阵列208也是由二进制电容阵列构成。

实施例3：

本实施例是在上述任一实施例的基础上进一步优化，如图3所示，与前述技术方案相同部分在此将不再赘述，在此实施例中以一个带冗余结构的二进制14位DAC(P端DAC 102或N端DAC 104)为例作为示范，DAC结构由高段电容阵列202、低段电容阵列204、小数电容阵列206以及C_C校正电容阵列208组成，高段电容阵列202与低段电容阵列204之间通过电容C_C进行耦合。高段电容阵列202由11个电容构成，分别是C₁～C₅、C_5R、C₆～C₉以及C_9R。其中C₁为高段电容阵列202的最高位电容，也是整个SAR_ADC的MSB电容，C₉为高段电容阵列202的最低位电容，C_5R和C_9R为冗余电容。C_i(i＝1,2,…,9)的值为2^9-iC，C_5R和C_9R的值与C₅和C₉的值相等，分别为16C和1C。

低段电容阵列204由6个电容构成，分别是C₁₀～C₁₁、C_11R以及C₁₂～C₁₄。其中C₁₀为低段电容阵列204的最高位电容，C₁₄为低段电容阵列204的最低位电容，也是整个SAR_ADC的LSB电容，C_11R为冗余电容。C_i(i＝10,11,…,14)的值为2^14-iC，C_11R值与C₁₁的值相等，为8C。小数电容阵列206由3个电容构成，为C_F1～C_F3，它们的值分别为C/2、C/4和C/8。C_C校正电容阵列208由3个电容构成，为C_{C_CAL1}～C_{C_CAL3}，它们的值分别为4C、2C和1C。

高段电容阵列202与低段电容阵列204之间通过电容C_C进行耦合。C_C的值取为1.32C，这使得在不考虑失配和寄生的情况下，高段电容阵列202的最低位电容C₉的权重等于低段电容阵列204最高位电容C₁₀的权重的两倍，从而使整个DAC(P端DAC 102或N端DAC104)等效为一个14位的二进制电容阵列。

高段电容阵列202所有电容的上极板接到一起，该节点也是DAC(P端DAC 102或N端DAC 104)的输出V_DACP，同时也接到C_C的右侧极板。V_DACP接开关S_G，可以使V_DACP接地或浮空。低段电容阵列204、小数电容阵列206以及C_C校正电容阵列208的所有电容的上极板接到一起，同时也接到C_C的左侧极板。除了C_C外，各个电容的下极板都接有开关，其中C₁～C₅以及C_5R下极板的开关，即S₁～S₅以及S_5R，为三路选择开关，可以使电容下极板接输入信号V_in，或者差分参考电压V_REFP或V_REFN。C_C校正电容阵列208下极板的开关，即S_CC1～S_CC3，可以使电容下极板接参考电压V_REFN或浮空。其余电容下极板的开关，即S₆～S₉、S_9R、S₁₀～S₁₁、S_11R、S₁₂～S₁₄以及S_F1～S_F3，均为两路选择开关，可以使电容下极板接差分参考电压V_REFP或V_REFN。

应当注意的是，DAC(P端DAC 102或N端DAC 104)的位数、高段电容阵列202与低段电容阵列204的分段位置、冗余电容的位置和个数、小数电容阵列206的个数以及C_C校正电容阵列208的个数均可以根据实际设计需要作出调整，但并不影响本发明的核心原理。

实施例4：

本实施例是在上述任一实施例的基础上进一步优化，如图1～3所示，与前述技术方案相同部分在此将不再赘述，进一步的为更好地实现本发明，特别采用下述设置方式：所述P端DAC102用于对输入相互进行采样、保持和量化，在校正时，P端DAC102的若干高位电容会由其自身的低位电容进行量化，用于确定高位电容的数字权重；

所述N端DAC104，用于对输入信号地进行采样和量化，并提供量化过程中P端DAC的共模电压，且在每个电容进行校正之前，N端DAC104会用于消除P端DAC102与N端DAC104之间的失调和比较器106的失调；

所述比较器106，用以对P端DAC102和N端DAC104之间的差分电压进行比较，并输出逻辑电平；

所述SAR逻辑电路108，用于控制P端DAC102和N端DAC104电容开关的切换；

所述校正逻辑电路110用于完成对P端DAC102若干高位电容数字权重的计算以及正常工作时数字输出的计算；

所述校正逻辑电路110亦用于输出校正电路的转换结果；

所述校正控制电路112，用于对SAR逻辑电路108和校正逻辑电路110的状态进行控制。

作为优选的设置方案，如图1所示，P端DAC 102对输入信号进行采样、保持和量化，N端DAC 104只对输入信号地进行采样和保持，以提供量化过程中P端DAC102的共模电压。在校正时，P端DAC102的若干高位电容会由其自身的低位电容进行量化，以确定这些高位电容的数字权重。在每个电容进行校正之前，N端DAC104会用以消除P-N端DAC(P端DAC102与N端DAC104)之间的失调和比较器106的失调。比较器106用以对逐次逼近型模数转换器DAC上的差分电压进行比较，并输出逻辑电平。SAR逻辑电路108控制DAC(P端DAC102或N端DAC104)电容开关的切换，校正逻辑电路110完成对P端DAC102若干高位电容数字权重的计算以及正常工作时数字输出的计算，校正控制电路112用以对SAR逻辑电路108和校正逻辑电路110的状态进行控制。

结合图3，正常工作时，高段电容阵列202和低段电容阵列204用于对输入信号进行量化，冗余电容C_5R、C_9R以及C_11R可以消除量化过程中由于DAC(P端DAC102或N端DAC104)不完全建立或者参考电压抖动造成的动态误差。校正时，低段电容阵列204的C_11R以及C₁₂～C₁₄是不需要进行校正的低位电容，它们的数字权重保持为默认值8、4、2、1，由这些电容依次对C₁₁、C₁₀、C_9R、C₉、C₈、C₇、C₆、C_5R、C₅、C₄、C₃、C₂以及C₁进行校正，已经校正过的电容也会参与更高位电容的校正过程。小数电容阵列206在校正过程中参与SAR量化，以提高校正精度。在电容权重校正前，C_C校正电容阵列208首先对耦合电容C_C进行校正，通过开关S_CC1～S_CC3的导通或者关断，使得C_9R的权重等于C₁₀、C₁₁以及C_11R的权重之和，从而使得C_9R的权重等于C₁₀的一倍。

实施例5：

本实施例是在上述任一实施例的基础上进一步优化，如图1～3所示，与前述技术方案相同部分在此将不再赘述，进一步的为更好地实现本发明，特别采用下述设置方式：所述SAR逻辑电路108采用连接控制的方式控制连接P端DAC102、N端DAC104及校正逻辑电路110；所述校正控制电路112亦采用连接控制的方式控制连接SAR逻辑电路108和校正逻辑电路110。

实施例6：

本实施例是在上述任一实施例的基础上进一步优化，结合图1～图10所示，具有电容失配校正功能的逐次逼近型模数转换器进行电容失配校正的方法如下：

系统(校正电路)上电后，首先进行耦合电容的校正，然后用低位电容对DAC(P端DAC102或N端DAC104)中若干个高位电容进行量化，得到它们的数字权重，最后根据所有电容数字权重之和与最大数字输出(即11…1)之比，确定数字权重的缩放系数，以消除系统增益误差。下面对各项操作的原理、步骤以及时序作详细说明。

1、如图2所示电路，将高段电容之和记为C_MSB，低段电容和小数电容之和记为C_LSB，下极板开关导通的C_C校正电容之和记为C_{C_CAL}(对于C_C校正电容，若其下极板开关断开，则电容处于浮空状态，等效于不接入电路中)，在耦合电容校正过程中，C_{C_CAL}是一个变化量。

根据图2，可以写出高段电容最低位C₉的权重为：

上式第二个等号表明，如果C_C偏小或偏大，那么w_C9则会变大或变小。上式第三个等号表明，如果C_{C_CAL}变小或变大，那么w_C9则会变大或变小。因此，如果C_C偏小，那么C_{C_CAL}应当增大；如果C_C偏大，那么C_{C_CAL}应当减小。C_{C_CAL}的值可以通过C_C校正电容阵列下极板开关(S_CC1～S_CC3)的导通或关断来进行调整，且调整的结果应当使得w_C9等于2w_C10，或者与w_C10+w_C11+w_C11R相等。

为了实现耦合电容的校正，在芯片上电后，首先将C_{C_CAL1}下极板接V_REFN，而C_{C_CAL2}和C_{C_CAL3}下极板浮空，此时C_{C_CAL}＝4C。之后电路复位，即开关S_G接地，C₉接V_REFP，C₁₀、C₁₁以及C_11R接V_REFN，其余所有电容接V_REFN，如图3所示(电容下极板接0表示接V_REFN，接1表示接V_REFP)。然后电路进入保持状态，C₉和C₁₀、C₁₁以及C_11R改变相对状态，即C₉接V_REFN，C₁₀、C₁₁以及C_11R接V_REFP，如图4所示。理想情况下，w_C9与w_C10+w_C11+w_C11R相等，那么在保持时，V_DACP依然为0V。一旦二者有差别，V_DACP将出现一个或正或负的误差电压V_e。此后，比较器106开始工作，判断V_e的极性。如果V_e>0，说明w_C10+w_C11+w_C11R>w_C9，w_C9应当增加。增加w_C9的方式是减小C_{C_CAL}，因此将C_{C_CAL1}下极板浮空，同时将C_{C_CAL2}下极板接V_REFN，此时C_{C_CAL}变为2C。反之，如果V_e<0，说明w_C10+w_C11+w_C11R<w_C9，w_C9应当减小。减小w_C9的方式是增大C_{C_CAL}，因此将C_{C_CAL1}下极板保持接V_REFN，同时将C_{C_CAL2}下极板也接V_REFN，此时C_{C_CAL}变为6C。在实际电路中，比较器106会受到噪声的影响，单次比较结果会存在较大的误差，因此可以进行M次比较(M通常为奇数)，只有过半的结果为逻辑1，方可说明V_e>0，否则认为V_e<0。

此后，电路再次复位，上述过程周期性重复进行，从高到低位依次决定各个C_C校正电容(C_{C_CAL1}、C_{C_CAL2}、C_{C_CAL3})的状态。耦合电容校正完成后，w_C9≈w_C10+w_C11+w_C11R。

2、在上述校正过程中，当开关S_G断开后，会引起沟道电荷注入和时钟馈通等效应，从而改变V_DACP的电压，而这一电压并非由电容误差引起。另外，比较器106的失调电压也会造成校正误差。因此在电容校正前，应当首先消除这两项误差的影响。这可以通过N端DAC104的量化来实现。复位时，P端DAC102和N端DAC104的开关S_G均导通，复位结束后，S_G同时断开。此时，由于P-N端的失配，V_DACP不等于V_DACN。然后，利用N端DAC104进行SAR量化，而P端DAC102保持静止，通过不断地调整V_DACN的电压，最终可以使得逐次逼近型模数转换器DAC上的差分电压V_DACP-V_DACN等于比较器的失调电压。一般来讲，P-N端失配和比较器106失调引起的电压通常在mV量级，因此不需要N端DAC104所有的电容都参与到上述量化中，只需要其中一部分低位电容即可，以减少校正所需的时间。在N端DAC104量化完成后，P端DAC102再进入上述步骤1的保持状态，而N端DAC104保持静止。

在耦合电容校正的一个周期内，逐次逼近型模数转换器DAC上的差分电压的波形示意图如图5所示。耦合电容校正的流程如图6所示。

3、耦合电容校正完成后，开始进行DAC(P端DAC102或N端DAC104)电容的数字权重校正，即通过低位电容(C_11R以及C₁₂～C₁₄)对高位电容进行量化，然后计算得到各个高位电容的数字权重。下面对操作步骤进行详细介绍。

如图2所示，待校正的电容被分为三组，分别是C组(C_9R、C₁₀～C₁₁)、B组(C_5R、C₆～C₉)以及A组(C₁～C₅)，校正从低位到高位依次进行(即从C₁₁开始，到C₁结束)，校正过的电容会参与到其更高位电容的校正中。

校正C₁₁时，电路首先进入复位状态，P端DAC102和N端DAC104的开关S_G均导通，C₁₁接1(接1表示接V_REFP)，其余电容接0(接0表示接V_REFN)。然后电路结束复位，P端DAC102和N端DAC104的开关S_G同时断开。之后，与前述步骤2类似，为了消除P-N端失配和比较器106失调的影响，N端DAC104进行SAR量化，不断变化V_DACN，最终使得逐次逼近型模数转换器DAC上的差分电压V_DACP-V_DACN等于比较器106的失调电压。然后，P端DAC102进入保持状态，C₁₁与C_11R改变相对状态，即C₁₁接0，C_11R接1。理想情况下，w_C11与w_C11R相等，那么在保持时，V_DACP依然为0V。一旦二者有差别，V_DACP将出现一个或正或负的误差电压V_e。此后，利用电容C_11R、C₁₂～C₁₄以及C_F1～C_F3进行SAR量化，将V_e量化成数字编码。校正C₁₁时，在复位、保持以及量化过程中，P端DAC102各电容的状态如图7所示。

C₁₁校正完成后，开始进行C₁₀的校正。过程与C₁₁的校正类似，区别在于：复位时，C₁₀接1，其余电容接0；保持时，C₁₀与C₁₁、C_11R改变相对状态，即C₁₀接0，C₁₁、C_11R接1。此后的SAR量化逻辑相同。

C₁₀校正完成后，开始进行C_9R的校正。过程与C₁₁的校正类似，区别在于：复位时，C_9R接1，其余电容接0；保持时，C_9R与C₁₀、C₁₁、C_11R改变相对状态，即C_9R接0，C₁₀、C₁₁、C_11R接1。此后的SAR量化逻辑相同。

C_9R校正完成后，开始进行B组电容的校正。过程与C₁₁的校正类似，区别在于：复位时，待校正电容接1，C₁₂接1(这是为了在随后的量化过程中利用C_11R的冗余消除动态误差)，其余电容接0；保持时，待校正电容与B组中它的所有低位电容以及C_9R改变相对状态，即待校正电容接0，B组中它的所有低位电容以及C_9R接1。此后，利用电容C_9R、C₁₀～C₁₁、C_11R、C₁₂～C₁₄以及C_F1～C_F3进行SAR量化，将V_e量化成数字编码。以校正C₆为例，在复位、保持以及量化过程中，P端DAC102各电容的状态如图8所示。

C_5R校正完成后，开始进行A组电容的校正。过程与C₁₁的校正类似，区别在于：复位时，待校正电容接1，C₁₀与C₁₂接1(这是为了在随后的量化过程中利用C_9R和C_11R的冗余消除动态误差)，其余电容接0；保持时，待校正电容与A组中它的所有低位电容以及C_5R改变相对状态，即待校正电容接0，A组中它的所有低位电容以及C_5R接1。此后，利用电容C_5R、C₆～C₉、C_9R、C₁₀～C₁₁、C_11R、C₁₂～C₁₄以及C_F1～C_F3进行SAR量化，将V_e量化成数字编码。以校正C₄为例，在复位、保持以及量化过程中，P端DAC102各电容的状态如图9所示。

量化完成后，被校正电容的权重由所有低位接1的电容权重之和再减去复位阶段就接1的电容权重之和来表达。以校正A组的C_i为例进行说明，并假设V_REFP＝V_REF，V_REFN＝0，低段电容、小数电容以及下极板开关导通的C_C校正电容(即有效接入电路中的C_C校正电容，由耦合电容校正这一步骤决定)之和记为C_LSB，高段电容之和记为C_MSB。

记高段电容阵列上极板电压为V_X，低段电容阵列上极板电压为V_Y。复位时，V_X＝0，V_Y＝V_Y,R；量化完成后，V_X＝0，V_Y＝V_Y,C。

复位时高段电容阵列上级板电荷为：

Q_X,R＝-V_REFC_i-V_Y,RC_C

复位时低段电容阵列上极板电荷为：

其中，C_j,REF,R,LSB为复位时低段电容阵列中接V_REF的电容，即C₁₀和C₁₂。

量化完成后，高段电容阵列上级板电荷为：

其中，C_j,REF,C,MSB为量化完成后高段电容阵列中接V_REF的电容。

量化完成后，低段电容阵列上极板电荷为：

其中，C_j,REF,C,LSB为量化完成后低段电容阵列中接V_REF的电容。

根据电荷守恒，Q_X,R＝Q_X,C，且Q_Y,R＝Q_Y,C，经过数学整理后，由此可以得到：

上式两边同除以

得到：

其中，w_Cj,REF,C,MSB为量化完成后高段电容阵列接V_REF的电容的权重；

w_Cj,REF,C,LSB为量化完成后低段电容阵列接V_REF的电容的权重；

w_Cj,REF,R,LSB为复位时低段电容阵列接V_REF的电容的权重。

上式说明，待校正电容的数字权重等于量化完成后接V_REF的电容权重之和减去复位时低段电容阵列接V_REF的电容权重之和。该结论对于A、B、C组的所有校正电容均成立。

受噪声影响，单次校正的结果可能存在较大的误差，因此每个电容的校正都需要重复K次，然后将K次校正得到数字权重进行平均，之后再进行高一位电容的校正。DAC(P端DAC102或N端DAC104)电容数字权重校正的流程如图10所示。

在正常工作时，SAR_ADC(逐次逼近型模数转换器)的数字输出为量化完成后所有接V_REF的电容权重之和。

4、由于电容失配，校正完成后各个电容的数字权重将不再是理想情况下的2的整数次方，由此可能造成所有电容的权重之和大于或者小于2^N(N是SAR_ADC的位数)，即11…1。这就会造成系统增益误差。为了消除系统增益误差，需要给各个电容的数字权重乘以一个系数，以使得所有电容的权重之和等于2^N。该系数就等于2^N与所有电容权重之和的比值，即：

实施例7：

本实施例是在上述任一实施例的基础上进一步优化，在一个具体的14位SAR_ADC的实施中，DAC(P端DAC102或N端DAC104)的结构如图3所示，其中参考电压V_REFP＝5V，V_REFN＝0V，输入信号V_in是一个0～5V的模拟信号，单位电容C可以取40fF，使总采样电容达到20pF，以充分减小采样的kT/C噪声。比较器106可以采用两级预放大器与动态锁存器的级联，以充分减小比较器的噪声。

C_C的值可以设计为在C_{C_CAL1}接入电路而C_{C_CAL2}和C_{C_CAL3}浮空时刚好使得w_C9＝w_C10+w_C11+w_C11R，这样无论实际电路中C_C偏大还是偏小，都可以通过调节C_{C_CAL}来对C_C进行校正。在进行耦合电容校正时，比较器106重复工作的次数M可以取为9次，以充分削弱电路噪声的影响。

在耦合电容校正和DAC(P端DAC102或N端DAC104)电容校正时，N端DAC104的量化可以从C₆开始，考虑到V_REFP＝5V，N端DAC104的SAR量化可以涵盖78mV的范围，只要P-N端的失配电压和比较器106的失调电压之和小于78mV即可。

各个DAC(P端DAC102或N端DAC104)电容校正的重复次数可以取为1024次，以充分削弱电路噪声的影响。校正完成后消除增益误差的电路可以用数字乘法器/除法器来实现。

以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (9)

1.具有电容失配校正功能的逐次逼近型模数转换器，其特征在于：设置有P端DAC（102）、N端DAC（104）、比较器（106）、SAR逻辑电路（108）、校正逻辑电路（110）及校正控制电路（112），所述P端DAC（102）的输出端和N端DAC（104）的输出端分别连接比较器（106）的两个输入端，比较器（106）的输出连接接SAR逻辑电路（108），SAR逻辑电路（108）控制连接P端DAC（102）、N端DAC（104）及校正逻辑电路（110），校正控制电路（112）控制连接SAR逻辑电路（108）和校正逻辑电路（110）；

所述P端DAC（102）用于对输入相互进行采样、保持和量化，在校正时，P端DAC（102）的若干高位电容会由其自身的低位电容进行量化，用于确定高位电容的数字权重；

所述N端DAC（104），用于对输入信号地进行采样和量化，并提供量化过程中P端DAC的共模电压，且在每个电容进行校正之前，N端DAC（104）会用于消除P端DAC（102）与N端DAC（104）之间的失调和比较器（106）的失调；

所述比较器（106），用以对P端DAC（102）和N端DAC（104）之间的差分电压进行比较，并输出逻辑电平；

所述SAR逻辑电路（108），用于控制P端DAC（102）和N端DAC（104）电容开关的切换；

所述校正逻辑电路（110）用于完成对P端DAC（102）若干高位电容数字权重的计算以及正常工作时数字输出的计算；

所述校正控制电路（112），用于对SAR逻辑电路（108）和校正逻辑电路（110）的状态进行控制。

2.根据权利要求1所述的具有电容失配校正功能的逐次逼近型模数转换器，其特征在于：在所述P端DAC（102）上进行模拟输入信号的输入，在N端DAC（104）上连接信号地。

3.根据权利要求1或2所述的具有电容失配校正功能的逐次逼近型模数转换器，其特征在于：所述P端DAC（102）、N端DAC（104）的采用相同的DAC电路结构，且所述DAC电路结构包括高段电容阵列（202）、低段电容阵列（204）、小数电容阵列（206）以及C_C校正电容阵列（208），所述C_C校正电容阵列（208）连接小数电容阵列（206），小数电容阵列（206）连接低段电容阵列（204），所述高段电容阵列（202）与低段电容阵列（204）之间通过电容C_C进行耦合。

4.根据权利要求3所述的具有电容失配校正功能的逐次逼近型模数转换器，其特征在于：在所述高段电容阵列（202）和低段电容阵列（204）内设置有至少一个二进制电容阵列。

5.根据权利要求4所述的具有电容失配校正功能的逐次逼近型模数转换器，其特征在于：当所述高段电容阵列（202）和低段电容阵列（204）内设置有2个或以上二进制电容阵列时，每个二进制电容阵列最低位后面设置有一个冗余电容，且冗余电容与它前一个二进制电容阵列的最低位电容大小相同。

6.根据权利要求3所述的具有电容失配校正功能的逐次逼近型模数转换器，其特征在于：所述小数电容阵列（206）以及C_C校正电容阵列（208）内部亦设置有至少一个二进制电容阵列。

7.根据权利要求1或2或4或5或6所述的具有电容失配校正功能的逐次逼近型模数转换器，其特征在于：所述校正逻辑电路（110）用于输出校正电路的转换结果。

8.根据权利要求1或2或4或5或6所述的具有电容失配校正功能的逐次逼近型模数转换器，其特征在于：所述SAR逻辑电路（108）采用连接控制的方式控制连接P端DAC（102）、N端DAC（104）及校正逻辑电路（110）。

9.根据权利要求1或2或4或5或6所述的具有电容失配校正功能的逐次逼近型模数转换器，其特征在于：所述校正控制电路（112）亦采用连接控制的方式控制连接SAR逻辑电路（108）和校正逻辑电路（110）。

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