KR101750240B1 - 메모리 커패시터를 사용하지 않는 이미지 센서용 2 단 싱글 슬로프 아날로그-디지털 컨버터 - Google Patents

메모리 커패시터를 사용하지 않는 이미지 센서용 2 단 싱글 슬로프 아날로그-디지털 컨버터 Download PDF

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이준안
김기운
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서강대학교산학협력단
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Abstract

본 발명은 2 단계 싱글 슬로프 아날로그 디지털 컨버터에 관한 것으로서, 초기값 또는 신호가 인가되는 신호 입력부, 상기 인가된 신호에 대해 비정밀 변환(coarse conversion)을 수행하는데 이용되는 비정밀 램프를 생성하는 비정밀 램프 생성부, 비정밀 변환을 수행한 결과에 대해 정밀 정밀 변환(fine conversion)을 수행하는데 이용되는 정밀 램프를 생성하는 정밀 램프 생성부, 상기 비정밀 램프 및 정밀 램프를 이용하여 변환을 수행하는 상관된 이중 샘플링부(Correlated Double Sampling)부, 상기 상관된 이중 샘플링부의 비정밀 변환 결과를 카운팅하고 저장하는 비정밀 로컬 카운터, 및 상기 상관된 이중 샘플링부의 정밀 변환 결과를 카운팅하는 정밀 로컬 카운터를 포함하고, 상기 비정밀 램프 생성부는, 최대 비정밀 램프 전압과, 일련의 저항, 및 스위치로부터 비정밀 램프를 생성하는 것을 특징으로 함으로써, 메모리 커패시터를 사용하지 않으므로, 샘플링률을 향상시킬 수 있으며 기존보다 면적소모가 작고, 메모리 커패시터의 충전이 완전하도록 충분한 시간을 기다리지 않아도 되어 속도가 빠르고, 기생 커패시터에 의한 오프셋 등의 에러를 크게 향상시킬 수 있다.

Description

메모리 커패시터를 사용하지 않는 이미지 센서용 2 단 싱글 슬로프 아날로그-디지털 컨버터 {High Frame-Rate VGA CMOS Image Sensor using Non-Memory Capacitor Two-Step Single-Slope ADCs}
본 발명은 싱글 슬로프 아날로그 디지털 컨버터에 관한 것으로서, 더욱 상세하게는 메모리 커패시터를 사용하지 않는 이미지 센서용 2 단 싱글 슬로프 아날로그-디지털 컨버터에 관한 것이다.
최근 DSLR 카메라, 캠코더, 모바일 디바이스에 장착된 카메라와 같은 많은 디지털 영상장치들이 개발되어 왔다. 하지만, 디지털 이미징 기술의 발전과 함께 높은 픽셀 해상도 사진과 빠른 프레임 속도의 영상에 대한 욕구가 커지고 있다. 영상에 대한 샘플링 속도를 높이기 위하여, 다양한 연구들이 있어왔고 싱글 슬로프 아날로그 디지털 컨버터를 이용하는 것도 그 중 하나이다.
싱글 슬로프 아날로그 디지털 컨버터(single slope analog to digital converter; 싱글 슬로프 ADC)는 일정한 전압 레벨을 갖는 입력신호와 램프 신호(ramp signal)를 수신하여 비교하고, 입력신호의 전압 레벨과 램프신호의 전압 레벨이 같아지는 시간 또는 시점(timepoint)을 디지털 신호(또는 디지털 코드)로 변환하는 ADC이다. 하지만, 기존 아날로그 디지털 컨버터는 변환속도가 느린 단점이 있다. 특히, 높은 해상도를 대한 느린 변환속도가 문제가 되고 있다.
한국공개특허공보 제10-2008-0071035호 "히스테리시스 특성을 이용한 싱글 슬로프 ADC와 그 변환 방법, 및 상기 싱글 슬로프 ADC를 구비하는 CMOS 이미지 센서"
본 발명이 해결하고자 하는 첫 번째 과제는 메모리 커패시터를 사용하지 않는 이미지 센서용 2 단 싱글 슬로프 아날로그 디지털 컨버터를 제공하는 것이다.
본 발명이 해결하고자 하는 두 번째 과제는 2 단계 싱글 슬로프를 이용하여 아날로그 신호를 디지털 데이터로 변환하는 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 과제를 달성하기 위하여, 2 단계 싱글 슬로프 아날로그 디지털 컨버터에 있어서, 초기값 또는 신호가 인가되는 신호 입력부; 상기 인가된 신호에 대해 비정밀 변환(coarse conversion)을 수행하는데 이용되는 비정밀 램프를 생성하는 비정밀 램프 생성부; 비정밀 변환을 수행한 결과에 대해 정밀 정밀 변환(fine conversion)을 수행하는데 이용되는 정밀 램프를 생성하는 정밀 램프 생성부; 상기 비정밀 램프 및 정밀 램프를 이용하여 변환을 수행하는 상관된 이중 샘플링부(Correlated Double Sampling)부; 상기 상관된 이중 샘플링부의 비정밀 변환 결과를 카운팅하고 저장하는 비정밀 로컬 카운터; 및 상기 상관된 이중 샘플링부의 정밀 변환 결과를 카운팅하는 정밀 로컬 카운터를 포함하고, 상기 비정밀 램프 생성부는, 최대 비정밀 램프 전압과, 일련의 저항, 및 스위치로부터 비정밀 램프를 생성하는 것을 특징으로 하는 아날로그 디지털 컨버터를 제공한다.
본 발명의 실시예에 의하면, 상기 비정밀 로컬 카운터는, 상기 상관된 이중 샘플링부의 출력 신호에 따라 비정밀 램프의 디지털 코드를 카운팅하고, 상기 비정밀 변환이 종료되는 시점의 비정밀 램프의 디지털 코드를 저장하며, 상기 상관된 이중 샘플링부는, 상기 저장된 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 출력되는 비정밀 램프 값과 상기 정밀 램프를 이용하여 상기 정밀 변환을 수행하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 저장된 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 비정밀 램프 생성부에서 출력되는 비정밀 램프 값은 소정의 시간 이후 소정의 값으로 수렴하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 비정밀 램프 생성부는, 상기 최대 비정밀 램프 전압으로부터 시간에 따라 소정의 간격으로 줄어드는 램프를 생성하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 정밀 램프 생성부는, 시간에 따라 소정의 간격으로 증가하는 램프를 생성하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 아날로그 디지털 컨버터는 복수의 컬럼 아날로그 디지털 컨버터로 구성되고, 상기 비정밀 램프 생성부 및 상기 정밀 램프 생성부를 모든 칼럼 아날로그 디지털 컨버터가 공유하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 상관된 이중 샘플링부는, 상기 비정밀 변환시, 상기 인가된 신호를 샘플링한 값과 비정밀 램프를 비교하고, 상기 정밀 변환시, 상기 비정밀 변환 결과에 따라 출력되는 비정밀 램프 값과 정밀 램프를 비교하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 상관된 이중 샘플링부는 비교기를 포함하고, 상기 비교기의 결과가 음수에서 양수 또는 양수에서 음수로 변할 때 비정밀 변환 및 정밀 변환을 종료하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 비교기의 양 입력단자에 연결되어 신호를 샘플링하는 두 개의 샘플링부를 더 포함하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 비정밀 변환의 결과에 따른 비정밀 로컬 카운터의 디지털 코드 및 정밀 변환의 결과에 따른 정밀 로컬 카운터의 디지털 코드를 이용하여 생성되는 디지털 데이터를 출력하는 데이터 출력부를 더 포함하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 비정밀 변환의 결과 및 정밀 변환의 결과의 에러를 제거하는 에러 보정부를 더 포함하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명의 실시예에 의하면, 상기 상관된 이중 샘플링부는 비교기를 포함하고, 비교기 초기화시, 비교기 양 출력단자를 비교기 양 입력단자에 연결하여 상기 비교기 입력의 양 단자에 공통모드 전압을 인가한 후, 비교기의 마이너스 입력 단자에 초기값을 인가하여 상기 비교기의 마이너스 입력 단자에 연결된 커패시터에 초기값과 공통모드 전압의 차이가 샘플링되고, 신호 샘플링시, 상기 비교기의 플러스 입력 단자에 신호를 인가하여 상기 플러스 입력 단자에 연결된 커패시터에 신호와 공통모드 전압의 차이가 샘플링되고, 비정밀 변환을 수행시, 상기 마이너스 입력 단자에 연결된 커패시터에 최대 비정밀 램프 전압을 인가하고 상기 플러스 입력 단자에 비정밀 램프를 인가하여, 두 입력 단자의 값이 비교되며, 정밀 변환을 수행시, 상기 플러스 입력 단자에 연결된 커패시터에 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 비정밀 램프 생성부에서 출력되는 비정밀 램프 값을 인가하고 상기 마이너스 입력 단자에 연결된 커패시터에 정밀 램프를 인가하여, 두 입력 단자의 값이 비교되도록 상기 비교기의 양 입력단자에 연결된 커패시터들과 연결된 스위치들을 제어함으로써 비교기의 오프셋을 제거하는 것을 특징으로 하는 아날로그 디지털 컨버터일 수 있다.
본 발명은 상기 두 번째 과제를 달성하기 위하여, 2 단계 싱글 슬로프를 이용하여 아날로그 신호를 디지털 데이터로 변환하는 방법에 있어서, 초기값을 인가한 후 신호를 샘플링하는 단계; 상기 샘플링된 신호와 비정밀 램프의 비교를 통해 비정밀 변환(coarse conversion)을 수행하는 단계; 및 상기 비정밀 변환을 수행한 결과와 정밀 램프의 비교를 통해 정밀 변환(fine conversion)을 수행하는 단계를 포함하고, 상기 비정밀 램프는, 최대 비정밀 램프 전압과, 일련의 저항, 및 스위치로부터 생성되는 것을 특징으로 하는 방법을 제공한다.
본 발명에 따르면, 메모리 커패시터를 사용하지 않으므로, 기존 single slope ADC에 비해 최소 2배 이상 sampling rate를 향상시킬 수 있으며 기존의 커패시터가 사용된 2-step single slope에 비해 (1) 면적소모가 작고, (2) memory capacitor의 충전이 완전하도록 충분한 시간을 기다리지 않아도 되어 속도가 빠르고, (3) parasitic capacitor에 의한 offset 등의 에러를 크게 향상시킬 수 있다. 또한, Redundancy Calibration 기법을 적용하여 스텝간의 offset 등에 의한 error를 보정할 수 있으므로, 스텝간의 부정합(mismatch)은 큰 문제가 되지 않는다.
도 1은 본 발명의 일 실시예에 따른 아날로그 디지털 컨버터의 블록도이다.
도 2는 본 발명의 실시예에 따른 상관된 이중 샘플링부의 블록도이다.
도 3은 본 발명의 실시예에 따른 회로 블록도이다.
도 4는 본 발명의 실시예에 따른 상관된 이중 샘플링부의 스위치 제어를 나타낸 것이다.
도 5 내지 도 6은 본 발명의 실시예에 따른 아날로그 디지털 컨버터와 기존의 아날로그 디지털 컨버터와의 비정밀 및 정밀 변환을 비교한 것이다.
도 7은 본 발명의 실시예에 따른 아날로그 디지털 컨버터의 회로도이다.
도 8 내지 도 9는 본 발명의 실시예에 따른 아날로그 디지털 컨버터와 기존의 아날로그 디지털 컨버터와의 비정밀 및 정밀 변환을 비교한 것이다.
도 10 내지 도 11은 본 발명의 일 실시예에 따른 이미지 센서의 블록도이다.
도 12는 본 발명의 실시예에 따른 이미지 센서의 마이크로그래프이다.
도 13은 본 발명의 일 실시예에 따른 아날로그 신호를 디지털 데이터로 변환하는 방법의 흐름도이다.
도 14 내지 16은 본 발명의 실시예에 따른 아날로그 신호를 디지털 데이터로 변환하는 방법의 흐름도이다.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.
본 발명의 일 실시예에 따른 2 단계 싱글 슬로프 아날로그 디지털 컨버터는, 초기값 또는 신호가 인가되는 신호 입력부, 상기 인가된 신호에 대해 비정밀 변환(coarse conversion)을 수행하는데 이용되는 비정밀 램프를 생성하는 비정밀 램프 생성부, 비정밀 변환을 수행한 결과에 대해 정밀 정밀 변환(fine conversion)을 수행하는데 이용되는 정밀 램프를 생성하는 정밀 램프 생성부, 상기 비정밀 램프 및 정밀 램프를 이용하여 변환을 수행하는 상관된 이중 샘플링부(Correlated Double Sampling)부, 상기 상관된 이중 샘플링부의 비정밀 변환 결과를 카운팅하고 저장하는 비정밀 로컬 카운터, 및 상기 상관된 이중 샘플링부의 정밀 변환 결과를 카운팅하는 정밀 로컬 카운터를 포함하고, 상기 비정밀 램프 생성부는, 최대 비정밀 램프 전압과, 일련의 저항, 및 스위치로부터 비정밀 램프를 생성하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 일 실시예에 따른 아날로그 디지털 컨버터(100)는 신호 입력부(110), 비정밀 램프 생성부(120), 정밀 램프 생성부(130), 상관된 이중 샘플링부(140), 비정밀 로컬 카운터(150), 및 정밀 로컬 카운터(160)로 구성되고, 에러보정부(170) 및 데이터 출력부(180)를 더 포함할 수 있다.
신호 입력부(110)는 초기값 또는 신호가 인가된다.
디지털 변환을 수행하고자 하는 신호가 인가되기에 앞서, 비교기에 대한 초기화 값이 신호 입력부(110)에 인가되어 리셋(reset)되고, 이후, 디지털 변환을 수행하고자 하는 신호가 입력된다.
인가된 아날로그 신호에 대한 디지털 변환은 비정밀 변환(coarse conversion)과 정밀 변환(fine conversion)의 2 단계로 수행된다. 비정밀 변환을 통해 대략적으로 변환 값을 구하고, 정밀 변환을 통해 세밀한 변환 값을 구함으로써 빠르게 변환을 수행할 수 있다. 아날로그 신호에 대한 디지털 변환값은 비정밀 변환에 따른 변환 값과 정밀 변환에 따른 변환 값으로 나누어 각각 결정되며, 비정밀 변환에서 디지털 변환값에 해당하는 아날로그 값은 시간이 지남에 따라 일정한 아날로그 값으로 수렴해간다.
먼저, 비정밀 변환이 수행된다.
비정밀 변환에는 비정밀 램프 생성부(120), 상관된 이중 샘플링부(140), 비정밀 로컬 카운터(150)가 이용된다.
비정밀 램프 생성부(120)는 신호 입력부(110)로 인가된 신호에 대해 비정밀 변환(coarse conversion)을 수행하는데 이용되는 비정밀 램프를 생성한다.
보다 구체적으로, 비정밀 램프 생성부(120)는 최대 비정밀 램프 전압과, 일련의 저항, 및 스위치로부터 비정밀 램프를 생성한다. 최대 비정밀 램프 전압에 일련의 저항들이 연결되며, 각 저항들 사이에 노드가 형성되어, 연결되는 노드에 따라 노드에 걸리는 전압이 달라진다. 상기 저항들은 동일한 크기로 형성되어 노드에 걸려있는 전압들은 일정한 비율에 따라 달라진다. 0 부터 최대 비정밀 램프 전압을 저항들의 수로 나누어, 최대 비정밀 램프 전압으로부터 접지된 지점부터 포함되는 저항의 수가 적어질수록 소정의 간격으로 전압의 크기가 작아질 수 있다. 이를 통해 일정한 슬로프를 가지는 비정밀 램프를 생성할 수 있다. 저항을 이용하는 것이 성능향상에 중요한 영향을 미친다. 비정밀 램프를 생성함에 있어서, 최대 비정밀 램프 전압과 일련의 저항에 대해 스위치를 제어함으로써 상기 최대 비정밀 램프 전압으로부터 시간에 따라 소정의 간격으로 줄어드는 램프를 생성할 수 있다.
상관된 이중 샘플링(Correlated Double Sampling, CDS)부는 상기 비정밀 램프를 이용하여 비정밀 변환을 수행하고, 비정밀 변환을 수행하는 동안 비정밀 로컬 카운터(150)는 상관된 이중 샘플링부(140)의 비정밀 변환 결과를 카운팅하고 저장한다.
보다 구체적으로, 비정밀 변환에서 상관된 이중 샘플링부(140)는 비교기(210)를 포함하며, 상기 인가된 신호를 샘플링한 값과 비정밀 램프를 비교한다. 비정밀 변환을 종료할 때까지 비정밀 변환을 수행하는 동안, 비정밀 로컬 카운터(150)가 비정밀 변환 결과를 카운팅한다.
비정밀 램프의 디지털 코드는 비정밀 램프의 인덱스일 수 있다. 비정밀 램프의 인덱스는 생성되는 비정밀 램프 중 몇 번째로 생성된 비정밀 램프인지를 나타내는 값일 수 있다. 해당 디지털 코드는 디지털 데이터로 나타내며, 최종 디지털 변환 데이터를 형성하는 이용된다. 가장 큰 비정밀 램프인 최대 비정밀 램프 전압의 디지털 코드는 0이고, 2비트로 표현하는 경우, 00이 된다. 램프가 작아질 수록 00, 01, 10, 11로 카운팅된다.
비교기의 결과가 음수에서 양수 또는 양수에서 음수로 변할 때, 비정밀 변환을 종료한다. 비정밀 로컬 카운터(150)는 비정밀 변환이 종료되는 시점까지 비정밀 램프의 디지털 코드를 카운팅하다, 비정밀 변환이 종료되는 시점의 비정밀 램프의 디지털 코드를 저장한다. 저장된 비정밀 변환이 종료되는 시점의 비정밀 램프의 디지털 코드는 정밀 변환을 수행하는데 이용된다.
비교기(140)의 출력 값은 하이(high) 또는 로(low)일 수 있다. 플러스 단자에 입력되는 값이 마이너스 단자에 입력되는 값 이상이면 출력 신호가 하이(high)이고, 플러스 단자에 입력되는 값이 마이너스 단자에 입력되는 값보다 작으면 출력 신호가 로(low)일 수 있다. 비교기는 입력 값 중 어느 것이 큰지만 알면 되는바, 하이와 로만을 출력 신호로 출력할 수 있다.
비정밀 변환이 종료되면, 비정밀 변환 결과를 이용하여 정밀 변환을 수행한다. 정밀 변환에는 정밀 램프 생성부(130), 상관된 이중 샘플링부(140), 정밀 로컬 카운터(160)가 이용된다.
정밀 램프 생성부(130)는 비정밀 변환을 수행한 결과에 대해 정밀 정밀 변환(fine conversion)을 수행하는데 이용되는 정밀 램프를 생성한다.
보다 구체적으로, 정밀 램프 생성부(130)는, 시간에 따라 소정의 간격으로 증가하는 램프를 생성할 수 있다. 정밀 램프 생성부(130)는 전류원과 같은 전류 디지털 아날로그 컨버터(current DAC) 등과 저항을 이용하여 램프 전압을 생성할 수 있다. 램프 전압을 생성할 수 있는 다양한 회로와 장치들이 이용될 수 있다. 전류원의 전류값을 조절하여 일정한 슬로프를 갖는 정밀 램프를 생성할 수 있다. 정밀 램프 생성부(130)는 시간에 따라 소정의 간격으로 커지는 정밀 램프를 생성할 수 있다.
상관된 이중 샘플링부(140)는 정밀 램프를 이용하여 정밀 변환을 수행한다.
보다 구체적으로, 상관된 이중 샘플링부(140)는 상기 저장된 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 출력되는 비정밀 램프 값과 상기 정밀 램프를 이용하여 상기 정밀 변환을 수행한다. 상관된 이중 샘플링부(140)는 정밀 변환시, 상기 비정밀 변환 결과에 따라 출력되는 비정밀 램프 값과 정밀 램프를 비교한다. 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드가 저장되고, 상기 저장된 디지털 코드에 해당하는 비정밀 램프 값을 비정밀 램프 생성부를 제어하여 출력하고, 이를 정밀 램프와 비교하여 정밀 변환을 수행한다.
비정밀 변환의 결과에 해당하는 디지털 코드가 결정되면, 그에 따른 비정밀 램프 값을 생성한다. 비정밀 램프 제어부를 더 포함하여, 비정밀 램프 생성부의 스위치를 제어함으로써 비정밀 램프 값을 생성할 수 있다. 기존의 아날로그 디지털 컨버터는 메모리 커패시터를 이용하여 해당 값을 저장하지만, 비정밀 로컬 카운터(150)에 저장된 디지털 코드에 따라 비정밀 램프 생성부를 제어하여 해당 값을 유지할 수 있고, 이를 정밀 변환에 이용할 수 있다. 상기 저장된 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 비정밀 램프 생성부에서 출력되는 비정밀 램프 값은 시간의 흐름에 따라 소정의 시간 이후 소정의 값으로 수렴할 수 있다. 비정밀 변환을 종료시 구조적 또는 시간적 차이에 따라 해당 값의 제어에 시간이 소요될 수 있다. 비정밀 램프 생성부(120)는 해당 최종 비정밀 디지털 코드에 해당하는 램프 값을 생성하는데 필요한 시간동안 정밀 변환을 지연시킬 수 있다. 이는 매우 짧은 시간이나, 에러를 줄이기 위하여, 미리 설정된 시간동안 정밀 변환을 지연할 수 있다.
상관된 이중 샘플링부(140) 비정밀 변환시와 마찬가지로 상기 비교기의 결과가 음수에서 양수 또는 양수에서 음수로 변할 때 정밀 변환을 종료한다.
정밀 로컬 카운터(160)는 정밀 변환을 수행하는 동안, 상기 상관된 이중 샘플링부의 정밀 변환 결과를 카운팅한다.
보다 구체적으로, 비교기의 결과가 음수에서 양수 또는 양수에서 음수로 변할 때까지 정밀 변환 결과를 카운팅한다. 정밀 로컬 카운터 역시 디지털 코드로 타운팅하며, 2비트의 경우 00, 01, 10, 11로 카운팅한다.
데이터 출력부(180)는 상기 비정밀 변환의 결과에 따른 비정밀 로컬 카운터의 디지털 코드 및 정밀 변환의 결과에 따른 정밀 로컬 카운터의 디지털 코드를 이용하여 생성되는 디지털 데이터를 출력한다.
보다 구체적으로, 비정밀 변환 및 정밀 변환이 완료되면, 각 로컬 카운터가 카운팅한 디지털 코드를 이용하여 최종 디지털 데이터를 생성하고 출력한다. 전체 변환 데이터가 4비트로 형성되며, 비정밀 변환과 정밀 변환이 각각 2비트씩 카운팅하여 디지털 데이터를 생성할 수 있다. 예를 들어, 비정밀 변환 결과에 따른 디지털 코드가 10이고, 정밀 변환 결과에 따른 디지털 코드가 10이면, 최종 디지털 데이터는 1010이 된다.
생성하고자 하는 디지털 데이터의 크기에 따라 비정밀 변환과 정밀 변환의 구조가 달라질 수 있다. 상기 비정밀 변환의 비정밀 로컬 카운터는 4 비트 구조로 형성되고, 상기 정밀 변환의 정밀 로컬 카운터는 9 비트 구조로 형성될 수 있고, 두 변환의 결과를 통해 13비트의 디지털 데이터를 생성할 수 있다.
에러 보정부(170)는 상기 비정밀 변환의 결과 및 정밀 변환의 결과의 에러를 제거할 수 있다. 비정밀 변환 및 정밀 변환을 수행함에 있어서 발생한 에러를 제거하고, 에러가 제거된 디지털 데이터를 출력할 수 있도록 할 수 있다. 에러 보정부(160)는 Digital Correction Logic(DCL)일 수 있다. 에러가 보정된 데이터는 출력 버퍼를 통해 출력될 수 있다.
아날로그 디지털 컨버터(100)는 복수의 컬럼 아날로그 디지털 컨버터로 구성될 수 있고, 복수의 컬럼 아날로그 디지털 컨버터로 구성되더라도, 비정밀 램프 생성부(120) 및 정밀 램프 생성부(130) 모든 칼럼 아날로그 디지털 컨버터가 공유할 수 있다. 아날로그 디지털 변환을 복수의 칼럼 아날로그 디지털 컨버터에서 병렬적으로 처리함에 있어서, 이용되는 비정밀 램프 및 정밀 램프는 슬로프는 싱글 슬로프면 가능하다. 따라서, 비정밀 램프를 생성하는 비정밀 램프 생성부(120) 및 정밀 램프를 생성하는 정밀 램프 생성부(130)는 모든 칼럼 아날로그 디지털 컨버터가 공유하도록 한다.
상관된 이중 샘플링부(140)는 비교기의 양 입력단자에 연결되어 신호를 샘플링하는 두 개의 샘플링부를 더 포함할 수 있다.
보다 구체적으로, 비교되는 전압의 차이에 따른 비교기 오프셋을 제거하기 위하여, 두 개의 샘플링부를 이용할 수 있다. 샘플링부는 커패시터일 수 있다.
비교기 초기화시, 비교기 양 출력단자를 비교기 양 입력단자에 연결하여 상기 비교기 입력의 양 단자에 공통모드 전압을 인가한 후, 비교기의 마이너스 입력 단자에 초기값을 인가하여 상기 비교기의 마이너스 입력 단자에 연결된 커패시터에 초기값과 공통모드 전압의 차이가 샘플링되고, 신호 샘플링시, 상기 비교기의 플러스 입력 단자에 신호를 인가하여 상기 플러스 입력 단자에 연결된 커패시터에 신호와 공통모드 전압의 차이가 샘플링되고, 비정밀 변환을 수행시, 상기 마이너스 입력 단자에 연결된 커패시터에 최대 비정밀 램프 전압을 인가하고 상기 플러스 입력 단자에 비정밀 램프를 인가하여, 두 입력 단자의 값이 비교되며, 정밀 변환을 수행시, 상기 플러스 입력 단자에 연결된 커패시터에 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 비정밀 램프 생성부에서 출력되는 비정밀 램프 값을 인가하고 상기 마이너스 입력 단자에 연결된 커패시터에 정밀 램프를 인가하여, 두 입력 단자의 값이 비교되도록 상기 비교기의 양 입력단자에 연결된 커패시터들과 연결된 스위치들을 제어함으로써 비교기의 오프셋을 제거할 수 있다.
각 구성들은 도 3은 실시예로 구현할 수 있다.
각 구성은 크게 pixel, ramp generator, CDS(Correlated Double Sampling) block, local counter로 구성될 수 있다. 전체 ADC bit은 dynamic range를 향상 시키기 위해 12bit resolution을 갖도록 하였으며 Pixel은 4T 구조의 pinned photo diode를 이용한 pixel을 사용하였다. Ramp generator의 경우 coarse 구간에서 사용하는 resistor DAC과 fine 구간에서 동작을 하는 current DAC으로 구현되어 있다. ADC noise를 향상시키기 위해 current DAC를 사용하여 step형태의 ramp slope를 구현하였다. CDS(Correlated double sampling)는 analog CDS 기법과 digital CDS기법을 동시에 수행하는 dual CDS기법을 채택하였다. 그리고 입력단과 출력단 사이에 스위치와 입력단 양단에 커패시터 2개를 두어 Auto zeroing 기법을 이용하여 amp의 offset을 제거할 수 있도록 구현하였다. Digital CDS를 각 column별로 수행하기 위해 global counter가 아닌 각 column 별 local counter로 구현하였다. Two step 동작을 하기 때문에 local counter도 coarse counter와 fine counter로 나뉘어 따로 counting 동작을 수행하도록 하였다. Two step 동작을 위해서는 coarse 동작의 결과를 fine 동작에서 사용해야 하기 때문에 coarse 동작의 결과를 저장하기 위한 장치가 필요하다. 많은 경우 coarse 동작의 결과를 저장하기 위해 도 5의 메모리 커패시터를 사용하는 two step single slope ADC의 CDS block과 같이 VH 전압을 저장할 수 있는 analog memory인 capacitor를 CDS의 입력에 추가로 장치해야한다. 하지만 column parallel ADC의 경우 한쪽 면의 길이가 수 μm의 크기로 설계가 되어야 하기 때문에 추가로 메모리 capacitor를 삽입하는 경우 삽입하지 않는 경우보다 각 column당 면적이 훨씬 커지게 된다. 그리고 메모리 capacitor에 의해 전력소모가 증가하며, 메모리 capacitor의 top, bottom의 parasitic capacitor에 의해 저장되는 값에 영향을 미치게 되어 에러가 발생할 수 있으며, 또한 충분한 시간을 기다려서 memory capacitor에 정확한 전하 (전압)이 충전되도록 해야 한다는 단점이 있다. 이와 같은 문제를 해결하기 위해 analog memory를 따로 사용하지 않고 coarse 구간에서 사용하는 coarse counter를 하나의 메모리로 사용하도록 하였다. Coarse 동작 수행시 coarse ramp generator인 resistor DAC의 switching에 따라 ramp 신호를 주게 되면 Pixel의 signal 값과 Ramp의 신호가 비교를 하게 되고, Ramp의 신호가 pixel의 신호보다 작아지는 순간 CDS의 아웃풋이 low가 되어 특정 클락에 맞추어 동작하는 local counter의 값이 어떠한 값으로 hold하게 된다. 이때 hold 된 digital 값을 coarse ramp의 컨트롤 신호로 사용하여 멈춰진 순간의 ramp의 값을 hold하여 fine 구간에서 coarse구간에서의 ramp 결과를 이용하여 fine 동작에서의 비교를 시작하게 된다. Coarse 구간에서의 저장된 값을 이용하여 원하는 coarse ramp의 값을 받아들이기 위해서 컨트롤 할 수 있는 digital scheme이 필요하지만, capacitor를 사용하는 것보다는 parasitic capacitor에 의한 error나 파워 소모, 그리고 면적이 훨씬 작다는 장점이 있다. 그리고 two-step ADC의 경우 step이 바뀌면서 발생할 수 있는 offset을 보정하기 위해 digital error correction 기법(redundancy)을 사용하여 offset을 보정할 수 있도록 하였다.
도 4는 메모리 커패시터를 사용하지 않는 two step single slope ADC의 CDS부분의 동작도이다. CDS의 동작은 ADC의 한 주기를 기준으로 pixel의 reset 신호 샘플링, Pixel의 photo diode의 신호 샘플링, coarse 구간 동작, fine 구간 동작, 총 4개의 동작으로 이루어진다. 첫 번째 동작인 Vreset 샘플링 에서는 S1 switch가 on됨으로서 pixel의 reset 신호를 샘플링하게 된다. 이때 amp는 S0 switch를 On 시킴으로서 auto zeroing을 시키게 되며 amp의 입력인 (+), (-) 는 Vcm으로 잡히게 된다. Vreset동작을 하게되면 (-)단자의 capacitor에는 Vreset-Vcm의 전압이 샘플링 된다. 두 번째 동작인 Vinput 샘플링에서는 S2가 on이 되며 photo diode에 저장된 charge에 의한 전압을 샘플링 하게된다. (+)단자의 capacitor에는 Vinput-Vcm값이 샘플링 된다. 세 번째 동작인 coarse 구간에서는 ADC 동작을 시작하게 되며 local counter의 clock이 enable되어 counting을 시작하게 된다. 그리고 비교기 동작을 위해 S0를 off 시키고 Vreset이 샘플링 된 capacitor에는 S3를 on 시켜 Vramprst(Ramp reset voltage: Resistor DAC의 전압 중 가장 큰 값)을 연결해 주며, Vinput이 샘플링된 capacitor에는 S4를 On 시켜 큰 VFS를 갖는 resistor DAC을 이용한 ramp 신호를 연결해준다. 이때 (-) 입력단의 전압은 Vramprst-Vreset+Vcm으로 잡히게 되고, (+) 입력단은 VRDAC _ RAMP-Vinput+Vcm으로 잡히게 된다. 결국 CDS_OUT 단에서는 (+)와 (-) 입력단을 비교한 결과가 나오게 됨으로 두 단의 값을 비교하여 (-)단자의 전압이 더 커진 순간 high에서 low로 값이 떨어지게된다. CDS_OUT의 전압이 high에서 low로 떨어지면 local counter의 입력에 더 이상 counting clock이 들어가지 않게 되어 어떤 일정한 값으로 유지하게 된다. 그 값을 coarse 구간의 결과로 볼 수 있다. 그 값을 이용하여 RDAC ramp의 어떤 전압에서 decision이 됐는지 확인이 되면 각 column parallel ADC의 control block에서 각 ADC에 맞게 switch를 컨트롤하여 hold 시키도록 한다. 네 번째 동작인 fine 구간에서는 fine Local Counter가 Enable되어 Counting을 시작하게 되며 S4에 연결된 ramp 신호는 hold된 신호가 되며, S3는 Off가 되고 S5를 On 시켜 fine ramp 신호가 들어오게 된다. Fine ramp의 VFS는 VFS_coarse/2N 이며 N은 coarse 구간의 Bit 수를 의미한다. (+)단자는 coarse ramp의 값중 하나의 값으로 hold 되어 있는 상태로 유지하며 (-)단자는 VRAMPRST에서 VRAMPRST-VFS_coarse/2N까지의 전압 범위를 갖는 fine Ramp 인해 VFS _ coarse/2N 의 전압 범위 안에서 동작을 하게 된다. CDS_OUT은 마찬가지로 (-)단자와 (+)단자의 차이를 비교하게 되며 CDS_OUT이 Low가 되면 Local Counter의 Counting이 멈추게 되며 그 때의 Counter의 data값은 fine 동작의 결과 값이 된다. step이 바뀌면서 발생할 수 있는 offset 과 noise 문제를 해결하기 위해 Fine구간에서 원래 bit수 보다 하나의 bit을 추가로 두어 1bit 안에 들어오는 step간 발생하는 offset 혹은 noise 등을 보정할 수 있게 하였다.
도 5는 메모리 커패시터를 사용하는 구조의 Two step Single Slope ADC의 CDS Block 과 스위치 Timing에 대하여 CDS 입력단 전압의 Timing Diagram을 나타낸 그림이다. 첫 번째 동작은 샘플링 동작으로서 S1 스위치는 닫혀있다고 가정하고 S5를 닫고 Pix 입력단의 전압을 샘플링 커패시터에 저장하게 된다. 두 번째 동작은 coarse 동작으로서 S5 스위치를 열고, S2 와 S4 스위치를 닫아서 스케일링 되는 coarse Ramp의 전압과 샘플링되어 저장된 Pix 입력을 비교하여 Vcomp의 전압이 Low가 되는 순간까지 coarse counter가 카운팅 된다. 그리고 V+ 단에 연결된 memory 커패시터에는 Vref-Vcoarse ramp 에 해당하는 전압이 저장된다. 세 번째 동작은 fine 동작으로서 S2, S4 스위치는 열고 S3 스위치를 닫게된다. 이때의 Vramp는 fine동작에 맞는 Vramp 신호가 들어가게되며 메모리 커패시터의 bottom plate에 인가됨으로서 V+ 입력단은 Vfine ramp-VH의 값이 된다. 즉 VH에 해당하는 전압 만큼 shift되어 샘플링된 입력과 비교를 하게된다. fine 동작에서도 마찬가지로 Vcomp의 아웃풋 전압이 Low가 되면 카운팅을 멈추게 된다. 본 그림의 예시에서는 coarse 동작의 결과 01의 카운팅값이 저장이 되며 fine동작의 결과 11값이 나오게 됨으로서 4bit data인 “0111”의 값이 출력된다.
도 6은 메모리 커패시터를 사용하지 않는 Two step single slope ADC의 Timing Diagram이다. 총 4bit(2+2)을 예시로 하였다. coarse 구간에서 CDS의 입력 중 (-)단자의 전압을 “00”과 “01”에 해당하는 (+)단자의 Ramp 신호 사이에 있다고 가정을 한다면 coarse 구간에서의 CDS_OUT은 “01”이라는 코드에 해당하는 Ramp 신호가 나올 경우 Low가 되며 coarse Local Counter에는 “01”이라는 코드가 저장이 된다. 이때 VH1은 “01”에 해당하는 Ramp 신호라고 할 수 있다. coarse 구간의 경우 도면 4의 coarse 동작과 동일하다. Fine 구간의 동작은 도면 4의 동작과 차이가 있다. 도면 4의 fine 동작에서는 Vfine ramp로부터 VH에 해당하는 전압을 빼서 샘플링 된 결과와 비교를 하게 된다. 하지만 메모리 커패시터가 없는 구조에서는 resistor DAC의 값 중 메모리 카운터에 저장된 데이터에 해당되는 VH1이라는 전압을 coarse ramp의 값으로 넣어주게 되며 fine ramp의 전압을 V- 입력 쪽으로 스케일링을 하여 coarse 동작과 반대로 스케일링이 진행된다. 따라서 V+ 입력단의 전압은 coarse 동작의 결과인 “01”에 해당하는 전압이 유지가 되며 V- 입력단은 coarse 구간의 전압에 비해 VFS/4만큼 빼준 값부터 비교를 해나가게 되고, fine 카운터의 결과는 CDS_OUT의 결과가 Low가 될 때까지 카운팅 하게 된다. Fine 동작 시 카운팅 된 값은 일반적인 ADC 동작의 결과에 비해 1LSB 만큼 큰 결과에 해당하기 때문에 1 LSB를 더 빼주어 확실한 ADC 동작을 할 수 있도록 하였다. 도면 5의 예시에서는 fine 동작 시 “10”구간에서 비교가 완료되지만 추후 “10” 코드에서 1bit을 빼주어 “01” 이라는 디지털 코드로 변환해주게 된다. 따라서 4bit의 코드는 “0101”이 된다. 다음의 2-step동작을 통해 ADC가 동작하게 된다.
이하, 아날로그 신호의 디지털 변환을 수행하는 과정은 도 7의 실제 회로도로 구현된 실시예를 이용하여 도 8 내지 도 9를 참조하여 보다 구체적으로 설명하도록 한다.
아날로그 신호의 디지털 변환에 앞서 초기화가 수행된다.
스위치 SA와 SR은 온이 되고, 리셋 전압인 Vreset이 Pix_in으로 인가된다. 이때, Vreset과 비교기 오프셋 전압(offset voltage)은 CSR에 샘플링된다.
이후, 디지털 변환을 수행하고자 하는 신호를 인가한다.
스위치 SA는 온을 유지한 상태에서 SR은 오프되고, SS는 온이 되고, Vsignal이 4T-APS로부터 Pix_in으로 인가된다. 그리고, Vsignal은 CSS에 비교기 오프셋 전압과 함께 샘플링된다.
초기화와 신호 인가에 따른 샘플링 이후, 비정밀 변환이 시작된다.
먼저, SCT와 SCR이 온이 되고, 비정밀 램프가 SCR과 SC[i]를 통해 인가된다. 인덱스 i는 4 비트 변환을 위하여 15 부터 0까지 변화된다. SCR과 SC[i]를 통해 Vp는 VCR[i]와 같아지고, 여기서, VCR[i]는 SC[i]에 따른 비정밀 램프 전압이다.
비교기에 인가되는 두 개의 입력은 다음과 같다.
[수학식 1]
V(-) = VCT-Vreset+VCM+VOS
V(+) = VCR[i]-Vsignal+VCM+VOS'
여기서, VCT는 최대 비정밀 램프 전압(the ramp top voltage of the coarse ramp)이고, VCM은 공동모드전압(common mode voltage)이며, VOS 및 VOS'는 각각 비교기의 마이너스 단자 입력과 플러스 단자 입력의 입력 오프셋 전압이다.
비교기의 마이너스 단자 입력 전압 V(-)과 플러스 단자 입력 전압 V(+)의 비교는 (VCR[i]-Vsignal)-(VCT-Vreset)의 결정과 같다. 여기서, VOS 및 VOS'는 비교기의 결정 레벨(decision level)을 시프트시키는바, 입력 오프셋 영향은 제거된다.
입력의 샘플링 이후, V(-)과 V(+)의 비교는 도 8과 같이 시작된다. 도 8은 비교기의 입력과 출력, 스위치 동작에 대한 파형과 시간 다이아그램을 나타낸다. 비정밀 변환을 수행하는 동안, (VCR[i]와 같아지는) Vp는 SC[i] 어레이에 따라 VCT에서 VCT-VFS 연속적으로 변한다. 여기서 VFS는 최대 스케일 전압이다. i의 값은 (VCR[i]-Vsignal)-(VCT-Vreset)가 음이 될 때 결정되는 비정밀 비트(Dcout[0:3])가 된다.
비정밀 변환이 수행되는 동안 비정밀 카운터는 비정밀 램프와 동일하게 시작한다. 노드 전압 V(+)는 비정밀 램프에 따라 줄어든다. 비정밀 램프 동안 유지되는 V(-)가 V(+)보다 커지면, 비교기의 출력 전압 Vo는 그 값이 하이에서 로로 변하게 되고, 비정밀 램프 카운팅은 현재 4 비트 비정밀 카운터 값인 Dcout[0:3]를 저장하는 것을 종료한다. 각 칼럼이 각자의 비정밀 카운터 값 Dcout[0:3]가 결정되면, 스위치 SCR은 오프된다.
이때, 4-to-16 디코더(binary-to-thermometer decoder)를 이용하여 Dcout[0:3]를 홀딩 스위치 SCH의 제어 숫자 nCH로 변환시킨다. 각 칼럼의 동위(corresponding) 비정밀 램프 전압인 VCR[nCH]는 홀딩 스위치인 SCH[nCH]에 의해 유지된다. SCH는 SCR이 노프된 이후 즉시 온이 되어 안정되는 시간을 최소화한다. 예를 들어, 비정밀 카운팅 데이터 Dcout[0:3]가 0000이면, nCH는 15이고, 스위치 SCH[15]가 온이 되고, Vp는 VCR[15]와 같아진다. 홀딩 전압은 정밀 변환동안 계속 유지된다. 홀딩 전압의 안정화 동작은 시뮬레이션을 통해 확인된다. 최악의 로딩 조건인 모든 Vp 노드가 오직 하나의 VCR[i]에 연결되는 경우, 안정화 시간은 기생 커패시턴스를 포함해도 5 ns 보다 작다. 2 클락 사이클(32 ns)의 지연 시간을 통해 안정화에 이용할 수 있다.
비정밀 램프 변화에 따라 SCT는 오프되고 SF는 온이 된다. 노드 VN은 SF가 온이 되면서 정밀 램프인 전류 DAC에 연결된다. 정밀 변환 동안 노드 V(+)의 전압은 V(+),top 에서 V(+),bot 사이의 전압 레벨로 유지된다. 여기서, V(+),top과 V(+),bot은 V(+)의 최대 전압과 최저 전압이다. V(-)에서의 전압은 정밀 램프 생성기에 따라 달라진다. 이때, V(-)는 일정한 V(+)와 비교된다.
V(-)에서의 전압은 정밀 카운터와 함께 증가한다. V(-)가 V(+)보다 커지면, 비교기 출력 전압 Vo는 하이에서 로로 변화되고, 유지된다. 이때, 정밀 카운팅은 중지되고, 카운팅된 값은 유지된다.
정밀 변환 이후, 비정밀 카운터와 정밀 카운터에 저장된 데이터는 Digital Correction Logic(DCL)으로 보내져 비정밀 및 정밀 단계에서의 에러를 제거한다. 보정된 데이터는 출력 버퍼를 통해 출력됨으로써 아날로그 디지털 변환이 종료된다.
도 9는 메모리 커패시터를 이용하는 아날로그 디지털 컨버터와 비교를 한 것으로 결과는 동일한 것을 알 수 있다. 하지만, 메모리 커패시터를 이용하지 않음으로써 메모리 커패시터에 따른 램프 슬로프의 변화와 같은 램프 오류를 제거할 수 있다.
메모리 커패시터를 이용하지 않고 변환을 수행함에 있어서, 안정화 오류와 저항 미스매치 오류가 발생할 수 있으나, 일정시간의 지연을 통해 해결이 가능하다.
본 발명의 일 실시예에 따른 이미제선서는 상기 본 발명의 실시예에 따른 아날로그 디지털 컨버터를 포함한다.
본 발명의 실시예에 따른 이미지센서는 도 10과 같이, 메모리 커패시터를 사용하지 않는 2단 싱글 슬로프 column-parallel ADC를 적용한다. 도 10은 CIS(CMOS Image Sensor)의 전체 블록도이다. 다양한 크기의 pixel array를 사용할 수 있으며 pixel과 current DAC(Digital to Analog Converter)로 구현한 ramp generator, resistor DAC으로 구현한 ramp generator, row/column decoder, BGR(Bandgap Reference), column MUX, 다수의 (VGA의 경우 640개) column-parallel ADC로 구현되어 있다. column-parallel ADC의 경우 sampling rate가 낮고 높은 resolution을 구현할 경우 power소모가 급격히 늘어나게 되는 단점을 가지고 있지만 column ADC간의 mismatch를 최소화 할 수 있는 single slope ADC를 채택하였다. 하지만 single slope ADC의 단점인 낮은 sampling rate 및 파워 소모 문제를 해결하기 위해 2-step 기법을 응용하여 sampling rate를 향상 시킴으로서 counting에 의한 파워 소모를 줄일 수 있도록 2-step Single slope ADC를 구현하였다. 그리고 column parallel ADC의 bit resolution을 12bit으로 적용하여 일반적으로 상용화된 CIS에 사용되는 10bit정도의 ADC에 비해 wide dynamic range를 구현할 수 있다.
또한, 도 11과 같이, VGA CIS로 row 디코더, 밴드갭기준전압(BGR), 칼럼 멀티플렉서(MUX), 두 개의 램프 생성기(resistor DAC, current DAC), VGA 픽셀, 및 640 개의 2 단계 싱글 슬로프 아날로그 디지털 컨버터로 구성될 수 있다. 12 비트 해상도를 가지지 위하여, 4비트의 비정밀 램프 레벨과 9비트 정밀 래프 레벨을 이용할 수 있다. 비정밀 램프가 5비트가 넘어가게 되면, 메모리 커패시터를 이용하는 경우보다 스위치 어레이가 커질 수 있기 때문에 4비트로 제한할 수 있다. 상기와 같이 구현되는 이미지센서의 마이크로그래프는 도 12와 같다.
본 발명의 본 발명의 실시예에 따른 이미지센서에 대한 상세한 설명은 도 1 내지 도 9의 아날로그 디지털 컨버터에 대한 상세한 설명에 대응하는바, 중복되는 설명은 생략하도록 한다.
도 13은 본 발명의 일 실시예에 따른 아날로그 신호를 디지털 데이터로 변환하는 방법의 흐름도이고, 도 14 내지 16은 본 발명의 실시예에 따른 아날로그 신호를 디지털 데이터로 변환하는 방법의 흐름도이다. 각 단계에 대한 상세한 설명은 도 1 내지 도 9에 대한 상세한 설명에 대응하는바, 중복되는 설명은 생량하도록 한다.
1310 단계는 초기값을 인가한 후 신호를 샘플링하는 단계이다.
1320 단계는 상기 샘플링된 신호와 비정밀 램프의 비교를 통해 비정밀 변환(coarse conversion)을 수행하는 단계이다.
보다 구체적으로, 비교기를 이용하여 상기 샘플링된 신호와 비정밀 램프를 비교하고, 상기 비교기의 결과가 음수에서 양수 또는 양수에서 음수로 변할 때 비정밀 변환을 종료한다. 상기 비정밀 램프는 최대 비정밀 램프 전압과, 일련의 저항, 및 스위치로부터 생성된다. 1410 단계에서 상기 비정밀 램프가 상기 샘플링된 신호보다 작아질 때까지 시간에 따라 상기 최대 비정밀 램프 전압으로부터 소정의 간격으로 줄어드는 상기 비정밀 램프를 생성하고, 1420 단계에서 상기 비정밀 램프가 상기 샘플링된 신호보다 작아지면, 해당 시점에서의 비정밀 변환 결과의 디지털 코드를 저장하고, 비정밀 변환을 종료한다.
1330 단계는 상기 비정밀 변환을 수행한 결과와 정밀 램프의 비교를 통해 정밀 변환(fine conversion)을 수행하는 단계이다.
보다 구체적으로, 비교기를 이용하여 상기 비정밀 변환을 수행한 결과와 정밀 램프를 비교하고, 상기 비교기의 결과가 음수에서 양수 또는 양수에서 음수로 변할 때 정밀 변환을 종료한다. 1510 단계에서 상기 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 출력되는 비정밀 램프 값보다 상기 정밀 램프가 커질 때까지 시간에 따라 소정의 간격으로 커지는 상기 정밀 램프를 생성하고, 1520 단계에서 상기 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 출력되는 비정밀 램프 값보다 상기 정밀 램프가 커지면, 정밀 변환을 종료한다.
1610 단계는 상기 정밀 변환을 수행하는 단계 이후, 상기 비정밀 변환의 결과에 따른 비정밀 로컬 카운터의 디지털 코드 및 정밀 변환의 결과에 따른 정밀 로컬 카운터의 디지털 코드를 이용하여 디지털 데이터를 생성한다.
상기 비정밀 변환의 결과 및 정밀 변환의 결과의 에러를 제거하는 단계를 더 포함할 수 있다.
비교기에서 비교되는 전압 차이에 따른 비교기 오프셋을 줄이기 위하여, 초기값을 인가한 후 신호를 샘플링하는 단계는, 초기화시, 비교기 양 출력단자를 비교기 양 입력단자에 연결하여 상기 비교기 입력의 양 단자에 공통모드 전압을 인가한 후, 비교기의 마이너스 입력 단자에 초기값을 인가하여 상기 비교기의 마이너스 입력 단자에 연결된 커패시터에 초기값과 공통모드 전압의 차이가 샘플링되고, 신호 샘플링시, 상기 비교기의 플러스 입력 단자에 신호를 인가하여 상기 플러스 입력 단자에 연결된 커패시터에 신호와 공통모드 전압의 차이가 샘플링되며, 상기 비정밀 변환을 수행하는 단계는, 비정밀 변환을 수행시, 상기 마이너스 입력 단자에 연결된 커패시터에 최대 비정밀 램프 전압을 인가하고 상기 플러스 입력 단자에 비정밀 램프를 인가하여, 두 입력 단자의 값이 비교되며, 상기 정밀 변환을 수행하는 단계는, 정밀 변환을 수행시, 상기 플러스 입력 단자에 연결된 커패시터에 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 비정밀 램프 생성부에서 출력되는 비정밀 램프 값을 인가하고 상기 마이너스 입력 단자에 연결된 커패시터에 정밀 램프를 인가하여, 두 입력 단자의 값이 비교되도록 상기 비교기의 양 입력단자에 연결된 커패시터들과 연결된 스위치들을 제어할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100: 아날로그 디지털 컨버터
110: 신호 입력부
120: 비정밀 램프 생성부
130: 정밀 램프 생성부
140: 상관된 이중 샘플링부
150: 비정밀 로컬 카운터
160: 정밀 로컬 카운터
170: 에러보정부
180: 데이터 출력부

Claims (21)

  1. 2 단계 싱글 슬로프 아날로그 디지털 컨버터에 있어서,
    초기값 또는 신호가 인가되는 신호 입력부;
    상기 인가된 신호에 대해 비정밀 변환(coarse conversion)을 수행하는데 이용되는 비정밀 램프를 생성하는 비정밀 램프 생성부;
    비정밀 변환을 수행한 결과에 대해 정밀 정밀 변환(fine conversion)을 수행하는데 이용되는 정밀 램프를 생성하는 정밀 램프 생성부;
    상기 비정밀 램프 및 정밀 램프를 이용하여 변환을 수행하는 상관된 이중 샘플링부(Correlated Double Sampling);
    상기 상관된 이중 샘플링부의 비정밀 변환 결과를 카운팅하고 저장하는 비정밀 로컬 카운터; 및
    상기 상관된 이중 샘플링부의 정밀 변환 결과를 카운팅하는 정밀 로컬 카운터를 포함하고,
    상기 비정밀 램프 생성부는,
    최대 비정밀 램프 전압과, 일련의 저항, 및 스위치로부터 비정밀 램프를 생성하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  2. 제 1 항에 있어서,
    상기 비정밀 로컬 카운터는,
    상기 상관된 이중 샘플링부의 출력 신호에 따라 비정밀 램프의 디지털 코드를 카운팅하고, 상기 비정밀 변환이 종료되는 시점의 비정밀 램프의 디지털 코드를 저장하며,
    상기 상관된 이중 샘플링부는,
    상기 저장된 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 출력되는 비정밀 램프 값과 상기 정밀 램프를 이용하여 상기 정밀 변환을 수행하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  3. 제 2 항에 있어서,
    상기 저장된 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 비정밀 램프 생성부에서 출력되는 비정밀 램프 값은 소정의 시간 이후 소정의 값으로 수렴하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  4. 제 1 항에 있어서,
    상기 비정밀 램프 생성부는,
    상기 최대 비정밀 램프 전압으로부터 시간에 따라 소정의 간격으로 줄어드는 램프를 생성하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  5. 제 1 항에 있어서,
    상기 정밀 램프 생성부는,
    시간에 따라 소정의 간격으로 증가하는 램프를 생성하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  6. 제 1 항에 있어서,
    상기 아날로그 디지털 컨버터는 복수의 컬럼 아날로그 디지털 컨버터로 구성되고,
    상기 비정밀 램프 생성부 및 상기 정밀 램프 생성부를 모든 칼럼 아날로그 디지털 컨버터가 공유하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  7. 제 1 항에 있어서,
    상기 상관된 이중 샘플링부는,
    상기 비정밀 변환시, 상기 인가된 신호를 샘플링한 값과 비정밀 램프를 비교하고,
    상기 정밀 변환시, 상기 비정밀 변환 결과에 따라 출력되는 비정밀 램프 값과 정밀 램프를 비교하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  8. 제 1 항에 있어서,
    상기 상관된 이중 샘플링부는 비교기를 포함하고,
    상기 비교기의 결과가 음수에서 양수 또는 양수에서 음수로 변할 때 비정밀 변환 및 정밀 변환을 종료하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  9. 제 8 항에 있어서,
    상기 비교기의 양 입력단자에 연결되어 신호를 샘플링하는 두 개의 샘플링부를 더 포함하는 아날로그 디지털 컨버터.
  10. 제 1 항에 있어서,
    상기 비정밀 변환의 결과에 따른 비정밀 로컬 카운터의 디지털 코드 및 정밀 변환의 결과에 따른 정밀 로컬 카운터의 디지털 코드를 이용하여 생성되는 디지털 데이터를 출력하는 데이터 출력부를 더 포함하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  11. 제 1 항에 있어서,
    상기 비정밀 변환의 결과 및 정밀 변환의 결과의 에러를 제거하는 에러 보정부를 더 포함하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  12. 제 1 항에 있어서,
    상기 상관된 이중 샘플링부는 비교기를 포함하고,
    비교기 초기화시, 비교기 양 출력단자를 비교기 양 입력단자에 연결하여 상기 비교기 입력의 양 단자에 공통모드 전압을 인가한 후, 비교기의 마이너스 입력 단자에 초기값을 인가하여 상기 비교기의 마이너스 입력 단자에 연결된 커패시터에 초기값과 공통모드 전압의 차이가 샘플링되고,
    신호 샘플링시, 상기 비교기의 플러스 입력 단자에 신호를 인가하여 상기 플러스 입력 단자에 연결된 커패시터에 신호와 공통모드 전압의 차이가 샘플링되고,
    비정밀 변환을 수행시, 상기 마이너스 입력 단자에 연결된 커패시터에 최대 비정밀 램프 전압을 인가하고 상기 플러스 입력 단자에 비정밀 램프를 인가하여, 두 입력 단자의 값이 비교되며,
    정밀 변환을 수행시, 상기 플러스 입력 단자에 연결된 커패시터에 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 비정밀 램프 생성부에서 출력되는 비정밀 램프 값을 인가하고 상기 마이너스 입력 단자에 연결된 커패시터에 정밀 램프를 인가하여, 두 입력 단자의 값이 비교되도록 상기 비교기의 양 입력단자에 연결된 커패시터들과 연결된 스위치들을 제어함으로써 비교기의 오프셋을 제거하는 것을 특징으로 하는 아날로그 디지털 컨버터.
  13. 제 1 항 내지 제 12 항 중 어느 한 항의 아날로그 디지털 컨버터를 포함하는 이미지 센서.
  14. 2 단계 싱글 슬로프를 이용하여 아날로그 신호를 디지털 데이터로 변환하는 방법에 있어서,
    초기값을 인가한 후 신호를 샘플링하는 단계;
    상기 샘플링된 신호와 비정밀 램프의 비교를 통해 비정밀 변환(coarse conversion)을 수행하는 단계; 및
    상기 비정밀 변환을 수행한 결과와 정밀 램프의 비교를 통해 정밀 변환(fine conversion)을 수행하는 단계를 포함하고,
    상기 비정밀 램프는,
    최대 비정밀 램프 전압과, 일련의 저항, 및 스위치로부터 생성되는 것을 특징으로 하는 방법.
  15. 제 14 항에 있어서,
    상기 비정밀 변환을 수행하는 단계는,
    비교기를 이용하여 상기 샘플링된 신호와 비정밀 램프를 비교하고,
    상기 비교기의 결과가 음수에서 양수 또는 양수에서 음수로 변할 때 비정밀 변환을 종료하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서,
    상기 비정밀 변환을 수행하는 단계는,
    상기 비정밀 램프가 상기 샘플링된 신호보다 작아질 때까지 시간에 따라 상기 최대 비정밀 램프 전압으로부터 소정의 간격으로 줄어드는 상기 비정밀 램프를 생성하는 단계; 및
    상기 비정밀 램프가 상기 샘플링된 신호보다 작아지면, 해당 시점에서의 비정밀 변환 결과의 디지털 코드를 저장하고, 비정밀 변환을 종료하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 14 항에 있어서,
    상기 정밀 변환을 수행하는 단계는,
    비교기를 이용하여 상기 비정밀 변환을 수행한 결과와 정밀 램프를 비교하고,
    상기 비교기의 결과가 음수에서 양수 또는 양수에서 음수로 변할 때 정밀 변환을 종료하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서,
    상기 정밀 변환을 수행하는 단계는,
    상기 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 출력되는 비정밀 램프 값보다 상기 정밀 램프가 커질 때까지 시간에 따라 소정의 간격으로 커지는 상기 정밀 램프를 생성하는 단계; 및
    상기 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 출력되는 비정밀 램프 값보다 상기 정밀 램프가 커지면, 정밀 변환을 종료하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 14 항에 있어서,
    상기 정밀 변환을 수행하는 단계 이후,
    상기 비정밀 변환의 결과에 따른 비정밀 로컬 카운터의 디지털 코드 및 정밀 변환의 결과에 따른 정밀 로컬 카운터의 디지털 코드를 이용하여 디지털 데이터를 생성하여 출력하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 14 항에 있어서,
    상기 비정밀 변환의 결과 및 정밀 변환의 결과의 에러를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제 14 항에 있어서,
    초기값을 인가한 후 신호를 샘플링하는 단계는,
    초기화시, 비교기 양 출력단자를 비교기 양 입력단자에 연결하여 상기 비교기 입력의 양 단자에 공통모드 전압을 인가한 후, 비교기의 마이너스 입력 단자에 초기값을 인가하여 상기 비교기의 마이너스 입력 단자에 연결된 커패시터에 초기값과 공통모드 전압의 차이가 샘플링되고,
    신호 샘플링시, 상기 비교기의 플러스 입력 단자에 신호를 인가하여 상기 플러스 입력 단자에 연결된 커패시터에 신호와 공통모드 전압의 차이가 샘플링되며,
    상기 비정밀 변환을 수행하는 단계는,
    비정밀 변환을 수행시, 상기 마이너스 입력 단자에 연결된 커패시터에 최대 비정밀 램프 전압을 인가하고 상기 플러스 입력 단자에 비정밀 램프를 인가하여, 두 입력 단자의 값이 비교되며,
    상기 정밀 변환을 수행하는 단계는,
    정밀 변환을 수행시, 상기 플러스 입력 단자에 연결된 커패시터에 비정밀 변환이 종료되는 시점의 비정밀 로컬 카운터의 디지털 코드에 따라 비정밀 램프 생성부에서 출력되는 비정밀 램프 값을 인가하고 상기 마이너스 입력 단자에 연결된 커패시터에 정밀 램프를 인가하여, 두 입력 단자의 값이 비교되도록
    상기 비교기의 양 입력단자에 연결된 커패시터들과 연결된 스위치들을 제어함으로써 비교기의 오프셋을 제거하는 것을 특징으로 하는 방법.
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