KR102170958B1 - 논리 시프트 카운터를 이용한 아날로그-디지털 컨버터 - Google Patents

논리 시프트 카운터를 이용한 아날로그-디지털 컨버터 Download PDF

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박근열
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동국대학교 산학협력단
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Abstract

동일한 해상도에서 면적을 줄이고, 동적 전력소모를 감소시킬 수 있는 논리 시프트 카운터를 이용한 아날로그-디지털 컨버터가 개시된다. 이는, 논리 시프트(Logical Shift) 알고리즘에 의해 종래의 Up/Down 카운터에 비해 트랜지스터 및 제어 신호의 개수를 줄일 수 있고, 불필요한 카운터 토글링 횟수를 감소시킬 수 있다. 따라서, 적은 전력소모 만으로 상관 이중 샘플링을 구현할 수 있고, 동일한 해상도에서 카운터가 차지하는 면적과 카운터에서 소비되는 동적 전력소모를 감소시킬 수 있다.

Description

논리 시프트 카운터를 이용한 아날로그-디지털 컨버터{Analog to Digital Converter Using Logical Shift Counter}
본 발명은 논리 시프트 카운터를 이용한 아날로그-디지털 컨버터에 관한 것으로, 더욱 상세하게는 논리 시프트 카운터를 이용하여 상관 이중 샘플링을 효율적으로 수행함으로써 전력소모를 감소시킬 수 있는 논리 시프트 카운터를 이용한 아날로그-디지털 컨버터에 관한 것이다.
빛의 세기, 음향의 세기, 시간 등과 같은 유효한 물리량을 디지털 신호로 변환하기 위하여 다양한 전자 장치에 카운터 회로가 이용되고 있다. 즉, 카운터 회로는 아날로그 물리량을 디지털 데이터로 변환하는 전자장치에 다양하게 응용 가능하다.
일예로, 이미지 센서는 빛의 세기 정보를 디지털 신호로 변환하는 대표적인 장치로, 입사광이 픽셀을 거쳐 전기적 신호로 변환되며, 해당 출력을 디지털 신호로 변환하기 위해 아날로그-디지털 컨버터가 필요하다.
기울기 기반 아날로그-디지털 컨버터는 적은 면적만으로 구현 가능하기 때문에 대부분의 이미지 센서에 사용된다. 이러한 아날로그-디지털 컨버터에는 카운터가 해상도에 비례하여 사용된다.
허나, 카운터는 이미지 센서의 해상도, 프레임 레이트(FPS)가 증가할수록 카운터가 차지하는 면적 및 소모되는 동적 전력소모가 이미지 센서 전체 면적 및 전력 소모에 큰 비중을 차지한다.
또한, 카운터는 N-bit 해상도의 아날로그-디지털 컨버터 동작을 위해 고정된 횟수의 토글링(2N)을 해야 하므로 항상 동적 전력 소모가 발생하며 이는 저전력 IP 응용에서 문제가 될 수 있다.
한국공개특허 10-2017-0040394
본 발명이 이루고자 하는 기술적 과제는 동일한 해상도에서 면적을 줄이고, 동적 전력소모를 감소시킬 수 있는 논리 시프트 카운터를 이용한 아날로그-디지털 컨버터를 제공하는데 있다.
상기 과제를 해결하기 위한 본 발명의 아날로그-디지털 컨버터는 아날로그 신호 및 기준 신호를 비교하여 비교 신호를 발생시키는 비교기, 상기 비교기 신호를 입력받고, 카운터 회로를 제어하기 위한 제어신호를 생성하는 카운터 제어신호 생성기 및 상기 카운터 회로를 제어하기 위한 코스(Coarse) 클럭신호 및 파인(Fine) 클럭신호를 생성하는 클럭 제어신호 생성기를 포함하고, 상기 카운터 회로는, 상기 카운터 제어신호 생성기에서 생성되는 제1 제어 신호와 상기 코스(Coarse) 클럭 신호가 입력되어 제1 비트 신호를 출력하는 제1 카운터 및 상기 카운터 제어신호 생성기에서 생성되는 제2 제어 신호와 상기 파인(Fine) 클럭 신호가 입력되어 제2 비트 신호를 출력하는 제2 카운터를 포함한다.
상기 제1 카운터 및 제2 카운터는 보수 변환 연산 제어신호 단자에서 출력된 제어신호에 의해 상관 이중 샘플링 동작을 수행하는 논리 시프트(Logical Shift) 셀을 포함할 수 있다.
상기 논리 시프트 셀이 상승 에지 기반일 경우, 원본 코드에 대한 비트 신호를 출력하는 D플립플롭 및 상기 D플립플롭과 상기 보수 변환 연산 제어신호 단자에 연결된 NOR 게이트 또는 멀티플렉서를 포함할 수 있다.
상기 논리 시프트 셀이 하강 에지 기반일 경우, 원본 코드에 대한 비트 신호를 출력하는 D플립플롭 및 상기 D플립플롭과 상기 보수 변환 연산 제어신호 단자에 연결된 NAND 게이트 또는 멀티플렉서를 포함할 수 있다.
상기 NOR 게이트의 입력은, 상기 D 플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호를 출력하는 상기 D 플립플롭의 출력 단자와 서로 대응되는 출력 단자에 연결될 수 있다.
상기 멀티플렉서의 입력은, 상기 D 플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호를 출력하는 상기 D 플립플롭의 출력 단자와 동일한 출력 단자에 연결될 수 있다.
상기 NAND 게이트의 입력은, 상기 D 플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호를 출력하는 상기 D 플립플롭의 출력 단자와 동일한 출력 단자에 연결될 수 있다.
상기 멀티플렉서의 입력은, 상기 D 플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호를 출력하는 상기 D 플립플롭의 출력 단자와 서로 대응되는 출력 단자에 연결될 수 있다.
상기 D플립플롭에서 상기 비트 신호를 출력하는 출력 단자의 신호가 1이면, 상기 보수 변환 연산 제어신호 단자에서 출력된 제어신호의 변화에 따라 상기 논리 시프트 셀의 출력 신호는 0에서 1로, 또는 1에서 0으로 스위칭 되며, 상기 D플립플롭에서 상기 비트 신호를 출력하는 출력 단자의 신호가 0이면, 상기 보수 변환 연산 제어신호 단자에서 출력된 제어신호에 상관없이 상기 논리 시프트 셀의 출력 신호값은 유지될 수 있다.
상기 논리 시프트 셀의 스위칭에 의한 신호 변화에 의해 상위 카운터에 캐리(carry)가 형성될 수 있다.
상기 캐리에 의해 형성된 코드는 원본 코드와 감산 연산이 수행될 수 있다.
상기 제1 카운터는 코스 카운팅 구간 동안 N 비트의 카운터 출력 신호 중 상위 M 비트 신호들을 발생하고(N은 M 보다 큰 자연수, M은 3이상의 자연수), 상기 제2 카운터는 상기 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안 상기 N 비트의 카운터 출력 신호중 하위 N-M 비트 신호들이 발생될 수 있다.
상기 상위 비트 신호들은 업(up) 카운터로 동작하고, 상기 하위 비트 신호들은 다운(down) 카운터로 동작될 수 있다.
상기 코스 카운팅 구간 동안 발생되는 제1 주파수는 상기 파인 카운팅 구간 동안 발생되는 제2 주파수의 2(N-M)배 또는 2(N-M-1)배일 수 있다.
상기 코스 카운팅 구간 동안 상기 하위 비트 신호들은 차단될 수 있다.
제2 카운터는 제1 카운터와의 클럭 동기와 문제로 인해 발생되는 경계선 코드 에러(Boundary code error)를 보상하기 위한 여분의 코드(redundancy code)를 할당할 수 있다.
본 발명에 따르면, 논리 시프트 알고리즘에 의해 종래의 Up/Down 카운터에 비해 트랜지스터 및 제어 신호의 개수를 줄일 수 있다. 또한, 불필요한 카운터 토글링 횟수를 줄일 수 있기 때문에 동일한 해상도에서 면적을 줄이고, 동적 전력소모를 감소시킬 수 있다. 따라서, 적은 면적, 적은 전력소모 만으로 상관 이중 샘플링을 구현할 수 있다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 아날로그-디지털 컨버터를 나타낸 블록도이다.
도 2는 종래의 Up/Down 카운터를 이용한 아날로그-디지털 컨버터의 동작을 나타낸 타이밍도이다.
도 3은 본 발명의 논리 시프트 카운터를 이용한 아날로그-디지털 컨버터의 동작을 나타낸 타이밍도이다.
도 4 내지 도 7은 본 발명의 논리 시프트 셀의 실시예를 나타낸 회로도들이다.
도 8은 본 발명의 논리 시프트 카운터를 이용한 보수화 변환의 일실시예를 나타낸 도면이다.
도 9는 본 발명의 논리 시프트 카운터를 이용한 보수화 변환의 알고리즘을 나타낸 도면이다.
도 10은 본 발명의 상승 에지 기반 논리 시프트 카운터의 일실시예를 나타낸 회로도이다.
도 11 및 도 12는 도 10에 도시한 논리 시프트 카운터를 이용하여 보수화를 수행하는 방법을 나타낸 도면이다.
도 13은 도 10에 도시한 논리 시프트 카운터의 타이밍도이다.
도 14는 본 발명의 하강 에지 기반 논리 시프트 카운터의 일실시예를 나타낸 회로도이다.
도 15는 본 발명의 논리 시프트 카운터와 종래의 Up/Down 카운터의 동작을 비교하기 위한 타이밍도이다.
도 16은 본 발명의 논리 시프트 카운터와 종래의 Up/Down 카운터의 소비 전력을 비교하기 위한 그래프이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 실시 예들을 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 아날로그-디지털 컨버터를 나타낸 블록도이다.
도 1을 참조하면, 본 발명에 따른 아날로그-디지털 컨버터는 비교기(110), 카운터 제어신호 생성기(120), 클럭 제어신호 생성기(130) 및 카운터 회로(140)를 포함한다.
비교기(110)는 물리량을 나타내는 아날로그 신호(ANLG) 및 기준 신호(REF)를 비교하여 비교 신호를 발생시킬 수 있다. 아날로그 신호(ANLG)는 빛의 세기, 음향의 세기, 시간 등과 같은 유효한 임의의 물리량을 나타낼 수 있으며, 일예로, 상기 물리량은 아날로그 신호(ANLG)의 전압 레벨에 상응할 수 있다. 이 경우, 아날로그 신호(ANLG)의 전압 레벨을 비교하기 위하여 기준 신호(REF)는 일정한 기울기를 갖고 상승 또는 하강하는 램프(ramp) 신호로 제공될 있다. 비교기(110)는 아날로그 신호(ANLG)의 전압 레벨과 기준 신호(REF), 즉 램프 신호의 전압 레벨을 비교하여, 전압 레벨이 동일하게 되는 시점에서 천이하는 비교 신호를 발생할 수 있다.
카운터 제어신호 생성기(120)는 비교기(110) 신호를 입력받고 후술한 카운터 회로(140)를 제어하기 위한 제어 신호를 생성한다. 즉, 카운터 회로(140)를 제어하기 위한 제어 신호는 아날로그-디지털 컨버터의 비교기(110) 신호를 이용하여 생성될 수 있다. 일예로, 카운터 제어신호 생성기(120)는 카운터 회로(140)의 제1 카운터(141)를 제어하기 위한 제1 제어 신호(CL1) 및 제2 카운터(142)를 제어하기 위한 제2 제어 신호(CL2)가 생성될 수 있다.
클럭 제어신호 생성기(130)는 카운터 회로(140)에 제공되는 클럭 신호를 생성할 수 있다. 여기서, 클럭 신호는 코스(Coarse) 클럭 신호(C_CLK) 및 파인(Fine) 클럭 신호(F_CLK)일 수 있다. 일예로, 코스 클럭 신호(C_CLK)는 카운터 회로(140)의 제1 카운터(141)에 입력될 수 있고, 파인 클럭 신호(F_CLK)는 제2 카운터(142)에 입력될 수 있다.
카운터 회로(140)는 제1 카운터(141) 및 제2 카운터(142)를 포함할 수 있다. 제1 카운터(141)는 카운터 제어신호 생성기(120)에서 생성된 제1 제어 신호(CL1)와 클럭 제어신호 생성기(130)에서 생성된 코스 클럭 신호(C_CLK)가 입력될 수 있다. 제2 카운터(142)는 카운터 제어신호 생성기(120)에서 생성된 제2 제어 신호(CL2)와 클럭 제어신호 생성기(130)에서 생성된 파인 클럭 신호(F_CLK)가 입력될 수 있다.
도 2는 종래의 Up/Down 카운터를 이용한 아날로그-디지털 컨버터의 동작을 나타낸 타이밍도이다.
도 3은 본 발명의 논리 시프트 카운터를 이용한 아날로그-디지털 컨버터의 동작을 나타낸 타이밍도이다.
도 2 및 도 3을 참조하면, 제1 카운터(141)와 제2 카운터(142)를 이용하여 상관 이중 샘플링(Correlated Double Sampling, CDS)이 수행된다. 상관 이중 샘플링은 기준값 대비 신호값을 샘플링하거나 읽어내는 방법으로, 보통 신호에 존재하는 오프셋 성분을 제거하고 순수한 신호 성분만을 취하기 위해 수행된다. 일예로, 이미지 센서에서는 픽셀간에 혹은 채널 간 오프셋이 존재하는데 이는 영상에서 고정패턴 노이즈의 원인이 된다. 이를 보정하기 위해 상관 이중 샘플링 동작이 수행된다. 이러한 상관 이중 샘플링은 기준값에 대한 디지털 결과와 신호값에 대한 디지털 결과의 차이를 발생시키기 위한 감산 연산이 수행된다.
도 2 및 도 3은 각각 종래의 Up/Down 카운터를 이용한 상관 이중 샘플링 동작과 본 발명의 논리 시프트 카운터를 이용한 상관 이중 샘플링 동작을 나타낸다.
상관 이중 샘플링 동작을 위해선 우선 리셋 전압(제1 아날로그 신호라 칭함)에 대한 디지털 값을 획득한 후 신호 전압(제2 아날로그 신호라 칭함)에 대한 디지털 값에서 감산이 이루어져야 한다. 일반적으로 2의 보수를 이용하면, 별도의 감산기 없이 연산을 수행 할 수 있기 때문에 상관 이중 샘플링을 위한 카운터는 보수 변환 알고리즘이 내장된다.
이러한 상관 이중 샘플링을 위해 제1 아날로그 신호와 제2 아날로그 신호 변환을 서로 반대 방향으로 카운팅함으로써 감산이 수행된다. 일예로, 제1 아날로그 신호를 Down 카운터로 변환하면 제1 아날로그 신호에 대한 보수를 얻을 수 있으며, 보수값을 유지한 상태로 Up 카운터로 구조를 변경하여 제2 아날로그 신호 변환을 수행함으로써 상관 이중 샘플링 동작을 수행할 수 있다.
이와 같은 동작을 수행하기 위해 종래의 Up/Down 카운터는 2개의 멀티플렉서(MUX)를 이용하여 데이터를 유지하거나, 카운터 동작 방향을 전환시킬 수 있다. 여기서, 멀티플렉서는 TG 스위치 2개로 구성되므로 종래의 Up/Down 카운터는 상관 이중 샘플링을 수행하기 위해 8개의 트랜지스터와 2개의 신호가 필요하다.
또한, 종래의 Up/Down 카운터의 동작 방식은 도 2에 도시한 타이밍도에서와 같이, 비교기(110)의 출력이 천이되는 시점(T1)까지 계속해서 토글링된다. 이때 카운터의 하위 비트는 천이 시점까지 빠른 주파수로 같은 값을 반복하게 되는데, 이는 카운터 동적 전력 소모의 주요한 원인이 된다.
이러한 하위 비트 카운터 동작은 특정 주기로 같은 코드 배열을 반복하므로 변환된 데이터의 하위 비트값은 비교기(110) 천이 시점부터 하위 카운터 주기까지의 잔여시간(Residue time)에 대한 데이터값과 보수 관계를 갖는다. 즉, 특정 하위 비트 신호의 주기를 기준으로 비교기(110) 천이 시점(T1)으로부터 해당 비트 주기까지만 하위 비트 카운터가 역방향으로 동작하면, 종래의 Up/Down 카운터 방식과 동일한 결과값을 얻을 수 있다.
따라서, 본 발명에 따른 논리 시프트 카운터(140)는 Up 카운터 방향으로 동작하는 상위 비트 카운터, 즉 제1 카운터(141)와 Down 카운터 방향으로 동작하는 하위 비트 카운터, 즉 제2 카운터(142)를 이용함으로써 토글링 횟수를 감소시키면서 데이터 변환이 수행될 수 있기 때문에 소비되는 동적 전력소모를 감소시킬 수 있다.
여기서, 제1 카운터(141)는 코스 카운팅 구간 동안 N 비트의 카운터 출력 신호 중 상위 M 비트 신호들을 발생시킬 수 있다. 또한, 제2 카운터(142)는 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안 N 비트의 카운터 출력 신호중 하위 N-M 비트 신호들을 발생시킬 수 있다. 여기서, N은 아날로그-디지털 컨버터의 해상도일 수 있으며, M보다 큰 자연수일 수 있다. 또한, M은 제1 카운터(141)의 해상도일 수 있으며, 3이상의 자연수일 수 있다.
이때, 코스 카운팅 구간 동안 발생되는 제1 주파수는 파인 카운팅 구간 동안 발생되는 제2 주파수의 2(N-M)배 또는 2(N-M-1)배일 수 있다.
일예로, 도 3에 도시한 본 발명의 논리 시프트 카운터를 이용한 타이밍도에서와 같이, 제1 카운터(141)는 코스 카운팅 구간 동안 카운터 제어신호 생성기(120)에서 생성된 제1 제어 신호(CL1)와 클럭 제어신호 생성기(130)에서 생성된 코스 클럭 신호(C_CLK)가 입력된다. 또한, 입력된 제1 제어 신호(CL1)의 제어에 의해 코스 카운팅 구간 동안 코스 클럭 신호(C_CLK)를 차단하고 출력을 유지한다. 즉, 출력되는 신호가 전체 5비트라고 가정했을 때, 5비트의 카운터 출력 신호 중 상위 2비트는 Up 카운터로 동작하며, 하위 3비트는 0으로 고정된다.
또한, 비교기(110)의 출력이 천이되는 시점(T1)부터는 제2 카운터(142)가 동작된다. 제2 카운터(142)는 파인 카운팅 구간 동안 카운터 제어신호 생성기(120)에서 생성된 제2 제어 신호(CL2)와 클럭 제어신호 생성기(130)에서 생성된 파인 클럭 신호(F_CLK)가 입력된다. 즉, 제2 카운터(142)는 제2 제어 신호(CL2)가 입력되는 T1 시점부터 코스 클럭 신호(C_CLK)의 에지까지 Down 카운터로 동작한다.
이는, 하위 비트가 특정 주기로 같은 코드 배열이 반복되어 변환된 데이터 값이, 비교기(110) 천이 시점(T1)부터 하위 카운터 주기까지의 잔여시간에 대한 데이터 값과 보수 관계를 갖는 종래의 Up/Down 카운터와 동일한 결과를 얻을 수 있다.
따라서, 본 발명의 논리 시프트 카운터(140)는 제2 카운터(142)가 제1 카운터(141)에서 변환되고 남은 잔여 시간에만 동작하여 변환된 데이터를 출력할 수 있다. 즉, 신호 데이터 변환에 불필요한 부분에서 빠른 주파수로 동작하는 제2 카운터(142)의 토글링을 제거함으로써 동적 전력 소모를 최소화 할 수 있다.
또한, 파인 클럭 신호(F_CLK)로 동작하는 제2 카운터(142)는 제1 카운터(141)와의 클럭 동기와 문제로 인해 발생할 수 있는 경계선 코드 에러(Boundary code error)를 보상하기 위한 여분의 코드(Redundancy code)를 할당할 수 있다.
계속해서, 제1 카운터(141) 및 제2 카운터(142)는 상관 이중 샘플링 동작을 수행하기 위해 논리 시프트(Logical Shift)셀을 포함할 수 있다.
도 4 내지 도 7은 본 발명의 논리 시프트 셀의 실시예를 나타낸 회로도들이다.
여기서, 도 4 및 도 6에 도시한 회로는 상승 에지 기반 논리 시프트 셀(200)의 실시예를 나타내고, 도 5 및 도 7은 하강 에지 기반 논리 시프트 셀(200)의 실시예를 나타낸다.
우선, 도 4를 참조하면, 논리 시프트 셀(200)은 D플립플롭(210) 및 NOR 게이트(220)와 NOR 게이트(220)에 입력되는 보수 연산 제어신호 단자(ENA_CDS[n])를 포함할 수 있다.
여기서 도 4(a)는 NOR 게이트(220)의 입력에 D플립플롭(210)의 비반전 출력 단자와 보수 변환 연산 제어신호 단자(ENA_CDS[n])가 연결되는 실시예를 나타낸다. 즉, NOR 게이트(220)에는 비반전 출력 단자에서 출력된 신호와 보수 변환 연산 제어신호 단자(ENA_CDS[n])에서 출력된 제어신호(CDS[n])가 입력될 수 있다. 이때, D플립플롭(210)의 원본 코드에 대한 비트 신호(D[n])는 반전 출력 단자에서 출력될 수 있다.
도 4(b)는 NOR 게이트(220)의 입력에 D플립플롭(210)의 반전 출력 단자와 보수 변환 연산 제어신호 단자(ENA_CDS[n])가 연결되는 실시예를 나타낸다. 즉, NOR 게이트(220)에는 반전 출력 단자에서 출력된 신호와 보수 변환 연산 제어신호 단자(ENA_CDS[n])에서 출력된 제어신호(CDS[n])가 입력될 수 있다. 이때, D플립플롭(210)의 원본 코드에 대한 비트 신호(D[n])는 비반전 출력 단자에서 출력될 수 있다.
즉, NOR 게이트(220)를 이용한 상승 에지 기반 논리 시프트 셀(200)의 경우, D플립플롭(210)에 NOR 게이트(220)가 연결되는 단자와 비트 신호(D[n])가 출력되는 단자를 서로 대응되는 출력 단자로 연결되도록 함으로써 동일한 동작 결과를 얻을 수 있다.
도 5를 참조하면, 논리 시프트 셀(200)은 D플립플롭(210) 및 NAND 게이트(230)와 NAND 게이트(230)에 입력되는 보수 연산 제어신호 단자(ENA_CDS[n])를 포함할 수 있다.
여기서 도 5(a)는 NAND 게이트(230)의 입력에 D플립플롭(210)의 반전 출력 단자와 보수 변환 연산 제어신호 단자(ENA_CDS[n])가 연결되는 실시예를 나타낸다. 즉, NAND 게이트(230)에는 반전 출력 단자에서 출력된 신호와 보수 변환 연산 제어신호 단자(ENA_CDS[n])에서 출력된 제어신호(CDS[n])가 입력될 수 있다. 이때, D플립플롭(210)의 원본 코드에 대한 비트 신호(D[n])는 반전 출력 단자에서 출력 될 수 있다.
도 5(b)는 NAND 게이트(230)의 입력에 D플립플롭(210)의 비반전 출력 단자와 보수 변환 연산 제어신호 단자(ENA_CDS[n])가 연결되는 실시예를 나타낸다. 즉, NAND 게이트(230)에는 비반전 출력 단자에서 출력된 신호와 보수 변환 연산 제어신호 단자(ENA_CDS[n])에서 출력된 제어신호(CDS[n])가 입력될 수 있다. 이때, D플립플롭(210)의 원본 코드에 대한 비트 신호(D[n])는 비반전 출력 단자에서 출력될 수 있다.
즉, NAND 게이트(230)를 이용한 하강 에지 기반 논리 시프트 셀(200)의 경우, D플립플롭(210)에 NAND 게이트(230)가 연결되는 단자와 비트 신호(D[n])가 출력되는 단자를 서로 동일한 단자로 연결되도록 함으로써 동일한 동작 결과를 얻을 수 있다.
도 6 및 도 7은 멀티플렉서를 이용한 논리 시프트 셀의 실시예를 나타낸다.
우선, 도 6을 참조하면, 상승 에지 기반 논리 시프트 셀(200)은 D플립플롭(210) 및 멀티플렉서(240)와 멀티플렉서(240)에 입력되는 보수 연산 제어신호 단자(ENA_CDS[n])를 포함할 수 있다.
여기서 도 6(a)는 멀티플렉서(240)의 입력에 D플립플롭(210)의 반전 출력 단자와 GND가 연결되고, 제어신호로 보수 변환 연산 제어신호 단자(ENA_CDS[n])가 연결되는 실시예를 나타낸다. 이때, D플립플롭(210)의 원본 코드에 대한 비트 신호(D[n])는 반전 출력 단자에서 출력 될 수 있다.
도 6(b)는 멀티플렉서(240)의 입력에 D플립플롭(210)의 비반전 출력 단자와 VDD가 연결되고, 제어신호로 보수 변환 연산 제어신호 단자(ENA_CDS[n])가 연결되는 실시예를 나타낸다. 이때, D플립플롭(210)의 원본 코드에 대한 비트 신호(D[n])는 비반전 출력 단자에서 출력 될 수 있다.
계속해서, 도 7을 참조하면, 상승 에지 기반 논리 시프트 셀(200)은 D플립플롭(210) 및 멀티플렉서(240)와 멀티플렉서(240)에 입력되는 보수 연산 제어신호 단자(ENA_CDS[n])를 포함할 수 있다.
여기서 도 7(a)는 멀티플렉서(240)의 입력에 D플립플롭(210)의 반전 출력 단자와 GND가 연결되고, 제어신호로 보수 변환 연산 제어신호 단자(ENA_CDS[n])가 연결되는 실시예를 나타낸다. 다만, D플립플롭(210)의 원본 코드에 대한 비트 신호(D[n])는 비반전 출력 단자에서 출력 될 수 있다.
도 7(b)는 멀티플렉서(240)의 입력에 D플립플롭(210)의 비반전 출력 단자와 VDD가 연결되고, 제어신호로 보수 변환 연산 제어신호 단자(ENA_CDS[n])가 연결되는 실시예를 나타낸다. 다만, D플립플롭(210)의 원본 코드에 대한 비트 신호(D[n])는 반전 출력 단자에서 출력 될 수 있다.
즉, 멀티플렉서(240)를 이용한 상승 에지 기반 논리 시프트 셀(200)의 경우, D플립플롭(210)에 멀티플렉서(240)가 연결되는 단자와 비트 신호(D[n])가 출력되는 단자를 서로 동일한 단자로 연결되도록 함으로써 동일한 동작 결과를 얻을 수 있다.
또한, 멀티플렉서(240)를 이용한 하강 에지 기반 논리 시프트 셀(200)의 경우, D플립플롭(210)에 멀티플렉서(240)가 연결되는 단자와 비트 신호(D[n])가 출력되는 단자를 서로 대응되는 출력 단자로 연결되도록 함으로써 동일한 동작 결과를 얻을 수 있다.
상술한 도 4 내지 도 7에 도시한 논리 시프트 셀(200)은 상관 이중 샘플링을 위해 보수화를 수행하기 위한 논리 게이트(220,230) 및 멀티플렉서(240)를 이용한 실시예를 나타내며, 논리 게이트(220,230) 및 멀티플렉서(240)에 입력되는 보수 연산 제어신호 단자(ENA_CDS[n])의 제어신호(CDS[n])를 순차적으로 변경시킴으로써 동일한 결과의 보수화를 달성할 수 있다.
상술한 논리 시프트 셀(200)을 포함하여 보수화를 수행하는 논리 시프트 카운터의 동작 방법을 아래에 상세히 설명한다.
도 8은 본 발명의 논리 시프트 카운터를 이용한 보수화 변환의 일실시예를 나타낸 도면이다.
도 9는 본 발명의 논리 시프트 카운터를 이용한 보수화 변환의 알고리즘을 나타낸 도면이다.
도 8 및 도 9을 참조하면, 본 발명에 따른 논리 시프트 카운터의 보수화 변환 알고리즘은 원본 코드인 N비트 코드 데이터에서 원본 코드의 MSB 자릿수를 제외한 나머지 코드에 대해 자릿수 올림을 시행하고, 자릿수 올림하여 얻은 코드값을 원본 코드에서 감산하면 원본 코드에 대한 보수 데이터를 얻을 수 있다.
일예로, 도 8에 도시한 바와 같이, 원본 코드가 011의 3비트 코드라 가정하고 논리 시프트 알고리즘을 이용하여 보수화를 진행하려면, 우선 원본 코드인 011중 MSB 자릿수인 0을 제외하고, 나머지 11 코드를 자리올림한다. 자리 올림된 11 코드의 최하위 코드에는 0이 입력된다. 즉, 011의 3비트 코드를 논리 시프트하여 110의 코드를 얻을 수 있다. 이렇게 얻어진 110의 코드를 원본 코드인 011에서 감산하면 101의 데이터를 얻을 수 있다. 여기서, 원본 코드인 011 코드는 최상위 코드가 0이기 때문에 논리 시프트된 코드인 110을 빼주기 위해선 최상위 코드인 0앞에 1의 코드가 있다고 가정하고 감산을 수행한다.
즉, 원본 코드인 011에서 논리 시프트된 110을 감산함으로써 101의 보수 데이터를 얻을 수 있다.
동일한 방법으로 도 9에 도시한 다른 실시예의 코드들을 상술한 논리 시프트 알고리즘을 이용하여 보수화를 진행하면 간단히 보수화 데이터를 얻을 수 있다.
도 10은 본 발명의 상승 에지 기반 논리 시프트 카운터의 일실시예를 나타낸 회로도이다.
도 11 및 도 12는 도 10에 도시한 논리 시프트 카운터를 이용하여 보수화를 수행하는 방법을 나타낸 도면이다.
도 13은 도 10에 도시한 논리 시프트 카운터의 타이밍도이다.
도 10 내지 도 13을 참조하면, 도 10에 도시한 상승 에지 기반 논리 시프트 카운터(positive-edge triggered)(140)는 도 4(a)에 도시한 논리 시프트 셀(200)을 이용하여, 3비트의 논리 시프트 카운터를 구성한 일실시예를 나타낸다.
도 10에 도시한 바와 같이, 3비트의 논리 시프트 카운터(140)는 3개의 D플립플롭(211,212,213)과 2개의 NOR 게이트(221,222) 및 NOR 게이트(221,222)에 각각 입력되는 보수 연산 제어신호 단자(CDS[1],CDS[2])를 포함할 수 있다. 여기서 D플립플롭(211,212,213)과 NOR 게이트(221,222) 간의 연결 구성은 도 4(a)에 도시한 논리 시프트 셀(200)과 동일할 수 있다.
즉, 제1 NOR 게이트(221)의 입력은 제2 D플립플롭(212)의 비반전 출력 단자와 제1 보수 연산 제어신호 단자(CDS[1])와 연결되고, 출력은 제1 D플립플롭(211)의 입력 단자와 연결된다. 또한, 제2 NOR 게이트(222)의 입력은 제3 D플립플롭(213)의 비반전 출력 단자와 제2 보수 연산 제어신호 단자(CDS[2])와 연결되고, 출력은 제2 D플립플롭(212)의 입력 단자와 연결된다. 여기서, 제1 D플립플롭(211), 제2 D플립플롭(212) 및 제3 D플립플롭(213)의 반전 출력 단자는 원본 코드에 대한 비트 신호(D[0],D[1],D[2])가 각각 출력된다.
3비트의 논리 시프트 카운터(140)를 이용한 상관 이중 샘플링 동작을 설명하기 위해 상술한 011의 3비트 코드를 일예로 하여 설명한다.
우선 제1 아날로그 신호에 대한 변환이 진행되는 동안 보수 연산 제어신호 단자(ENA_CDS[n])에서 출력되는 제어신호는 0의 값을 가진다. 여기서 신호 변환 페이즈에서 NOR 게이트(220)는 인버터와 동일한 역할을 수행함으로 카운터 회로(140)는 Down 카운터처럼 동작한다. 변환이 완료된 이후 보수 변환 페이즈가 시작되면, 도 11(a)에서와 같이 각각의 NOR 게이트(220)에 입력되는 보수 연산 제어신호(CDS[n])는 상위 비트 신호부터 순차적으로 1로 인가 된 후 다시 0으로 인가된다. 여기서, 보수 연산 제어신호(CDS[n])를 순차적으로 1을 인가한 후 다시 0으로 인가하는 이유는 보수 연산 제어신호(CDS[n])의 신호 변화를 통해 원본 코드의 값(0 또는 1)에 따라 상위 카운터에 캐리(Carry)를 생성하기 위함이다.
만약, D플립플롭(210)의 비반전 출력 단자에서 출력되는 출력 신호가 0이 출력되면, 출력된 0의 신호값에 의해 NOR 게이트(220)를 통해 출력되는 출력값은 보수 연산 제어신호 단자(ENA_CDS[n])에서 출력되는 제어신호값(CDS[n])에 따라 0 또는 1이 출력될 수 있다. 일예로, 비반전 출력 단자에서 출력되는 신호값이 0이고, 보수 연산 제어신호 단자(ENA_CDS[n])에서 출력되는 제어신호값(CDS[n])이 0일 경우, NOR 게이트(220)에서 출력되는 출력값은 1이 출력된다. 또한, 비반전 출력 단자에서 출력되는 출력값이 0이고, 보수 연산 제어신호 단자(ENA_CDS[n])에서 출력되는 제어신호값(CDS[n])이 1일 경우, NOR 게이트(220)에서 출력되는 출력값은 0이 출력된다. 즉, D플립플롭(210)의 비반전 출력 단자에서 출력되는 출력 신호가 0이 출력되면, 보수 연산 제어신호 단자(ENA_CDS[n])에서 출력되는 제어신호값(CDS[n])에 따라 NOR 게이트(220)에서 출력되는 출력값도 변경된다.
만약, D플립플롭(210)의 비반전 출력 단자에서 출력되는 출력 신호가 1이 출력되며, 출력된 1의 신호값에 의해 NOR 게이트(220)를 통해 출력되는 출력값은 보수 연산 제어신호 단자(ENA_CDS[n])에서 출력되는 제어신호값(CDS[n])에 상관없이 0으로 출력된다. 이는 입력되는 두 개의 신호 중 적어도 하나의 값이 1이 입력되면 출력은 0으로 출력되는 NOR 게이트의 특징에 기인한다. 따라서, D플립플롭(210)의 비반전 출력 단자에서 출력되는 출력 신호가 1이 출력되면, 보수 연산 제어신호 단자(ENA_CDS[n])에서 출력되는 제어신호값(CDS[n])이 변경된다 하더라도 NOR 게이트(220)에서 출력되는 출력값은 변경되지 않는다.
이러한 동작방법을 이용하여 도 11(a)의 동작을 설명하면, 제2 D플립플롭(212)의 반전 출력 단자는 1의 값을 출력하고, 비반전 출력 단자에서 출력되는 출력 신호는 0의 값을 출력한다. 또한, 제1 보수 연산 제어신호 단자(CDS[1])에서 출력되는 제어신호는 0->1->0으로 변경된다. 즉, 제1 NOR 게이트(221)는 제2 D플립플롭(212)에서 출력된 0의 신호와 제1 보수 연산 제어신호 단자(CDS[1])에서 출력된 0->1->0 신호가 입력된다. 따라서, 제1 NOR 게이트(221)에서 출력되는 출력값은 1에서 0으로 변경 된 후 다시 1로 변경된다.
즉, 논리 시프트 셀(200)의 출력은 0에서 1로 스위칭 되며, 이러한 신호 변화에 의해 상위 카운터에 캐리를 생성한다. 여기서, 논리 시프트 카운터(140)는 Down 카운터 기반이므로 하위 자릿수 값을 기반으로 한 캐리의 생성은 상위 자리수에 대한 감산을 의미한다.
따라서, 도 11(a)의 동작에 의해 도 11(b)에 도시한 바와 같이, 011의 원본 코드에서 캐리에 의해 생성된 100의 코드를 감산하여 111의 결과 데이터를 얻는 것과 같은 연산이 수행될 수 있다.
계속해서, 도 11(a)에서와 같은 방법으로 도 12(a)의 연산이 수행될 수 있다. 즉, 제3 플립플롭(213)의 반전 출력 단자는 1의 값을 출력하고, 비반전 출력 단자는 0의 값을 출력한다. 또한, 제2 보수 연산 제어신호 단자(CDS[2])에서 출력되는 제어신호는 0->1->0으로 변경된다. 즉, 제2 NOR 게이트(222)는 제3 D플립플롭(213)에서 출력된 0의 신호와 제2 보수 연산 제어신호 단자(CDS[2])에서 출력된 0->1->0 신호가 입력된다. 따라서, 제2 NOR 게이트(222)에서 출력되는 출력값은 1에서 0으로 변경 된 후 다시 1로 변경된다. 즉, 논리 시프트 셀(200)의 출력이 0에서 1로 스위칭 되기 때문에, 도 11에서와 같이 상위 카운터에 캐리를 생성한다.
따라서, 도 12(b)에 도시한 바와 같이, 변환된 111의 코드에서 010의 코드를 감산하여 101의 결과 데이터를 얻는 것과 같은 연산이 수행될 수 있다.
즉, 도 11과 도 12의 동작에 의해 도 8에 도시한 논리 시프트 카운터(140)를 이용한 보수화 알고리즘을 달성할 수 있다.
도 13에 도시한 타이밍도는 도 11과 도 12의 논리 시프트 카운터의 동작에 의해 보수화가 진행되는 타이밍도를 나타낸다.
즉, 보수 연산 제어신호(CDS[n])를 상위 코드부터 순차적 동작시킴으로써 MSB를 제외한 모든 자릿수에서 차상위 코드를 기반으로 하는 자릿수 이동 감산 연산을 수행할 수 있으므로 본 발명의 논리 시프트 알고리즘 기반 보수변환이 가능하다. 또한, 인가되는 보수 연산 제어신호(CDS[n])의 수는 원본 코드의 비트 수보다 하나 적은 수를 가질 수 있다. 일예로, 원본 코드의 비트 수가 5비트이면 4개의 보수 연산 제어신호(CDS[n])가 상위 코드부터 순차적으로 인가될 수 있으며, 원본 코드의 비트 수가 4비트이면 3개의 보수 연산 제어신호(CDS[n])가 상위 코드부터 순차적으로 인가될 수 있다.
도 14는 본 발명의 하강 에지 기반 논리 시프트 카운터의 일실시예를 나타낸 회로도이다.
도 14를 참조하면, 하강 에지 기반 논리 시프트 카운터(negative-edge triggered)는 상승 에지 기반 논리 시프트 카운터와 동일하게 3개의 D플립플롭(211,212,213)과 보수 연산 제어신호 단자(ENA_CDS[n])가 사용되되, NOR 게이트(220) 대신 NAND 게이트(230)가 사용될 수 있다. 여기서, D플립플롭(211,212,213)과 NAND 게이트(231,232) 간의 연결 구성은 도 5(a)에 도시한 논리 시프트 셀(200)과 동일할 수 있다.
즉, 제1 NAND 게이트(231)의 입력은 제2 D플립플롭(212)의 반전 출력 단자와 제1 보수 연산 제어신호 단자(CDS[1])와 연결되고, 출력은 제1 D플립플롭(211)의 입력 단자와 연결된다. 또한, 제2 NAND 게이트(232)의 입력은 제3 D플립플롭(213)의 반전 출력 단자와 제2 보수 연산 제어신호 단자(CDS[2])와 연결되고, 출력은 제2 D플립플롭(212)의 입력 단자와 연결된다. 여기서, 제1 D플립플롭(211), 제2 D플립플롭(212) 및 제3 D플립플롭(213)의 반전 출력 단자는 원본 코드에 대한 비트 신호(D[0],D[1],D[2])가 각각 출력된다.
따라서, 하강 에지 기반 논리 시프트 카운터는 NAND 게이트(230)가 D플립플롭(210)의 반전 출력 단자에 연결되는 차이만 있을 뿐 동작 방식은 상술한 상승 에지 기반 논리 시프트 카운터와 동일하다.
상술한 바와 같이, 본 발명의 논리 시프트 카운터는 1개의 로직 게이트(NOR 게이트 또는 NAND 게이트) 또는 멀티플렉서와 1개의 제어신호만으로 상관 이중 샘플링 동작 구현이 가능하다. 즉, 논리 시프트 알고리즘은 감산을 위한 Down 카운터 및 차상위 코드를 기반으로 상위 코드에 캐리를 생성해 줄 수 있는 논리 회로로 구현할 수 있다. 따라서, 상관 이중 샘플링을 위해 종래의 Up/Down 카운터는 8개의 트랜지스터와 2개의 신호가 필요한 반면, 본 발명에 따른 논리 시프트 카운터는 4개의 트랜지스터와 1개의 신호로만으로 구성된다. 즉, 본 발명의 논리 시프트 카운터는 종래의 Up/Down 카운터와 비교하여 동일한 해상도에서 카운터를 구성하는 회로 구성을 단순화 할 수 있고, 회로가 차지하는 전체 면적을 축소시킬 수 있는 장점이 있다.
도 15는 본 발명의 논리 시프트 카운터와 종래의 Up/Down 카운터의 동작을 비교하기 위한 타이밍도이다.
도 15를 참조하면, 종래의 Up/Down 카운터는 카운터의 하위 비트가 비교기(110)의 출력이 천이되는 시점까지 계속해서 토글링되나, 본 발명에 따른 가중이 이동 카운터는 카운터의 하위 비트가 비교기(110)의 출력이 천이되는 시점까지는 0의 값을 유지하고, 파인 카운팅 구간에서만 카운터의 하위 비트가 토글링 되는 것을 확인할 수 있다. 또한, 보수화 과정에서 보수 연산 제어신호가 순차적으로 변경됨으로써 보수화가 진행되는 것을 확인할 수 있다.
도 16은 본 발명의 논리 시프트 카운터와 종래의 Up/Down 카운터의 소비 전력을 비교하기 위한 그래프이다.
도 16를 참조하면, 도 16은 본 발명의 논리 시프트 카운터와 종래의 Up/Down 카운터 구조에서 8비트 카운터에 대한 전력 소모 비교 그래프를 나타낸다.
그래프에서와 같이, 종래의 Up/Down 카운터는 코드 크기에 비례하여 동적 전력 소모가 증가하는 반면, 본 발명에 따른 논리 시프트 카운터는 토글링 횟수가 감소한 만큼 동적 전력 소모가 감소된 것을 확인할 수 있다. 따라서, 본 발명의 논리 시프트 카운터는 종래의 Up/Down 카운터 구조에 비해 소비되는 동적 전력소모를 감소시킬 수 있는 효과가 있다.
상술한 바와 같이, 본 발명에 따른 논리 시프트 카운터를 이용한 아날로그-디지털 컨버터는 논리 시프트 알고리즘에 의해 종래의 Up/Down 카운터에 비해 트랜지스터 및 제어 신호의 개수를 줄일 수 있다. 또한, 불필요한 카운터 토글링 횟수를 줄일 수 있기 때문에 동일한 해상도에서 면적을 줄이고, 동적 전력소모를 감소시킬 수 있다. 따라서, 적은 면적, 적은 전력소모 만으로 상관 이중 샘플링을 구현할 수 있는 효과가 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
110 : 비교기 120 : 카운터 제어신호 생성기
130 : 클럭 제어신호 생성기 140 : 카운터 회로
141 : 제1 카운터 142 : 제2 카운터
200 : 논리 시프트 셀 210 : D플립플롭
220 : NOR 게이트 230 : NAND 게이트
240 : 멀티플렉서
ENA_CDS[n] : 보수 변환 연산 제어신호 단자

Claims (17)

  1. 입력 아날로그 신호 및 기준 신호를 비교하여 비교 신호를 발생시키는 비교기;
    상기 비교기의 출력 신호를 입력받고, 카운터 회로를 제어하기 위한 제어신호를 생성하는 카운터 제어신호 생성기; 및
    상기 카운터 회로를 제어하기 위한 코스(Coarse) 클럭신호 및 파인(Fine) 클럭신호를 생성하는 클럭 제어신호 생성기를 포함하고,
    상기 카운터 회로는,
    상기 카운터 제어신호 생성기에서 생성되는 제1 제어 신호와 상기 코스(Coarse) 클럭 신호가 입력되어 제1 비트 신호를 출력하는 제1 카운터; 및
    상기 카운터 제어신호 생성기에서 생성되는 제2 제어 신호와 상기 파인(Fine) 클럭 신호가 입력되어 제2 비트 신호를 출력하는 제2 카운터를 포함하는 아날로그-디지털 컨버터.
  2. 제1항에 있어서,
    상기 제1 카운터 및 제2 카운터는 보수 변환 연산 제어신호 단자에서 출력된 제어신호에 의해 상관 이중 샘플링 동작을 수행하는 논리 시프트(Logical Shift) 셀을 포함하는 아날로그-디지털 컨버터.
  3. 제2항에 있어서, 상기 논리 시프트 셀은,
    반전 또는 비반전 출력 단자에서 비트 신호를 출력하는 D플립플롭; 및
    상기 D플립플롭과 상기 보수 변환 연산 제어신호 단자에 연결된 NOR 게이트, NAND 게이트 또는 멀티플렉서를 포함하는 아날로그-디지털 컨버터.
  4. 제3항에 있어서,
    상기 논리 시프트 셀은 서로 다수 연결되되, 상기 NOR 게이트, 상기 NAND 게이트 또는 상기 멀티플렉서의 출력이 상위에 배치된 상기 논리 시프트 셀의 상기 D플립플롭 입력 단자를 통해 입력되도록 서로 연결되는 것인 아날로그-디지털 컨버터.
  5. 제4항에 있어서, 상기 논리 시프트 셀이 상승 에지 기반일 경우,
    상기 NOR 게이트 또는 상기 멀티플렉서가 상기 D플립플롭 및 상기 보수 변환 연산 제어신호 단자에 연결되는 것인 아날로그-디지털 컨버터.
  6. 제4항에 있어서, 상기 논리 시프트 셀이 하강 에지 기반일 경우,
    상기 NAND 게이트 또는 상기 멀티플렉서가 상기 D플립플롭 및 상기 보수 변환 연산 제어신호 단자에 연결되는 것인 아날로그-디지털 컨버터.
  7. 제5항에 있어서, 상기 NOR 게이트의 입력은,
    상기 D플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호가 상기 반전 출력 단자에서 출력되면, 상기 비반전 출력 단자에 연결되고,
    상기 비트 신호가 상기 비반전 출력 단자에서 출력되면, 상기 반전 출력 단자에 연결되는 것인 아날로그-디지털 컨버터.
  8. 제5항에 있어서, 상기 멀티플렉서의 입력은,
    상기 D플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호를 출력하는 상기 D플립플롭의 출력 단자와 동일한 출력 단자에 연결되는 것인 아날로그-디지털 컨버터.
  9. 제6항에 있어서, 상기 NAND 게이트의 입력은,
    상기 D플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호를 출력하는 상기 D플립플롭의 출력 단자와 동일한 출력 단자에 연결되는 것인 아날로그-디지털 컨버터.
  10. 제6항에 있어서, 상기 멀티플렉서의 입력은,
    상기 D플립플롭의 반전 또는 비반전 출력 단자에 연결되되, 상기 비트 신호가 상기 반전 출력 단자에서 출력되면, 상기 비반전 출력 단자에 연결되고,
    상기 비트 신호가 상기 비반전 출력 단자에서 출력되면, 상기 반전 출력 단자에 연결되는 것인 아날로그-디지털 컨버터.
  11. 제5항 또는 제6항에 있어서,
    상기 D플립플롭에서 상기 비트 신호를 출력하는 출력 단자의 신호가 1이면, 상기 보수 변환 연산 제어신호 단자에서 출력된 제어신호의 변화에 따라 상기 논리 시프트 셀의 출력 신호는 0에서 1로, 또는 1에서 0으로 스위칭 되며,
    상기 D플립플롭에서 상기 비트 신호를 출력하는 출력 단자의 신호가 0이면, 상기 보수 변환 연산 제어신호 단자에서 출력된 제어신호에 상관없이 상기 논리 시프트 셀의 출력 신호값은 유지되는 것인 아날로그-디지털 컨버터.
  12. 제11항에 있어서,
    상기 논리 시프트 셀의 스위칭에 의한 신호 변화에 의해, 상기 신호가 변화된 논리 시프트 셀의 상위에 배치된 상기 논리 시프트 셀에 캐리(carry)를 형성하는 것인 아날로그-디지털 컨버터.
  13. 제12항에 있어서,
    상기 논리 시프트 셀에서 출력되는 비트 신호에 의한 코드는 상기 캐리에 의해 형성된 코드와 감산 연산이 수행되되,
    상기 캐리에 의해 형성된 코드는, 상기 캐리가 형성된 상기 논리 시프트 셀이 1의 비트 신호를 출력하고, 상기 캐리가 형성된 논리 시프트 셀과 연결된 나머지 논리 시프트 셀이 0의 비트 신호를 출력하여 형성된 코드인 것인 아날로그-디지털 컨버터.
  14. 제1항에 있어서,
    상기 제1 카운터는 코스 카운팅 구간 동안 N 비트의 카운터 회로 출력 신호 중 상위 M 비트 신호들을 발생하고(N은 M 보다 큰 자연수, M은 3이상의 자연수),
    상기 제2 카운터는 상기 코스 카운팅 구간에 연속하는 파인 카운팅 구간 동안 상기 N 비트의 카운터 회로 출력 신호중 하위 N-M 비트 신호들을 발생하는 것인 아날로그-디지털 컨버터.
  15. 제14항에 있어서,
    상기 상위 M 비트 신호들은 업(up) 카운팅으로 동작하고, 상기 하위 N-M 비트 신호들은 다운(down) 카운팅으로 동작하는 것인 아날로그-디지털 컨버터.
  16. 제14항에 있어서,
    상기 코스 카운팅 구간 동안 발생되는 제1 주파수는 상기 파인 카운팅 구간 동안 발생되는 제2 주파수의 2(N-M)배 또는 2(N-M-1)배인 것인 아날로그-디지털 컨버터.
  17. 제14항에 있어서,
    상기 코스 카운팅 구간 동안 상기 하위 N-M 비트 신호들은 차단되는 것인 아날로그-디지털 컨버터.
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