JP3918046B2 - ディジタルプログラマブル移相器及びこのような移相器を用いるa/d変換器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、移相すべき入力信号を受信する第1入力端子と、ディジタル制御信号を受信する第2入力端子と、入力信号に対し制御信号により決定される値Xの移相を有する出力信号を出力する出力端子とを有するプログラマブル移相器であって、
当該プログラマブル移相器の第1入力端子に接続された入力端子と、入力信号に対し直角位相を有する信号を出力する出力端子とを有する直角移相モジュールと、
各々第1及び第2入力端子と1つの出力端子を有する2つの乗算器であって、第1乗算器の第1入力端子がプログラマブル移相器の第1入力端子に接続され、第2乗算器の第1入力端子が直角移相モジュールの出力端子に接続され、第1及び第2乗算器の第2入力端子が制御信号に基づいてエラボレートされた信号により規定された値V.cos(X)及びV.sin(X)をそれぞれ受信し(ここで、VはDC電圧である)、第1乗算器の出力端子がその第1入力端子に受信された信号にV.cos(X)にほぼ等しい値を乗算して得られる信号を出力し、第2乗算器の出力端子がその第1入力端子に受信された信号にV.sin(X)にほぼ等しい値を乗算して得られる信号を出力する2つの乗算器と、
第1乗算器の出力端子に接続された第1入力端子、第2乗算器の出力端子に接続された第2入力端子及び当該プログラマブル移相器の出力端子に接続された出力端子を有し、その第1及び第2入力端子に受信された信号の和から得られる信号を出力端子に出力する加算器と、
を具えるプログラマブル移相器に関するものである。
【0002】
【従来の技術】
このようなプログラマブル移相器は英国特許第1527603号明細書から既知である。これに記載された移相器は、アナログ制御信号に基づいて、V.sin(X)にほぼ等しい値を有する第1アナログ電圧及びV.cos(X)にほぼ等しい値を有する第2アナログ電圧を発生するポテンシオメータを具えている。第1乗算器において、例えば A.cosωt の形の入力信号に、その第2入力端子に受信される信号、即ちV.cos(X)が乗算され、第2乗算器において、入力信号に対し直角位相を有し A.sinωt の形で表される信号に、その第2入力端子に受信される信号、即ちV.sin(X)が乗算される。従って、加算器の出力信号は A'.(cosωt.cos(X)+sinωt.sin(X)) の形になり、これは A'.cos(ωt-X)に対応する。従って、制御信号により間接的に決定されるXの値により出力信号の入力信号に対する移相値が決まる。ポテンシオメータのアナログ特性のために、ポテンシオメータが制御信号に基づいて発生する電圧の値は精度に欠ける。これらの電圧に発生する、抑制困難な誤差が、同じくアナログ特性のために追加の誤差を発生する乗算器内で増大される。これらの累積誤差が所望の移相値とプログラマブル移相器により実際に得られる移相値と間にかなり大きな差を導入しうる。
【0003】
【発明が解決しようとする課題】
本発明の目的は、誤差を導入し易い演算をディジタル形式で実行するプログラマブル移相器を提供することによりこの欠点をほぼ解消することにある。
【0004】
【課題を解決するための手段】
この目的のために、本発明は頭書に記載したタイプのプログラマブル移相器において、制御信号がV.cos(X)にほぼ等しい値を規定する第1制御ワードと、V.sin(X)にほぼ等しい値を規定する第2制御ワードとにより構成され、第1及び第2乗算器の第2入力端子がディジタル形であって、前記第1及び第2制御ワードをそれぞれ受信し、且つ各乗算器が、その第1入力端子に受信された信号にその第2入力端子に受信された信号を乗算する手段を具えていることを特徴とする。
【0005】
このようなプログラマブル移相器においては、制御ワードの内容が離散ディジタル値を示し、不可避の近似誤差を導入するが、これらの誤差は完全に既知であり、制御可能である。これらの誤差は、制御ワードのフォーマットの適切な選択により最少にすることができ、制御ワードのフォーマットを大きくすればするほど、離散ディジタル値の分解能が良くなり、近似誤差が小さくなる。
【0006】
本発明の一実施例では、乗算器をディジタル乗算器とする。アナログ乗算器と異なり、このような乗算器は追加の誤差を導入しない。
乗算器の実施例は、制御ワード内のV.cos(X)及びV.sin(X)の値を規定するのに使用する符号及び所要精度の関数として種々に実現することができる。
【0007】
本発明の特定の実施例は、上述したプログラマブル移相器において、制御ワードのフォーマットがNビットであり、各乗算器が、
N−1個のスイッチを具え、各スイッチが第1及び第2端子とスイッチ動作を制御する制御入力端子とを有し、各スイッチの第1端子が該乗算器の第1入力端子に接続され、N−1個の制御入力端子が該乗算器の第2入力端子からN−1個のビットを受信するスイッチング段と、
1つの出力端子とN−1個の入力端子を有し、各入力端子が前記スイッチング段のN−1個のスイッチの1つの第2端子に接続された加算器と、
前記加算器の出力端子に接続された第1入力端子と、該乗算器の第2入力端子から、前記スイッチング段のどのスイッチも制御しない符号ビットというビットを受信する制御入力端子と、該乗算器の出力端子を構成する出力端子とを有し、符号ビットがアクティブ状態の場合にその第1入力端子に受信された信号の符号の反転動作を行い、符号ビットがイナクティブ状態の場合にホロワとして動作する反転モジュールと、
を具えることを特徴とする。
【0008】
このようなプログラマブル移相器においては、各制御ワードの内容のディジタル値が、アクティブレベルにあるビット、即ちスイッチを導通せしめるビットの総数(符号ビットは除く)に対応する。この符号化は、符号ビットを除いて第1及び第2制御ワードの値が互いに相補関係になるため、有利である。即ち、制御信号のエラボレーションが簡単になる。
【0009】
本発明の好適実施例は移相器の精度に影響を及ぼすことなく制御ワードの大きさの低減、従って乗算器内の加算器の大きさの低減を可能にする。
このようなプログラマブル移相器の実施例においては、N−1個の増幅器からなる増幅器段を各乗算器内に挿入し、各増幅器が該乗算器の第1入力端子に接続された入力端子と、加算器の入力端子の1つに接続されたスイッチング段のN−1個のスイッチの1つによりアクティブ又はデアクティブ状態に制御される出力端子とを有し、第i番増幅器の利得Gi (i=1〜N−1)が、該第i番増幅器の出力端子をアクティブ又はデアクティブ状態に制御するスイッチを制御するビットの制御ワード内の重みのK倍であることを特徴とする。
【0010】
制御ワードを構成する各ビットに特定の重みを割り当てることにより、このような符号化システムは前記ビットの組合せにより発生される値の範囲を拡張することができる。この利点はNビットで2N の整数値を表すことができる2進符号の例から明らかである。
【0011】
本発明のプログラマブル移相器は信号の時間的制御を必要とする任意の用途に使用しうる。高周波数ビデオ信号のA/D変換においては、例えば信号を、該信号が基準しきい値を有する時間インターバル中にサンプルする必要がある。高周波数では、この時間インターバルは極めて短く、信号の時間制御によって基準しきい値をサンプルすべき瞬時を決定し、このサンプリングが所要の状態で行われるようにする必要がある。
【0012】
従って、本発明はアナログ入力電圧を受信しディジタル出力信号に変換するA/D変換器にも関するものであり、本発明のA/D変換器は、
2つの電源端子間に直列に配置された抵抗を含み、それらの接続点に複数の基準電圧を出力する梯子形抵抗回路と、
複数の比較器を含み、各比較器が2つの入力端子と1つの出力端子を有し、一方の入力端子にアナログ入力電圧を受信し、他方の入力端子に基準電圧の1つを受信する比較段と、
複数のフリップフロップを含み、各フリップフロップが前記比較器の1つの出力端子に接続され、その比較結果を記憶するとともにクロック入力端子にサンプリング信号を受信するメモリ段と、
メモリ段に接続され、記憶データを受信し、変換器のディジタル出力信号を出力するバイナリエンコーダと、
を具えるものにおいて、
更に、上述の如きプログラマブル移相器を具え、該移相器がその第1入力端子に固定周波数のクロック信号を受信し、その第2入力端子にディジタル制御信号を受信し、その出力端子に、クロック信号に対し制御信号により決まる移相値を有するサンプリング信号を出力することを特徴とする。
【0013】
本発明のこれらの特徴及び他の特徴は以下に記載する本発明の実施例の説明から明らかになる。
【0014】
【発明の実施の形態】
図1は本発明によるプログラマブル移相器PSを図式的に示す。このようなプログラマブル移相器は移相すべき、例えば A.cosωt の形の、入力信号Vin を受信する第1入力端子と、ディジタル制御信号CM[0 :2N-1 ]を受信する第2入力端子と、本例では A'.cos(ωt-X)の形を有し、従って入力信号に対し制御信号CM[0 :2N-1 ]により決まる値Xを有する移相を有する出力信号Voutを出力する出力端子とを有する。
【0015】
このプログラマブル移相器PSは、
このプログラマブル移相器PSの第1入力端子に接続された入力端子と、入力信号Vin と直角位相をなす信号、即ち本例では A.sinωt を出力する出力端子とを有する直角移相モジュール10と、
各々第1及び第2入力端子と1つの出力端子を有する第1乗算器20及び第2乗算器30とを具え、第1乗算器20の第1入力端子がプログラマブル移相器の第1入力端子に接続され、第2乗算器30の第1入力端子が直角移相モジュール10の出力端子に接続され、乗算器20及び30の第2入力端子が制御信号CM[0 :2N-1 ]に基づいてエラボレートされた信号により規定される値V.cos(X)及びV.sin(X)をそれぞれ受信し(ここで、VはDC電圧である)、第1乗算器20の出力端子がその第1入力端子に受信される A.cosωt の形の信号Vin にV.cos(X)にほぼ等しい値を乗算して得られる信号を出力し、第2乗算器30の出力端子がその第1入力端子に受信される A.sinωt の形の信号にV.sin(X)にほぼ等しい値を乗算して得られる信号を出力し、更に、
第1乗算器20の出力端子に接続された第1入力端子、第2乗算器30の出力端子に接続された第2入力端子及び当該プログラマブル移相器PSの出力端子に接続された出力端子を有し、その第1及び第2入力端子に受信された信号の和から得られる A'.cos(ωt-X)の形の信号を出力端子に出力する加算器40を具える。
【0016】
制御信号CM[0 :2N-1 ]は、V.cos(X)にほぼ等しい値を規定する第1制御ワードC[0 :N-1]と、V.sin(X)にほぼ等しい値を規定する第2制御ワードS[0 :N-1]とにより構成される。各乗算器20及び30は、その第2入力端子がディジタル形であり、制御ワードC[0 :N-1]及びS[0 :N-1]をそれぞれ受信するとともに、その第1入力端子に受信される信号にその第2入力端子に受信される信号をディジタル乗算する手段を具えている。
【0017】
図2は、第1及び第2制御ワードC[0 :N-1]及びS[0 :N-1]のディジタル値Si 及びCi を所望の移相値Xの関数として導出することができるフレネル図及び制御ワードの内容の符号化を示す。プログラマブル移相器の出力端子に得られる移相値Xは角度で表される。Xは11.25°のステップで発生され、このステップで全部で32の異なる値のXを得ることができるものとする。Xが0°〜90°の範囲の場合しか示してないが、Xが90°〜360°の範囲の場合はこの図から余弦関数のパリティ及び正弦関数のインパリティを考慮して容易に推定することができる。白丸はディジタル値Ci 及びSi が0から8まで展開する場合における値(Ci,Si )の対を表す。黒丸はディジタル値Ci 及びSi が0から5まで展開する場合における値(Ci,Si )の対を表す。最初に述べた場合には、約22.5°の値Xの移相を得るのに最も良く適合する対(Ci,Si ) は例えば(6,2)である。第2の場合には、同程度の移相を得るのに最も良く適合する対は(5,2)である。これらの近似において導入される誤差はディジタル近似の結果であるから、これらの誤差は小さく、余り大きな変動を受けない。これらの誤差は一方の場合と他方の場合とでほぼ等価である。
【0018】
図3は、各制御ワードのフォーマットが9ビット(N=9)である本発明の一実施例のプログラマブル移相器PS内に存在する乗算器30の構成図を示す。このような乗算器は、
8個のスイッチからなり、各スイッチが第1及び第2端子とスイッチング制御用の制御入力端子とを有し、各スイッチの第1端子が乗算器30の第1入力端子INに接続され、それらの8個の制御入力端子が乗算器30の第2入力端子から8ビットS1,S2,...S8を受信するスイッチング段31と、
1つの出力端子と8つの入力端子を有し、各入力端子がスイッチング段31の8個のスイッチの1つの第2端子に接続された加算器32と、
加算器32の出力端子に接続された第1入力端子と、乗算器30の第2入力端子から、スイッチング段31のどのスイッチも制御しない符号ビットと称すビットS0を受信する制御入力端子と、乗算器30の出力端子OUTを構成する出力端子とを有し、符号ビットS0がアクティブ状態の場合にその第1入力端子に受信された信号の符号を反転するよう動作し、符号ビットがイナクティブ状態の場合にホロワとして動作する反転モジュール33とを具える。
【0019】
乗算器20の構成も乗算器30の構成と同一である。各制御ワードの内容のディジタル値は、ビットS1,S2,...S8のうちアクティブレベルにあり、スイッチを導通させるビットの総数に対応する。22.5°の移相Xを得たい場合には、図2において(Ci,Si )=(6,2)である。符号ビットは0のときイナクティブレベルであることを考慮すると、この状態は、例えばCi に対し値000000110を選択するとともにSi に対し値111111000を選択することにより有効になる。この符号化は、制御ワードの値が符号ビットを除いて互いに相補関係になるために有利である。従って、制御信号のエラボレーションが簡単になる。
【0020】
図4は、得られる移相の精度に影響を与えることなく各制御ワードのフォーマットを4ビット(N=4)に低減した本発明の好適実施例のプログラマブル移相器PS内に存在する乗算器30の構成図を示す。図4に示す乗算器30は、信号S[0 :3]を受信する乗算器30の第2入力端子から到来する3ビットS1,S2,S3により制御される3つのスイッチからなるスイッチング段31を具える。乗算器30は、更に、1つの出力端子と3つの入力端子を有する加算器32と、符号ビットS0により制御され、入力端子が加算器32の出力端子に接続され、出力端子が乗算器30の出力端子を構成する反転モジュール33とを具える。3つの増幅器からなる増幅器段34が乗算器30内に挿入され、各増幅器は乗算器30の第1入力端子INに接続された入力端子及び出力端子を有し、各増幅器の出力端子が加算器32の3つの入力端子にそれぞれ接続されたスイッチング段31の3つのスイッチの1つによりアクティブ又はイナクティブ状態に制御される。i番増幅器(i=1〜3)の利得Gi は該i番増幅器の出力端子をアクティブ又はイナクティブ状態に制御するスイッチを制御するビットの制御ワード内の重みのK倍に等しい。
【0021】
乗算器20の構成は乗算器30の構成と同一である。図2は、22.5°の移相Xを得るためには、Ci 及びSi の値が5以下であるという前提の下では、対( Ci,Si)=(5、2)が好適であることを示している。例えば、重み1を制御ワードC[0 :N-1]及びS[0 :N-1]のビットC1 及びS1 に、重み2をビットC2 及びS2 に、同様に重み2をビットC3 及びS3 に割り当て、これを増幅器段の増幅器をG1=K,G2=2・K及びG3=2・Kとなるように構成することにより実現すると、例えばCi に対し値1110を、Si に対し値0100を選択することにより、状態(Ci ,Si )=(5,2)が実現される。従って、本例では乗算器の複雑度が減少するとともに、制御信号のフォーマットが減少するため、プログラマブル移相器の総合構造が簡単になる。
【0022】
図5は本発明プログラマブル移相器PSを使用するA/D変換器を部分的に示す。アナログ入力電圧Va を受信し、本例では8ビットに符号化されたディジタル出力信号Vout [0:7 ]に変換するこのA/D変換器は、
2つの電源端子Vbot 及びVtop 間に直列に配置され、それらの接続点に複数の基準電圧V0,V1,...V63を出力する梯子形抵抗回路100と、
比較器A0,A1,...A63を具え、各比較器が2つの入力端子と1つの出力端子を有し、一方の入力端子にアナログ入力電圧Va を受信し、他方の入力端子に基準電圧V0,V1,...V63の1つを受信する比較段200と、
フリップフロップM0,M1,...M63を具え、各フリップフロップが比較器A0,A1,...A63の1つの出力端子に接続され、その比較結果を記憶するとともにクロック入力端子にサンプリング信号Ss を受信するメモリ段300と、
メモリ段300に接続され、記憶データを受信し、変換器のディジタル出力信号Vout [0:7 ]を出力するバイナリエンコーダ400とを具える。
【0023】
この変換器は、更に、上述の如きプログラマブル移相器PSを具え、この移相器はその第1入力端子に固定周波数のクロック信号Ckを受信するとともに、その第2入力端子にディジタル制御信号CM[0 :2N-1 ]を受信し、クロック信号Ckに対し制御信号CM[0 :2N-1 ]により決まる移相値Xを有するサンプリング信号Ssを出力端子に出力する。
【0024】
この変換器を高周波数ビデオ信号のA/D変換に使用すると、Xの値の適切な選択によりプログラマブル移相器によってサンプリング信号Ss のアクティブエッジを入力信号Va の基準しきい値上にシフトさせて前記基準しきい値のサンプリングが最適状態の下で行われるようにすることができる。
【図面の簡単な説明】
【図1】本発明によるプログラマブル移相器を部分的に示すブロック図である。
【図2】制御ワードの種々の値により得られる位相の範囲を示すフレネル図である。
【図3】本発明の一実施例によるプログラマブル移相器内の乗算器を部分的に示す構成図である。
【図4】本発明の好適実施例によるプログラマブル移相器内の乗算器を部分的に示す構成図である。
【図5】本発明によるプログラマブル移相器を用いるA/D変換器の部分構成図である。
【符号の説明】
PS プログラマブル移相器
10 直角移相モジュール
20 第1乗算器
30 第2乗算器
40 加算器
31 スイッチング段
32 加算器
33 反転モジュール
34 増幅器段
100 梯子形抵抗回路
200 比較段
300 メモリ段
400 バイナリエンコーダ
Claims (3)
- 移相すべき入力信号を受信する第1入力端子と、ディジタル制御信号を受信する第2入力端子と、入力信号に対し制御信号により決定される値Xの移相を有する出力信号を出力する出力端子とを有するプログラマブル移相器であって、
当該プログラマブル移相器の第1入力端子に接続された入力端子と、入力信号に対し直角位相を有する信号を出力する出力端子とを有する直角移相モジュールと、
各々第1及び第2入力端子と1つの出力端子を有する2つの乗算器であって、第1乗算器の第1入力端子がプログラマブル移相器の第1入力端子に接続され、第2乗算器の第1入力端子が直角移相モジュールの出力端子に接続され、第1及び第2乗算器の第2入力端子が制御信号に基づいて決定された値V.cos(X)及びV.sin(X)をそれぞれ受信し(ここで、VはDC電圧である)、第1乗算器の出力端子がその第1入力端子に受信された信号にV.cos(X)にほぼ等しい値を乗算して得られる信号を出力し、第2乗算器の出力端子がその第1入力端子に受信された信号にV.sin(X)にほぼ等しい値を乗算して得られる信号を出力する2つの乗算器と、
第1乗算器の出力端子に接続された第1入力端子、第2乗算器の出力端子に接続された第2入力端子及び当該プログラマブル移相器の出力端子に接続された出力端子を有し、その第1及び第2入力端子に受信された信号の和から得られる信号を出力端子に出力する加算器と、
を具えるプログラマブル移相器において、
前記制御信号がV.cos(X)にほぼ等しい値を規定するNビットの第1制御ワードと、V.sin(X)にほぼ等しい値を規定するNビットの第2制御ワードとにより構成され、前記第1及び第2乗算器の第2入力端子がディジタル形であって、前記第1及び第2制御ワードをそれぞれ受信し、
各乗算器が、N−1個のスイッチを具え、各スイッチが第1及び第2端子とスイッチ動作を制御する制御入力端子とを有し、各スイッチの第1端子が該乗算器の第1入力端子に接続され、N−1個の制御入力端子が該乗算器の第2入力端子からN−1個のビットを受信するスイッチング段と、
1つの出力端子とN−1個の入力端子を有し、各入力端子が前記スイッチング段のN−1個のスイッチの1つの第2端子に接続された加算器と、
前記加算器の出力端子に接続された第1入力端子と、該乗算器の第2入力端子から、前記スイッチング段のどのスイッチも制御しない符号ビットというビットを受信する制御入力端子と、該乗算器の出力端子を構成する出力端子とを有し、符号ビットがアクティブ状態の場合にその第1入力端子に受信された信号の符号の反転動作を行い、符号ビットがイナクティブ状態の場合にホロワとして動作する反転モジュールとを具えることを特徴とするプログラマブル移相器。 - N−1個の増幅器からなる増幅器段を各乗算器内に挿入し、各増幅器が該乗算器の第1入力端子に接続された入力端子と、加算器の入力端子の1つに接続されたスイッチング段のN−1個のスイッチの1つによりアクティブ又はデアクティブ状態に制御される出力端子とを有し、第i番増幅器の利得Gi (i=1〜N−1)が、該第i番増幅器の出力端子をアクティブ又はデアクティブ状態に制御するスイッチを制御するビットの制御ワード内の重みのK倍であることを特徴とする請求項1記載のプログラマブル移相器。
- アナログ入力電圧を受信しディジタル出力信号に変換するA/D変換器であって、
2つの電源端子間に直列に配置された抵抗を含み、それらの接続点に複数の基準電圧を出力する梯子形抵抗回路と、
複数の比較器を含み、各比較器が2つの入力端子と1つの出力端子を有し、一方の入力端子にアナログ入力電圧を受信し、他方の入力端子に基準電圧の1つを受信する比較段と、
複数のフリップフロップを含み、各フリップフロップが前記比較器の1つの出力端子に接続され、その比較結果を記憶するとともにクロック入力端子にサンプリング信号を受信するメモリ段と、
前記メモリ段に接続され、記憶データを受信し、変換器のディジタル出力信号を出力するバイナリエンコーダと、
を具えるA/D変換器において、
当該変換器は、更に、請求項1又は2に記載されたプログラマブル移相器を具え、該移相器がその第1入力端子に固定周波数のクロック信号を受信し、その第2入力端子にディジタル制御信号を受信し、その出力端子に、クロック信号に対し制御信号により決まる移相値を有するサンプリング信号を出力することを特徴とするA/D変換器。
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US20090033389A1 (en) * | 2007-08-03 | 2009-02-05 | Abadeer Wagdi W | Micro-phase adjusting and micro-phase adjusting mixer circuits designed with standard field effect transistor structures |
US7932552B2 (en) | 2007-08-03 | 2011-04-26 | International Business Machines Corporation | Multiple source-single drain field effect semiconductor device and circuit |
US7814449B2 (en) * | 2007-10-17 | 2010-10-12 | International Business Machines Corporation | Design structure for multiple source-single drain field effect semiconductor device and circuit |
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