JPH0531853B2 - - Google Patents
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- JPH0531853B2 JPH0531853B2 JP13170983A JP13170983A JPH0531853B2 JP H0531853 B2 JPH0531853 B2 JP H0531853B2 JP 13170983 A JP13170983 A JP 13170983A JP 13170983 A JP13170983 A JP 13170983A JP H0531853 B2 JPH0531853 B2 JP H0531853B2
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- capacitor
- bit
- control
- bits
- bit group
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- 239000003990 capacitor Substances 0.000 claims description 79
- 238000007599 discharging Methods 0.000 claims description 7
- 238000005070 sampling Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/72—Sequential conversion in series-connected stages
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本発明はデイジタル・アナログ変換器（以下
Ｄ／Ａコンバータと称す）に関し、特に電荷再配
分方式のＤ／Ａコンバータに関する。 所定ビツト数の２進法のデイジタル信号をアナ
ログ信号とするためのＤ／Ａコンバータの１つと
して、いわゆる電荷再配分方式のコンバータがあ
る。第１図はこの電荷再配分方式のＤ／Ａコンバ
ータの一例の回路ブロツク図であり、一端が共に
所定基準電位点（例えばアース）に接続された等
容量の第１及び第２コンデンサC1及びC2が設け
られ、これらコンデンサの充放電等の制御がスイ
ツチ素子１〜３のオンオフ動作により行われるよ
うになつている。 具体的には、コンデンサC1への充電制御のた
めのスイツチ１が設けられており、またこのコン
デンサC1の充電電荷をコンデンサC2へ再分配制
御するためにスイツチ２が設けられている。そし
て、コンデンサC1の電荷を放電してリセツトす
るためにスイツチ３が設けられており、これら各
スイツチ１〜３が、デイジタル入力信号Ａ各ビツ
トに応じて制御回路５から発生される制御信号Ｂ
〜Ｄにより夫々オンオフ制御される。一連の所定
ビツトのデイジタル入力信号の最後における第２
コンデンサC2の充電電荷がサンプルホールド回
路４においてサンプルホールドされ、このホール
ド出力がデイジタル入力信号に対応したアナログ
信号となるのである。 第２，３図は第１図の回路におけるデイジタル
信号Ａに対する制御信号Ｂ〜Ｄのタイミングを示
す図である。第２図はデイジタル入力信号Ａの所
定ビツトが“１”の場合のものであり、第３図は
“０”の場合のものである。 第２図を参照するに、入力信号のビツト符号が
図Ａの如く“１”の場合には、先ず制御信号Ｂが
所定期間例えば高レベルとなつてスイツチ１をオ
ンとする。この間コンデンサC1は、 Q1＝C1・Ｖ ……(1) なる電荷を有するように充電される。尚、Ｖは充
電電圧である。しかる後に、制御信号Ｃが所定期
間高レベルとなりスイツチ２をオンとする。この
時、既にQ2′なる電荷がコンデンサC2に充電され
ているとすれば、スイツチ２のオンにより再分配
によりコンデンサC2の新電荷Q2は、 Q2＝｛C2／（C1＋C2）｝・（Q2′＋C1V）……(2) となる。しかる後に制御信号Ｄが高レベルとなつ
てスイツチ３がオンとなり、コンデンサC1は放
電されてリセツトされる。 次に、第３図を参照するに、入力信号のビツト
符号が図Ａの如く“０”の場合には制御信号Ｂは
低レベルを維持するから、スイツチ１はオフのま
までありコンデンサC1への充電は行われない。
次に制御信号Ｃが所定期間高レベルとなりスイツ
チ２をオンとして電荷の再配分が行われる。この
時のコンデンサC2の電荷は、 Q2＝｛C2／（C1＋C2）｝・Q2′ ……(3) となる。しかる後に、制御信号Ｄが高レベルとな
つてスイツチ３がオンとなり、コンデンサC1は
放電されてリセツトされる。 いま、入力デイジタル信号Ａがｋビツトのビツ
ト列信号（ｋは自然数）の場合は、かかるビツト
列のLSBから順次シリアルにスイツチ１に転送
される。そして、転送されるビツト毎にそのビツ
トの内容（１又は０を指称する）に対応して、第
２図又は第３図を用いて説明した手順をもつて制
御回路５から各制御信号Ｂ〜Ｄが発生されて、最
終ビツトすなわち当該ビツト例のMSBにおける
制御動作が終了した時点のコンデンサC2に蓄積
された電荷Q2がサンプルホールド回路４にてホ
ールドされる。このホールド出力が１サンプリン
グのデイジタル入力信号に対応したアナログ信号
となるのである。 上記(2)、(3)式を用いて、最終的に得られるｋビ
ツトデイジタル信号による充電電荷Q2は次式と
なる。 Q2＝k 〓i=1 Q1・Zi｛C2／（C1＋C2）｝K-i+1 ……(4) ここに、Ziは、入力デイジタル信号のLSBから
数えてｉ番目のビツトが“１”の時は１、“０”
の時は０であるものと規定する。(4)式の意味する
ところは、ｉ番目のビツトによりコンデンサC2
に充電された電荷はその後の１ビツトの動作が行
われる毎にC2／（C1＋C2）倍の等比級数で漸減
して行くことである。 いま、Q1はC1とＶとにより定まる定数である
から、Q0とし、またC1＝C2という理想状態の下
では、(4)式は、 Q2＝Q0k 〓i=1 Zi・（1/2）K-i+1 ……(5) となり、コンデンサC2の出力によりアナログ信
号が得られるのである。 上記においては、C1＝C2とした理想的な場合
であるが、実際には容量値C1，C2には誤差が存
在することから、C1＝（１−β）C0、C2＝（１＋
β）C0とおいて考察する。尚、０＜β＜１であ
る。(4)式において、上記C1及びC2を代入すると、 Q2＝（１−β）C0Vk 〓i=1 Zi・（１＋β）k-i+1・（1/2）k-i+1 ＝（１−β2）C0Vk 〓i=1 Zi・（１＋β）k-1・（1/2）k-i+1 ……(6) となる。理想型である(5)式と誤差を考慮した(6)式
とを比較すれば、絶対値において、（１−β2）の
定数差は直線性には無関係であつてこれを無視す
ると、Σの項における（１＋β）k-1の項が、Ziに
て規定されて存在したりしなかつたりし、またｉ
ビツト目で規定される（ｋ−ｉ）乗により大きさ
が異なつたりして、理想型に対しズレを生じ歪と
なつて雑音の発生を招来するのである。 ここで、標準化されたずれＥを考えれば、 Ｅ＝k 〓i=1 Zi・ΔEi＝k 〓i=1 Zi（1/2）k-i+1・｛（１＋β）k-i−１｝ ……(7) と表され、ｉ番目のビツトが最終のｋビツト目ま
で動作した時のズレΔEiは、 ΔEi＝（1/2）k-i+1・（Aβ＋Bβ2
＋……）……(8) となる。ここに、β≪１ならβ2以上の項は無視可
能であるから、 ΔEi＝（1/2）k-i+1・Aβ ……(9) となる。(9)式により得られた値を表１に示す。
Ｄ／Ａコンバータと称す）に関し、特に電荷再配
分方式のＤ／Ａコンバータに関する。 所定ビツト数の２進法のデイジタル信号をアナ
ログ信号とするためのＤ／Ａコンバータの１つと
して、いわゆる電荷再配分方式のコンバータがあ
る。第１図はこの電荷再配分方式のＤ／Ａコンバ
ータの一例の回路ブロツク図であり、一端が共に
所定基準電位点（例えばアース）に接続された等
容量の第１及び第２コンデンサC1及びC2が設け
られ、これらコンデンサの充放電等の制御がスイ
ツチ素子１〜３のオンオフ動作により行われるよ
うになつている。 具体的には、コンデンサC1への充電制御のた
めのスイツチ１が設けられており、またこのコン
デンサC1の充電電荷をコンデンサC2へ再分配制
御するためにスイツチ２が設けられている。そし
て、コンデンサC1の電荷を放電してリセツトす
るためにスイツチ３が設けられており、これら各
スイツチ１〜３が、デイジタル入力信号Ａ各ビツ
トに応じて制御回路５から発生される制御信号Ｂ
〜Ｄにより夫々オンオフ制御される。一連の所定
ビツトのデイジタル入力信号の最後における第２
コンデンサC2の充電電荷がサンプルホールド回
路４においてサンプルホールドされ、このホール
ド出力がデイジタル入力信号に対応したアナログ
信号となるのである。 第２，３図は第１図の回路におけるデイジタル
信号Ａに対する制御信号Ｂ〜Ｄのタイミングを示
す図である。第２図はデイジタル入力信号Ａの所
定ビツトが“１”の場合のものであり、第３図は
“０”の場合のものである。 第２図を参照するに、入力信号のビツト符号が
図Ａの如く“１”の場合には、先ず制御信号Ｂが
所定期間例えば高レベルとなつてスイツチ１をオ
ンとする。この間コンデンサC1は、 Q1＝C1・Ｖ ……(1) なる電荷を有するように充電される。尚、Ｖは充
電電圧である。しかる後に、制御信号Ｃが所定期
間高レベルとなりスイツチ２をオンとする。この
時、既にQ2′なる電荷がコンデンサC2に充電され
ているとすれば、スイツチ２のオンにより再分配
によりコンデンサC2の新電荷Q2は、 Q2＝｛C2／（C1＋C2）｝・（Q2′＋C1V）……(2) となる。しかる後に制御信号Ｄが高レベルとなつ
てスイツチ３がオンとなり、コンデンサC1は放
電されてリセツトされる。 次に、第３図を参照するに、入力信号のビツト
符号が図Ａの如く“０”の場合には制御信号Ｂは
低レベルを維持するから、スイツチ１はオフのま
までありコンデンサC1への充電は行われない。
次に制御信号Ｃが所定期間高レベルとなりスイツ
チ２をオンとして電荷の再配分が行われる。この
時のコンデンサC2の電荷は、 Q2＝｛C2／（C1＋C2）｝・Q2′ ……(3) となる。しかる後に、制御信号Ｄが高レベルとな
つてスイツチ３がオンとなり、コンデンサC1は
放電されてリセツトされる。 いま、入力デイジタル信号Ａがｋビツトのビツ
ト列信号（ｋは自然数）の場合は、かかるビツト
列のLSBから順次シリアルにスイツチ１に転送
される。そして、転送されるビツト毎にそのビツ
トの内容（１又は０を指称する）に対応して、第
２図又は第３図を用いて説明した手順をもつて制
御回路５から各制御信号Ｂ〜Ｄが発生されて、最
終ビツトすなわち当該ビツト例のMSBにおける
制御動作が終了した時点のコンデンサC2に蓄積
された電荷Q2がサンプルホールド回路４にてホ
ールドされる。このホールド出力が１サンプリン
グのデイジタル入力信号に対応したアナログ信号
となるのである。 上記(2)、(3)式を用いて、最終的に得られるｋビ
ツトデイジタル信号による充電電荷Q2は次式と
なる。 Q2＝k 〓i=1 Q1・Zi｛C2／（C1＋C2）｝K-i+1 ……(4) ここに、Ziは、入力デイジタル信号のLSBから
数えてｉ番目のビツトが“１”の時は１、“０”
の時は０であるものと規定する。(4)式の意味する
ところは、ｉ番目のビツトによりコンデンサC2
に充電された電荷はその後の１ビツトの動作が行
われる毎にC2／（C1＋C2）倍の等比級数で漸減
して行くことである。 いま、Q1はC1とＶとにより定まる定数である
から、Q0とし、またC1＝C2という理想状態の下
では、(4)式は、 Q2＝Q0k 〓i=1 Zi・（1/2）K-i+1 ……(5) となり、コンデンサC2の出力によりアナログ信
号が得られるのである。 上記においては、C1＝C2とした理想的な場合
であるが、実際には容量値C1，C2には誤差が存
在することから、C1＝（１−β）C0、C2＝（１＋
β）C0とおいて考察する。尚、０＜β＜１であ
る。(4)式において、上記C1及びC2を代入すると、 Q2＝（１−β）C0Vk 〓i=1 Zi・（１＋β）k-i+1・（1/2）k-i+1 ＝（１−β2）C0Vk 〓i=1 Zi・（１＋β）k-1・（1/2）k-i+1 ……(6) となる。理想型である(5)式と誤差を考慮した(6)式
とを比較すれば、絶対値において、（１−β2）の
定数差は直線性には無関係であつてこれを無視す
ると、Σの項における（１＋β）k-1の項が、Ziに
て規定されて存在したりしなかつたりし、またｉ
ビツト目で規定される（ｋ−ｉ）乗により大きさ
が異なつたりして、理想型に対しズレを生じ歪と
なつて雑音の発生を招来するのである。 ここで、標準化されたずれＥを考えれば、 Ｅ＝k 〓i=1 Zi・ΔEi＝k 〓i=1 Zi（1/2）k-i+1・｛（１＋β）k-i−１｝ ……(7) と表され、ｉ番目のビツトが最終のｋビツト目ま
で動作した時のズレΔEiは、 ΔEi＝（1/2）k-i+1・（Aβ＋Bβ2
＋……）……(8) となる。ここに、β≪１ならβ2以上の項は無視可
能であるから、 ΔEi＝（1/2）k-i+1・Aβ ……(9) となる。(9)式により得られた値を表１に示す。
【表】
表１において、ΔEi／βの欄の各ビツトに対応
する値からも分かるように、入力デイジタル信号
のMSB側のビツトによるズレ量の方がLSB側の
ビツトによるそれよりも大きく、また、LSB側
のビツトによるズレ量は、入力デイジタル信号の
ビツト数(k)が大きくなればなる程無視できる程度
に小さくなるのである。また、最大歪はZiがすべ
て“１”の場合であり、これが最小単位を越えな
いという条件の下にβについて考える。ｋ＝４、
８及び16の各ビツト数に対する最小単位は、（1/
２）4、（1/2）8及び（1/2）16であるから、この各値
を最大歪0.688β、0.965β及び１・βが夫々越えな
いものとして、βの許容度は、夫々0.0909、
0.004及び0.000015と計算される。 コンデンサC1とC2との差は2βであるから、こ
の差は４ビツトでは18％まで、ビツトでは0.8％
まで夫々許容される。しかし、16ビツトでは
0.003％までしか許されず、従つて、0.1％の誤差
でコンデンサが製造できたとしても10ビツト程度
のＤ／Ａコンバータしか実現し得ないことにな
る。 第４図ＡはコンデンサC1及びC2の容量値のず
れに起因するアナログ出力の歪の一例を示す図で
あり、実線で示す曲線２０が真のアナログ値であ
り、点線で示す曲線２１が歪を伴つたＤ／Ａコン
バータのアナログ出力である。尚、T0はサンプ
リング周期を示している。このように、各サンプ
リング値に対応したアナログ出力レベルは真のア
ナログレベルに対して一方向（図で正方向）のみ
にずれ、そのずれ幅は各サンプリング値毎に異な
り一定とはならないことが知られており、このず
れが出力歪となるわけである。 第４図Ｂに各サンプリング値に対するアナログ
出力レベルのずれすなわちエラー成分を示してい
る。 このエラー成分を補正するために、各サンプリ
ング値に対応するデイジタル信号毎に、コンデン
サC1及びC2の役目を互いに切換えて上述したと
同等の動作を行わせ、同一デイジタル信号毎に２
回のアナログ変換動作をなし、両アナログ出力を
加算する方法が考えられる。この場合、第２回目
の動作においては、第５図Ａ，Ｂに示すように真
のアナログ値に対し負方向のみにずれ、そのずれ
幅は第４図に示した第１回目の動作におけるそれ
と同一となることから、両動作により得られたア
ナログ出力を加算することにより、エラー成分が
互いに打ち消し合つて正確なアナログ信号が得ら
れるのである。 しかし、この方法では同一サンプルのデイジタ
ル信号毎に２回の制御動作を必要としその制御が
煩雑であると共に変換時間の増大を招来する。 本発明の目的は、変換時間を増大することなく
２つのコンデンサの容量差による出力歪を減少さ
せた精度の良いＤ／Ａコンバータを提供すること
を目的としている。 本発明のＤ／Ａコンバータは、第１及び第２コ
ンデンサと、前記第１及び第２コンデンサの充放
電を複数ビツトからなるデイジタル信号に応じて
制御する制御手段と、前記第１及び第２コンデン
サの充電電荷に応じてアナログ信号を導出する出
力手段とを含む電荷再分配方式のデイジタル・ア
ナログ変換器であつて、 前記制御手段は、前記デイジタル信号のうち
LSBを含みこのLSBに連なる所定ビツト数の第
１ビツト群を下位側にこの第１ビツト群を除く前
記デイジタル信号のビツト数に等しい数の零ビツ
トを上位側に有するデイジタル信号のLSBから
ビツト列の順に各ビツト毎に、このビツト内容に
応じて前記第１コンデンサを充電せしめ、次いで
その第１コンデンサの充電電荷を前記第２コンデ
ンサへ配分せしめ、しかる後に前記第１コンデン
サを放電せしめる第１制御をなすとともに、 前記デイジタル信号から前記第１ビツト群を除
いたビツトからなる残余ビツト群とその残余ビツ
ト群の最上位ビツトの更に上位に付加される零ビ
ツトとからなる第２ビツト群のLSBからビツト
列の順に各ビツト毎に、このビツト内容に応じて
前記第１コンデンサを充電せしめ、次いでその第
１コンデンサの充電電荷を前記第２コンデンサへ
配分せしめ、しかる後に前記第１コンデンサを放
電せしめる第２制御をなすとともに、 前記第２ビツト群のLSBからビツト列の順に
各ビツト毎に、このビツト内容に応じて前記第２
コンデンサを充電せしめ、次いでその第２コンデ
ンサの充電電荷を前記第１コンデンサへ配分せし
め、しかる後に前記第２コンデンサを放電せしめ
る第３制御をなし、 前記出力手段は、前記第１制御により得られた
前記第２コンデンサの両端間電圧出力をサンプル
ホールドするとともに、前記第２制御により得ら
れた前記第２コンデンサの両端間電圧出力をサン
プルホールドし、さらに前記第３制御により得ら
れた前記第１コンデンサの両端間電圧出力をサン
プルホールドし、これらホールドした電圧を加算
してアナログ信号として出力することを特徴とし
ている。 以下に本発明を図面を用いて説明する。 第６図は本発明の実施例の回路ブロツク図であ
り、第１図と同等部分は同一符号により示されて
いる。本例では、第１図の回路構成の他に第２コ
ンデンサC2の充放電スイツチ６及び７と、第１
コンデンサC1の電荷に対応した出力をサンプル
ホールドする第２ホールド回路８とを付加し、先
の第１ホールド回路４のホールド出力と第２ホー
ルド回路８のホールド出力とを加算器９により加
算してアナログ出力としてなるものである。 本例における制御回路１０においても、デイジ
タル入力信号Ａの各ビツトに応じて制御信号Ｂ〜
Ｄ及びB′、D′が夫々発生されるようになつてお
り、信号B′及びD′によりスイツチ６及び７が
夫々オンオフ制御される。また、ホールド回路４
及び８のサンプルパルス等も制御回路１０から発
生される。 ここで、ｋビツトのデイジタル入力信号のう
ち、コンデンサC1、C2の容量差に起因する誤差
を相対的により大きく生ずるのは、上述したよう
に、重みづけの小なるビツト群（LSB側ビツト
群）よりもむしろ重みづけの大なるビツト群
（MSB側ビツト群）である。そこで、例えば、ｋ
＝16の場合、重みづけの小なるビツト、すなわち
前半に入力される１ビツト目（LSB）から11ビ
ツト目までのビツト列を第１ビツト群とし、重み
づけの大なるビツト、すなわち後半に入力される
12ビツト目から最終ビツト（MSB）までのビツ
ト列を残余ビツト群として、第１ビツト群につい
ては従来通りの動作を行ない、残余ビツト群につ
いては、コンデンサC1とC2の機能を互いに逆と
して２回動作させるようにしこれら演算動作によ
り得られたコンデンサの充電電荷を加算してアナ
ログ信号とするものである。 これはすなわち、入力デイジタル信号のうち
LSB側のビツト列たる第１ビツト群の値と、
MSB側のビツト列たる残余ビツト群の値とを加
算して入力デイジタル信号の値に対応するレベル
のアナログ信号を得るものであるから、当然、第
１ビツト群がスイツチ１に転送された後も残余ビ
ツト群のビツト数に等しい数だけ電荷配分動作が
なされなければならない。かかる動作は、スイツ
チ１にビツト内容“０”を残余ビツト群のビツト
数分転送することと等価であり、また第１ビツト
群が残余ビツト群のビツト数分LSB側へシフト
されることを意味する。また、後半に入力される
残余ビツト群については２回動作を行うために、
これらを単純加算すれば、絶対値が２倍となり、
前半に入力される第１ビツト群の演算動作により
得られた値と加算することはできない。後半に入
力される残余ビツトについての２回に亘る演算結
果について1/2すればよいが、この1/2の演算過程
において再び誤差が生じることになる。 そこで、本発明では、残余ビツト群の演算動作
に際し、この残余ビツト群の最上位ビツト（すな
わち入力デイジタル信号のMSB）に更に上位に
零（“０”）ビツトを付加して、各残余ビツトを1/
２ずつ低位へシフトせしめ、12ビツト目〜16ビツ
ト目及び付加ビツトの合計６ビツトを第２ビツト
群とし、この第２ビツト群につき２回の演算動作
を行うようにするのである。こうすれば、第２ビ
ツト群の各１回の演算動作により得られる絶対値
は、付加ビツトを加えない上記残余ビツト群の各
１回の演算動作により得られるべき絶対値の1/2
となり、誤差の発生はなくなる。 以下に、第７図〜第１０図を用いて上記動作に
つき説明する。 先ず、16ビツトのデイジタル入力信号Ａにおい
て前半に入力される第１ビツト群（第１ビツト目
（LSB）〜第11ビツト目まで）及び後半に入力さ
れる残余ビツト群（第12ビツト目〜第16ビツト目
まで）を夫々分割し、残余ビツト群の最上位ビツ
トの更に上位に“０”ビツトを付加し第２ビツト
群とする。この第１ビツト群と第２ビツト群とを
それぞれ１つのデイジタル信号として、各ビツト
毎にこのビツト内容に応じて第７図及び第８図に
示す如き制御信号Ｂ〜Ｄが順次発生され、スイツ
チ１〜３がそれに応じて動作する。これは、従来
例と同一の動作態様であり、第２図及び第３図の
タイミング波形と同一である。 すなわち、制御回路１０は、先ず第１制御とし
て、第１ビツト群を下位側に残余ビツト群のビツ
ト数に等しい数の零ビツトを上位側に有するデイ
ジタル信号のLSBからビツト列の順に各ビツト
毎に、このビツト内容に応じてコンデンサC1を
充電せしめ、次いでそのコンデンサC1の充電電
荷をコンデンサC2へ配分せしめ、しかる後にコ
ンデンサC1を放電せしめる。そしてこの第１制
御により得られたコンデンサC2の両端間電圧出
力を第１ホールド回路４をしてサンプルホールド
せしめる。次に第２制御として、第２ビツト群の
LSBからビツト列に順に各ビツト毎に、このビ
ツト内容に応じてコンデンサC1を充電せしめ、
次いでそのコンデンサC1の充電電荷をコンデン
サC2へ配分せしめ、しかる後にコンデンサC1を
放電せしめる。そしてこの第２制御により得られ
たコンデンサC2の両端間電圧出力を第１ホール
ド回路４をしてサンプルホールドせしめるのであ
る。 ここで、特に図示しないが、制御回路１０には
上記第２ビツト群のビツト内容を記憶するメモリ
が設けられており、上記第１及び第２制御動作が
終了した時点で、このメモリから第２ビツト群の
信号が読出されて、この第２ビツト群のみについ
てLSBからビツト列の順に各ビツト毎に、この
ビツト内容に応じて第９図及び第１０図に示す如
き制御信号が発生されることになる。 第９図は各ビツトがＡの如く“１”の場合であ
り、制御信号B′は高レベルとなるからスイツチ
６はオンであり、コンデンサＣ２への充電電荷が
行われる。次に制御信号Ｃが高レベルとなりスイ
ツチ２がオンとなつて電荷配分が行われる。しか
る後に、制御信号D′が高レベルとなりスイツチ
７がオンとなつてコンデンサC2の放電がなされ
る。 第１０図は各ビツトがＡの如く“０”の場合で
あり、制御信号B′は低レベルのままであつてコ
ンデンサC2への充電はなされない。続いて、制
御信号Ｃが高レベルとなり電荷配分が行われ、し
かる後に制御信号D′が高レベルとなつてコンデ
ンサC2の放電がなされる。 この第９図及び第１０図の如き第３制御として
の動作が第２ビツト群のすべてのビツトにつき行
われた時点におけるコンデンサC1の放電電荷が
ホールド回路８によりサンプリングされホールド
される。このホールド信号と先の第１ホールド回
路４の各ホールド信号とが加算されてアナログ信
号出力とされるのである。 こうすることにより、誤差の発生が相対的に大
なる上位ビツト群に関しての２重の演算動作によ
り、誤差が互いに打消し合つて消失することか
ら、従来例の如き単純１回動作に比し、誤差は著
しく小となる。また、全ビツトにつき２重の演算
動作を行う必要がないのでＤ／Ａ変換時間も著し
く増大することはない。なお、上記動作は、第１
ホールド回路４を積分型にすることにより実現で
きるものである。 上記の例すなわち16ビツトの場合についての最
終的に得られる最大誤差Emaxは、(8)式を参照し
て次式となる。 Emax＝11 〓i=1 （１回動作によるβの項及びβ2の項）＋16 〓i=12 （２回動作によるβ2の項） ……(10) 第２項においてβの項がないのは、２重動作に
より互いに打消されるからである。 ここで、表２に(10)式のβ及びβ2の項につき算出
して示している。
する値からも分かるように、入力デイジタル信号
のMSB側のビツトによるズレ量の方がLSB側の
ビツトによるそれよりも大きく、また、LSB側
のビツトによるズレ量は、入力デイジタル信号の
ビツト数(k)が大きくなればなる程無視できる程度
に小さくなるのである。また、最大歪はZiがすべ
て“１”の場合であり、これが最小単位を越えな
いという条件の下にβについて考える。ｋ＝４、
８及び16の各ビツト数に対する最小単位は、（1/
２）4、（1/2）8及び（1/2）16であるから、この各値
を最大歪0.688β、0.965β及び１・βが夫々越えな
いものとして、βの許容度は、夫々0.0909、
0.004及び0.000015と計算される。 コンデンサC1とC2との差は2βであるから、こ
の差は４ビツトでは18％まで、ビツトでは0.8％
まで夫々許容される。しかし、16ビツトでは
0.003％までしか許されず、従つて、0.1％の誤差
でコンデンサが製造できたとしても10ビツト程度
のＤ／Ａコンバータしか実現し得ないことにな
る。 第４図ＡはコンデンサC1及びC2の容量値のず
れに起因するアナログ出力の歪の一例を示す図で
あり、実線で示す曲線２０が真のアナログ値であ
り、点線で示す曲線２１が歪を伴つたＤ／Ａコン
バータのアナログ出力である。尚、T0はサンプ
リング周期を示している。このように、各サンプ
リング値に対応したアナログ出力レベルは真のア
ナログレベルに対して一方向（図で正方向）のみ
にずれ、そのずれ幅は各サンプリング値毎に異な
り一定とはならないことが知られており、このず
れが出力歪となるわけである。 第４図Ｂに各サンプリング値に対するアナログ
出力レベルのずれすなわちエラー成分を示してい
る。 このエラー成分を補正するために、各サンプリ
ング値に対応するデイジタル信号毎に、コンデン
サC1及びC2の役目を互いに切換えて上述したと
同等の動作を行わせ、同一デイジタル信号毎に２
回のアナログ変換動作をなし、両アナログ出力を
加算する方法が考えられる。この場合、第２回目
の動作においては、第５図Ａ，Ｂに示すように真
のアナログ値に対し負方向のみにずれ、そのずれ
幅は第４図に示した第１回目の動作におけるそれ
と同一となることから、両動作により得られたア
ナログ出力を加算することにより、エラー成分が
互いに打ち消し合つて正確なアナログ信号が得ら
れるのである。 しかし、この方法では同一サンプルのデイジタ
ル信号毎に２回の制御動作を必要としその制御が
煩雑であると共に変換時間の増大を招来する。 本発明の目的は、変換時間を増大することなく
２つのコンデンサの容量差による出力歪を減少さ
せた精度の良いＤ／Ａコンバータを提供すること
を目的としている。 本発明のＤ／Ａコンバータは、第１及び第２コ
ンデンサと、前記第１及び第２コンデンサの充放
電を複数ビツトからなるデイジタル信号に応じて
制御する制御手段と、前記第１及び第２コンデン
サの充電電荷に応じてアナログ信号を導出する出
力手段とを含む電荷再分配方式のデイジタル・ア
ナログ変換器であつて、 前記制御手段は、前記デイジタル信号のうち
LSBを含みこのLSBに連なる所定ビツト数の第
１ビツト群を下位側にこの第１ビツト群を除く前
記デイジタル信号のビツト数に等しい数の零ビツ
トを上位側に有するデイジタル信号のLSBから
ビツト列の順に各ビツト毎に、このビツト内容に
応じて前記第１コンデンサを充電せしめ、次いで
その第１コンデンサの充電電荷を前記第２コンデ
ンサへ配分せしめ、しかる後に前記第１コンデン
サを放電せしめる第１制御をなすとともに、 前記デイジタル信号から前記第１ビツト群を除
いたビツトからなる残余ビツト群とその残余ビツ
ト群の最上位ビツトの更に上位に付加される零ビ
ツトとからなる第２ビツト群のLSBからビツト
列の順に各ビツト毎に、このビツト内容に応じて
前記第１コンデンサを充電せしめ、次いでその第
１コンデンサの充電電荷を前記第２コンデンサへ
配分せしめ、しかる後に前記第１コンデンサを放
電せしめる第２制御をなすとともに、 前記第２ビツト群のLSBからビツト列の順に
各ビツト毎に、このビツト内容に応じて前記第２
コンデンサを充電せしめ、次いでその第２コンデ
ンサの充電電荷を前記第１コンデンサへ配分せし
め、しかる後に前記第２コンデンサを放電せしめ
る第３制御をなし、 前記出力手段は、前記第１制御により得られた
前記第２コンデンサの両端間電圧出力をサンプル
ホールドするとともに、前記第２制御により得ら
れた前記第２コンデンサの両端間電圧出力をサン
プルホールドし、さらに前記第３制御により得ら
れた前記第１コンデンサの両端間電圧出力をサン
プルホールドし、これらホールドした電圧を加算
してアナログ信号として出力することを特徴とし
ている。 以下に本発明を図面を用いて説明する。 第６図は本発明の実施例の回路ブロツク図であ
り、第１図と同等部分は同一符号により示されて
いる。本例では、第１図の回路構成の他に第２コ
ンデンサC2の充放電スイツチ６及び７と、第１
コンデンサC1の電荷に対応した出力をサンプル
ホールドする第２ホールド回路８とを付加し、先
の第１ホールド回路４のホールド出力と第２ホー
ルド回路８のホールド出力とを加算器９により加
算してアナログ出力としてなるものである。 本例における制御回路１０においても、デイジ
タル入力信号Ａの各ビツトに応じて制御信号Ｂ〜
Ｄ及びB′、D′が夫々発生されるようになつてお
り、信号B′及びD′によりスイツチ６及び７が
夫々オンオフ制御される。また、ホールド回路４
及び８のサンプルパルス等も制御回路１０から発
生される。 ここで、ｋビツトのデイジタル入力信号のう
ち、コンデンサC1、C2の容量差に起因する誤差
を相対的により大きく生ずるのは、上述したよう
に、重みづけの小なるビツト群（LSB側ビツト
群）よりもむしろ重みづけの大なるビツト群
（MSB側ビツト群）である。そこで、例えば、ｋ
＝16の場合、重みづけの小なるビツト、すなわち
前半に入力される１ビツト目（LSB）から11ビ
ツト目までのビツト列を第１ビツト群とし、重み
づけの大なるビツト、すなわち後半に入力される
12ビツト目から最終ビツト（MSB）までのビツ
ト列を残余ビツト群として、第１ビツト群につい
ては従来通りの動作を行ない、残余ビツト群につ
いては、コンデンサC1とC2の機能を互いに逆と
して２回動作させるようにしこれら演算動作によ
り得られたコンデンサの充電電荷を加算してアナ
ログ信号とするものである。 これはすなわち、入力デイジタル信号のうち
LSB側のビツト列たる第１ビツト群の値と、
MSB側のビツト列たる残余ビツト群の値とを加
算して入力デイジタル信号の値に対応するレベル
のアナログ信号を得るものであるから、当然、第
１ビツト群がスイツチ１に転送された後も残余ビ
ツト群のビツト数に等しい数だけ電荷配分動作が
なされなければならない。かかる動作は、スイツ
チ１にビツト内容“０”を残余ビツト群のビツト
数分転送することと等価であり、また第１ビツト
群が残余ビツト群のビツト数分LSB側へシフト
されることを意味する。また、後半に入力される
残余ビツト群については２回動作を行うために、
これらを単純加算すれば、絶対値が２倍となり、
前半に入力される第１ビツト群の演算動作により
得られた値と加算することはできない。後半に入
力される残余ビツトについての２回に亘る演算結
果について1/2すればよいが、この1/2の演算過程
において再び誤差が生じることになる。 そこで、本発明では、残余ビツト群の演算動作
に際し、この残余ビツト群の最上位ビツト（すな
わち入力デイジタル信号のMSB）に更に上位に
零（“０”）ビツトを付加して、各残余ビツトを1/
２ずつ低位へシフトせしめ、12ビツト目〜16ビツ
ト目及び付加ビツトの合計６ビツトを第２ビツト
群とし、この第２ビツト群につき２回の演算動作
を行うようにするのである。こうすれば、第２ビ
ツト群の各１回の演算動作により得られる絶対値
は、付加ビツトを加えない上記残余ビツト群の各
１回の演算動作により得られるべき絶対値の1/2
となり、誤差の発生はなくなる。 以下に、第７図〜第１０図を用いて上記動作に
つき説明する。 先ず、16ビツトのデイジタル入力信号Ａにおい
て前半に入力される第１ビツト群（第１ビツト目
（LSB）〜第11ビツト目まで）及び後半に入力さ
れる残余ビツト群（第12ビツト目〜第16ビツト目
まで）を夫々分割し、残余ビツト群の最上位ビツ
トの更に上位に“０”ビツトを付加し第２ビツト
群とする。この第１ビツト群と第２ビツト群とを
それぞれ１つのデイジタル信号として、各ビツト
毎にこのビツト内容に応じて第７図及び第８図に
示す如き制御信号Ｂ〜Ｄが順次発生され、スイツ
チ１〜３がそれに応じて動作する。これは、従来
例と同一の動作態様であり、第２図及び第３図の
タイミング波形と同一である。 すなわち、制御回路１０は、先ず第１制御とし
て、第１ビツト群を下位側に残余ビツト群のビツ
ト数に等しい数の零ビツトを上位側に有するデイ
ジタル信号のLSBからビツト列の順に各ビツト
毎に、このビツト内容に応じてコンデンサC1を
充電せしめ、次いでそのコンデンサC1の充電電
荷をコンデンサC2へ配分せしめ、しかる後にコ
ンデンサC1を放電せしめる。そしてこの第１制
御により得られたコンデンサC2の両端間電圧出
力を第１ホールド回路４をしてサンプルホールド
せしめる。次に第２制御として、第２ビツト群の
LSBからビツト列に順に各ビツト毎に、このビ
ツト内容に応じてコンデンサC1を充電せしめ、
次いでそのコンデンサC1の充電電荷をコンデン
サC2へ配分せしめ、しかる後にコンデンサC1を
放電せしめる。そしてこの第２制御により得られ
たコンデンサC2の両端間電圧出力を第１ホール
ド回路４をしてサンプルホールドせしめるのであ
る。 ここで、特に図示しないが、制御回路１０には
上記第２ビツト群のビツト内容を記憶するメモリ
が設けられており、上記第１及び第２制御動作が
終了した時点で、このメモリから第２ビツト群の
信号が読出されて、この第２ビツト群のみについ
てLSBからビツト列の順に各ビツト毎に、この
ビツト内容に応じて第９図及び第１０図に示す如
き制御信号が発生されることになる。 第９図は各ビツトがＡの如く“１”の場合であ
り、制御信号B′は高レベルとなるからスイツチ
６はオンであり、コンデンサＣ２への充電電荷が
行われる。次に制御信号Ｃが高レベルとなりスイ
ツチ２がオンとなつて電荷配分が行われる。しか
る後に、制御信号D′が高レベルとなりスイツチ
７がオンとなつてコンデンサC2の放電がなされ
る。 第１０図は各ビツトがＡの如く“０”の場合で
あり、制御信号B′は低レベルのままであつてコ
ンデンサC2への充電はなされない。続いて、制
御信号Ｃが高レベルとなり電荷配分が行われ、し
かる後に制御信号D′が高レベルとなつてコンデ
ンサC2の放電がなされる。 この第９図及び第１０図の如き第３制御として
の動作が第２ビツト群のすべてのビツトにつき行
われた時点におけるコンデンサC1の放電電荷が
ホールド回路８によりサンプリングされホールド
される。このホールド信号と先の第１ホールド回
路４の各ホールド信号とが加算されてアナログ信
号出力とされるのである。 こうすることにより、誤差の発生が相対的に大
なる上位ビツト群に関しての２重の演算動作によ
り、誤差が互いに打消し合つて消失することか
ら、従来例の如き単純１回動作に比し、誤差は著
しく小となる。また、全ビツトにつき２重の演算
動作を行う必要がないのでＤ／Ａ変換時間も著し
く増大することはない。なお、上記動作は、第１
ホールド回路４を積分型にすることにより実現で
きるものである。 上記の例すなわち16ビツトの場合についての最
終的に得られる最大誤差Emaxは、(8)式を参照し
て次式となる。 Emax＝11 〓i=1 （１回動作によるβの項及びβ2の項）＋16 〓i=12 （２回動作によるβ2の項） ……(10) 第２項においてβの項がないのは、２重動作に
より互いに打消されるからである。 ここで、表２に(10)式のβ及びβ2の項につき算出
して示している。
【表】
【表】
この表２に基づき(10)式の値を求めると、
Emax＝（0.187β＋0.5β2）＋0.657β2＝0.187β＋
1.157β2 となり、従来の１回動作のみにより得られる
Emax＝１・β＋１・β2の項に対し略20％改良さ
れていることが判る。β2の項に対してはβ≪１で
あるとすれば無視可能となる。 以上詳述した如く、本発明によれば変換時間を
あまり増大させることなく、精度の良いＤ／Ａコ
ンバータを得ることができるものである。 尚、上記のｋの値や第１ビツト群及び残余ビツ
ト群のビツト数はこれに限定されるものではな
い。特に、当該ビツト数については、２つのコン
デンサのズレβと目的とする精度との関係、１サ
ンプリングタイム内で行える演算数とコンバータ
の演算速度との関係等にて決定すれば良い。ま
た、制御回路はマイクロプロセツサ等のコンピユ
ータを用いてそのプログラムにより容易に実現可
能である。
1.157β2 となり、従来の１回動作のみにより得られる
Emax＝１・β＋１・β2の項に対し略20％改良さ
れていることが判る。β2の項に対してはβ≪１で
あるとすれば無視可能となる。 以上詳述した如く、本発明によれば変換時間を
あまり増大させることなく、精度の良いＤ／Ａコ
ンバータを得ることができるものである。 尚、上記のｋの値や第１ビツト群及び残余ビツ
ト群のビツト数はこれに限定されるものではな
い。特に、当該ビツト数については、２つのコン
デンサのズレβと目的とする精度との関係、１サ
ンプリングタイム内で行える演算数とコンバータ
の演算速度との関係等にて決定すれば良い。ま
た、制御回路はマイクロプロセツサ等のコンピユ
ータを用いてそのプログラムにより容易に実現可
能である。
第１図は従来のＤ／Ａコンバータの回路ブロツ
ク図、第２図及び第３図は第１図のブロツクの動
作を説明するタイミングチヤート、第４図及び第
５図は第１図の回路動作により得られる出力波形
及びエラー波形の態様を示す図、第６図は本発明
の実施例の回路ブロツク図、第７図〜第１０図は
第６図の回路ブロツクの動作を説明するタイミン
グチヤートである。 主要部分の符号の説明、C1，C2……コンデン
サ、１〜３，６，７……スイツチ、４，８……ホ
ールド回路、９……加算器、１０……制御回路。
ク図、第２図及び第３図は第１図のブロツクの動
作を説明するタイミングチヤート、第４図及び第
５図は第１図の回路動作により得られる出力波形
及びエラー波形の態様を示す図、第６図は本発明
の実施例の回路ブロツク図、第７図〜第１０図は
第６図の回路ブロツクの動作を説明するタイミン
グチヤートである。 主要部分の符号の説明、C1，C2……コンデン
サ、１〜３，６，７……スイツチ、４，８……ホ
ールド回路、９……加算器、１０……制御回路。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２コンデンサと、前記第１及び第
２コンデンサの充放電を複数ビツトからなるデイ
ジタル信号に応じて制御する制御手段と、前記第
１及び第２コンデンサの充電電荷に応じてアナロ
グ信号を導出する出力手段とを含む電荷再分配方
式のデイジタル・アナログ変換器であつて、 前記制御手段は、前記デイジタル信号のうち
LSBを含みこのLSBに連なる所定ビツト数の第
１ビツト群を下位側にこの第１ビツト群を除く前
記デイジタル信号のビツト数に等しい数の零ビツ
トを上位側に有するデイジタル信号のLSBから
ビツト列の順に各ビツト毎に、このビツト内容に
応じて前記第１コンデンサを充電せしめ、次いで
その第１コンデンサの充電電荷を前記第２コンデ
ンサへ配分せしめ、しかる後に前記第１コンデン
サを放電せしめる第１制御をなすとともに、 前記デイジタル信号から前記第１ビツト群を除
いたビツトからなる残余ビツト群とその残余ビツ
ト群の最上位ビツトの更に上位に付加される零ビ
ツトとからなる第２ビツト群のLSBからビツト
列の順に各ビツト毎に、このビツト内容に応じて
前記第１コンデンサを充電せしめ、次いでその第
１コンデンサの充電電荷を前記第２コンデンサへ
配分せしめ、しかる後に前記第１コンデンサを放
電せしめる第２制御をなすとともに、 前記第２ビツト群のLSBからビツト列の順に
各ビツト毎に、このビツト内容に応じて前記第２
コンデンサを充電せしめ、次いでその第２コンデ
ンサの充電電荷を前記第１コンデンサへ配分せし
め、しかる後に前記第２コンデンサを放電せしめ
る第３制御をなし、 前記出力手段は、前記第１制御により得られた
前記第２コンデンサの両端間電圧出力をサンプル
ホールドするとともに、前記第２制御により得ら
れた前記第２コンデンサの両端間電圧出力をサン
プルホールドし、さらに前記第３制御により得ら
れた前記第１コンデンサの両端間電圧出力をサン
プルホールドし、これらホールドした電圧を加算
してアナログ信号として出力することを特徴とす
るデイジタル・アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13170983A JPS6029059A (ja) | 1983-07-19 | 1983-07-19 | ディジタル・アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13170983A JPS6029059A (ja) | 1983-07-19 | 1983-07-19 | ディジタル・アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6029059A JPS6029059A (ja) | 1985-02-14 |
| JPH0531853B2 true JPH0531853B2 (ja) | 1993-05-13 |
Family
ID=15064360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13170983A Granted JPS6029059A (ja) | 1983-07-19 | 1983-07-19 | ディジタル・アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029059A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2669591B2 (ja) * | 1992-10-30 | 1997-10-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ・ライン・ドライバ |
| JP5138490B2 (ja) * | 2008-07-17 | 2013-02-06 | ルネサスエレクトロニクス株式会社 | サンプル・ホールド回路及びデジタルアナログ変換回路 |
-
1983
- 1983-07-19 JP JP13170983A patent/JPS6029059A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6029059A (ja) | 1985-02-14 |
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