JP2804269B2 - 再分配形ａ／ｄ変換器とアナログ信号をディジタル信号に変換する方法 - Google Patents

再分配形ａ／ｄ変換器とアナログ信号をディジタル信号に変換する方法

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Description

【発明の詳細な説明】 産業上の利用分野 この発明は一般的にA/D変換器、更に具体的に云え
ば、両極性信号を１個の単極性基準を用いて変換する電
荷再分配形A/D変換器に関する。
従来の技術及び問題点 従来、アナログ・ディジタル及びディジタル・アナロ
グ変換器は、キャパシタの周期的な充電及び放電に基づ
く単純な解決策を利用していた。これはシャノン・ラッ
ク形復号器と呼ばれることがある。こういう形式の復号
器は定電流源を用い、それを利用して、スイッチを介し
てキャパシタを充電する。ディジタル・アナログ変換で
は、多数の切換えサイクルの後、キャパシタの出力がア
ナログ値を表わす。復号器の動作を２進入力と同期させ
る為にクロックが必要である。キャパシタの電圧が各々
の半周期に放電によって半分になる様に保証する為、キ
ャパシタが充電及び放電される各々の期間の間、加重係
数を用いる。タイミングや、精度が高くてドリフトの小
さい部品を必要とすること、並びに直列ディジタル入力
という様な実際的な問題がある為、この様な変換器が広
く用いられることは無かった。
シャノン・ラック形復号器に使われる電荷加重の考え
をモノリシックで集積する様に合わせた現代版が、電荷
再分配形復号器の考えである。この復号器では、精度の
高いキャパシタ（例えば、MOSキャパシタ）に於ける損
失を最小限にして、中間結果をダイナミックに記憶し、
MOSFETスイッチにより、１つのキャパシタから別のキャ
パシタへ移す。広く用いられている電荷再分配形変換器
の１つの方式が、順次近似に基づいている。この方式
は、主に２進法の重みの値を持つキャパシタを利用し、
全てのキャパシタの上側極板を比較器の一方の入力に接
続し、下側極板を種々の電圧の間で切換える。種々のス
イッチの方向が、補助論理回路を通じて、比較器によっ
て制御される。
変換過程は実質的に３つの工程、即ち標本化工程、保
持工程及び再分配工程に分けて行なわれる。標本化工程
では、キャパシタの上側極板を普通はアース又は或る適
当なサンプル基準電圧に接続し、下側極板を入力電圧に
接続する。この結果、下側極板には、入力電圧に比例す
る電圧が記憶される。保持工程では、上側極板を電気的
に隔離し、下側極板を普通はアース又は或る適当な保持
基準電圧に接続する。上側極板の電荷が保存されるか
ら、その電位が入力電圧に負の符号を付したものにな
る。変換又は「再分配」工程では、上側極板の電圧が予
定の電圧に達するまで、各々のキャパシタの下側極板を
再分配基準電圧又はアースに逐次的に接続することによ
り、各々の個別のビットを試験する。この予定の電圧に
達する時が、普通は比較器の引外し点である。
正及び負の信号を標本化する時、電荷再分配形変換器
の１つの欠点が起こる。典型的には、保持又はリセット
工程の間、キャパシタの全ての下側極板が、アースの様
な予定の保持基準電圧に定められる。この結果、上側極
板が比較器の引外し点の上又は下に引張られる。例え
ば、保持基準電圧がゼロ・ボルト又はアースに等しく、
再分配工程の間、下側極板を切換える為に１個の単極性
再分配基準VRしか利用できない場合、上側極板はVRに向
かって正にしか引張ることができず、正の入力信号しか
変換することができない。これは、保持又はリセット工
程の間、上側極板が一方又は他方にプリセットされる様
な２つのレベル（即ち、単極性基準とアース）しか利用
しない凡ゆるアレイについて云えることである。負の電
圧を標本化し、保持工程で上側極板に正の電圧が生ずる
時に問題が起こる。この為、再分配の間、負の再分配基
準電圧が必要になる。従って、両極性入力信号を標本化
する時、両極性基準電圧が必要になる。
この欠点は、アレイの半分をVR又はゼロに設定し、ア
レイの残り半分を２つのレベルの内の他方に設定するこ
とにより、是正することができる。然し、この方式の１
つの欠点は、最上位ビット（MSB）に関連するキャパシ
タがアレイの静電容量の半分に等しいことである。ゼロ
の前後のアナログ値に対して、このビットの試験が行な
われる。このキャパシタがアレイの合計の静電容量の半
分に正確に等しくないと、可成りの差分の非直線性が起
こることがある。これは、３ビット程度のA/D変換器に
とっては問題でないが、10ビット又はそれ以上のA/D変
換器にとっては問題になり得る。一般的に、Ｎビット・
アレイのMSBキャパシタは、差分の非直線性を避ける為
に、合計の静電容量の半分に対して1/2N以内で等しくな
ければならない。この変換誤差が起こるのは、ゼロ信号
の時に大きなビットの変化が起こるからである。従っ
て、A/D変換器に対し、アース及び単極性基準を用い、
主要なビット変化がゼロ信号レベルで起こることを必要
とせずに、キャパシタ・アレイ内の電荷を再分配するこ
とができる様にする必要が存在する。この時、MSBキャ
パシタの規模によって生ずる誤差が、大きい方の入力信
号で起こり、従ってその信号の小さな端数になる。
問題点を解決するための手段及び作用 この発明は、アレイを標本化し、その後アレイに対し
て再分配する為に、標本化された入力アナログ電圧を受
取る、２進法の重みを持つキャパシタのキャパシタ・ア
レイを提供する。アレイ内のキャパシタは共通の上側極
板と個別の下側極板とを持っている。サンプル・モード
では、キャパシタの下側極板は、入力アナログ信号に比
例する電圧がアレイ内の夫々のキャパシタで標本化され
る様に接続される。保持モードでは、キャパシタの下側
極板が、アースと単極性基準の間にある保持基準電圧に
接続され、各々のキャパシタの電圧が相等しく、サンプ
ルの入力アナログ電圧に比例する様にする。その後、再
分配モードでは、選ばれたキャパシタの下側極板を予定
の順次近似方式に従って、単極性基準電圧、予定の保持
基準電圧又はアースの何れかに接続することにより、キ
ャパシタに対して電荷を再分配し、キャパシタの上側極
板の電圧が、再分配の後、予定の基準電圧に等しくなる
様にする。
この発明の別の実施例では、キャパシタ・アレイ内の
合計の静電容量の半分だけで、入力電圧を標本化する。
この結果、再分配の間の電圧レベルは、入力信号の最初
のサンプル電圧レベルの半分である。一実施例では、キ
ャパシタ・アレイ内の最上位ビットを表わすキャパシタ
が別個の電圧基準に接続され、残りのキャパシタの下側
極板は標本化された入力アナログ信号に接続される。最
上位ビットのキャパシタがアレイ内の静電容量の半分を
表わす。
この発明の更に別の実施例では、アレイに於ける電荷
の再分配が、入力アナログ信号の符号を決定する回路
と、入力信号の正又は負の符号を表わす様に発生された
符号ビットとを利用する。この時、アレイ内のキャパシ
タの下側極板は、正の入力アナログ信号に対しては、単
極性基準と保持基準電圧の間で切換えられ、負の入力ア
ナログ信号に対しては保持基準電圧とアースの間で切換
えられる。
この発明の更に別の実施例では、保持基準電圧が単極
性基準電圧の半分の電圧である。キャパシタの上側極板
の電圧を保持基準電圧と比較して、キャパシタの上側極
板の電圧が保持基準電圧より高いか低いかを決定する比
較器を設ける。比較器の出力が順次近似制御回路に入力
され、再分配の間のキャパシタの下側極板の電圧の向き
を決定する。
この発明並びにその利点が更によく理解される様に、
次に図面について説明する。
実 施 例 第１図には、この発明を用いたシングルエンデット形
電荷再分配形アナログ・ディジタル（A/D変換器）の回
路図が示されている。第１図のA/D変換器は比較器10を
持ち、その負の入力が基準電圧VCに接続され、その正の
入力が２進法の重みを持つキャパシタのキャパシタ・ア
レイに接続される。例として、３ビットA/D変換器を説
明する。キャパシタは２進法の重みの値C,C/2…,C/2n-1
を持っている。C/2n-1の値を持つ２つのキャパシタがあ
り、従って（ｎ＋１）個のキャパシタの合計の静電容量
が2Cである。図示の３ビットの例では、キャパシタはC,
C/2,C/4及びC/4の値を持つ。
アレイ内の各々のキャパシタの上側極板が共通の上側
極板12に接続され、各々のキャパシタC,C/2,C/4及びC/4
の下側極板が夫々スイッチ14,16,18,20に接続される。
上側極板12を電圧に選択的に接続するスイッチ13を設け
る。キャパシタＣに接続されたスイッチ14は３つの入力
を受取る様に作用し得る。他のスイッチ16乃至20は２つ
の入力を受取る様に作用し得る。スイッチ14に対する１
つの入力及びスイッチ16乃至20に対する１つの入力が、
下側基準線22に接続され、この線が保持基準電圧VR/2に
接続されている。同様に、スイッチ14の１つの入力及び
スイッチ16乃至20の別の入力が線24に接続される。線24
はスイッチ25の出力に接続される。スイッチ25はサンプ
ル入力電圧VIN、基準電圧VR及びアースの間で切換わる
様に作用し得る。スイッチ14の残りの入力が基準電圧VR
に接続される。単極性基準VRとアースしか用いないこと
に注意されたい。
比較器10の出力が順次近似制御回路26の入力に接続さ
れる。この回路の出力が、全てのスイッチ13乃至20及び
25の状態を制御する様に作用し得るスイッチ制御信号と
なる。順次近似制御回路26は、比較器10の出力状態を感
知する様に作用し得る。例えば、キャパシタ・アレイの
上側極板12の電圧がVCより高ければ、比較器10の出力は
論理“1"である。逆に、キャパシタ・アレイの上側極板
12の電圧がVCより低ければ、比較器10の出力は論理“0"
である。再分配モードでは、キャパシタ・アレイに対す
る上側極板12の電圧の関係を比較器10の出力で感知し
て、試験中のビットが論理“1"であるか論理“0"である
かを判定する。スイッチ13乃至20及び25は典型的にはMO
Sスイッチを利用する。再分配形A/D変換器及び順次近似
制御回路26の全般的な動作が、米国特許第4,399,426号
に記載されている。
符号ビット試験回路27が増幅器10の出力に接続され
て、入力信号の符号を決定する。それから符号ビットが
出力されるが、これは正の信号に対しては論理“0"であ
る、負の信号に対しては論理“1"である。符号ビットが
スイッチ25を制御して、論理“0"の符号ビットに対して
は、VRしか選択することができない様にし、論理“1"の
符号ビットに対してはアースを選択することがてきる様
にする。図面に示してないが、符号ビット試験回路27
は、VR又はアースを出力として選択する２位置スイッチ
を用いて実現することができる。入力信号の符号が決定
された時、この２位置スイッチがラッチされる。その
後、スイッチ25は、サンプル・モードの間、VINを選択
し、再分配モードの間は２位置スイッチの出力を選択す
る様に制御されるが、これは後で更に詳しく説明する。
第２図には第１図のキャパシタ・アレイの部分的な回
路図が示されており、スイッチ13乃至20及び25は、A/D
変換器をサンプル・モードにする状態である。前と同様
な部分には同じ参照数字を用いている。スイッチ13が上
側極板12をVCに接続する様に接続されている。上側極板
12の電圧をVXと呼ぶことにする。サンプル・モードで
は、これがVCに等しい。キャパシタＣの下側極板にはス
イッチ14によって基準電圧VRが印加され、スイッチ16乃
至20は線24に接続されている。スイッチ25が標本化電圧
VINを極板24に印加する様に接続されている。従って、V
INがキャパシタC/2,C/4及びC/4に印加され、電圧VRがキ
ャパシタＣに印加される。こうして保持モードでは、入
力電圧VINが実効的にその半分の値に減衰させられる。
第３図には第１図のA/D変換器の保持モードの回路図
が示されている。このモードでは、上側極板12が、スイ
ッチ13を開くことによって、サンプル基準電圧VCから切
離され、キャパシタの下側極板が線22に接続されて、適
当な状態のスイッチ14乃至20により、電圧VR/2が印加さ
れる。電荷が保存されるから、上側極板12の電圧は、VR
/2及びVINの間の差の半分と、VR/2及びVRの間の差の半
分だけ増加する。電圧VXは次の様になる。
VX＝VC−1/2VIN 入力信号の大きさの半分だけ上側極板12に現れること
に注意されたい。これはアレイの半分だけで標本化され
るからである。上側極板12は精々＋／−VR/2だけ変化し
得る。入力信号がその半分の値の減衰しない場合、入力
信号は＋／−VR/2の範囲に制限される。例えば、電圧VR
が５ボルトの比較器で５ボルトに等しい場合、正の電圧
は０から＋2.5ボルトまで変化することができ、負の電
圧は０から−2.5ボルトまで変化し得る。然し、入力信
号を第１図乃至第３図に示す様に減衰させると、これに
よって正及び負の両方の入力電圧に対し、５ボルトの一
杯の変化がとれる。VCは典型的にはほぼVR/2の値を持つ
ように選択される。
保持モードでは、符号ビットを試験することが必要で
ある。これが符号ビット試験回路27の論理回路によって
行なわれる。信号が正であって、VINが０より大きい場
合、再分配モードでは、上側極板12の電圧が増加する様
に電荷を分配することが必要になり、基準電圧VCに近づ
く。これは、キャパシタの下側極板をVR/2及びVRの間で
切換えることによって行なわれる。然し、電圧VINが０
より小さい場合、再分配モードに於けるキャパシタの下
側極板の切換えは、VR/2及び０の間で行なわれる。前に
述べた様に、符号ビット試験回路27からの符号ビット出
力が、スイッチ25がVINからVRへ切換わるか、VINからア
ースへ切換わるかを決定する。
第４図には、A/D変換器の部分的な回路図が示されて
おり、MSBを試験する様なスイッチの状態にしたキャパ
シタ・アレイが示されている。これが再分配モードの最
初の工程である。キャパシタＣの下側極板に関連するス
イッチ14が、線24に接続され、スイッチ25とインターフ
ェース接続することができる様になる。スイッチ25は、
符号ビットに応じて、基準電圧VR又はアースに接続され
る。標本化された入力電圧が０より大きい場合、スイッ
チ25がVRに接続され、VRがキャパシタＣの下側極板に接
続される。これが、キャパシタ・アレイの上側極板12の
電圧を1/4VRの値だけ高め、この結果次の式で示す様に
なる。
VX＝VC−1/2VIN＋1/4VR VXの値がVCより小さい場合、MSBは論理“1"に等し
い。然し、VXがVCより大きい場合、MSBは論理“0"に等
しい。論理“1"の場合、スイッチ14が線24に接続され、
VRがキャパシタＣの下側極板に加えられ、VXがVCより大
きい場合、スイッチ14がVR/2のところにおかれる。
符号ビットが負の値を示す場合、スイッチ25はアース
の位置におかれる。これによってキャパシタの上側極板
12の電圧は1/4VRの値だけ下がり、次の式で示す様にな
る。
VX＝VC−1/2VIN−1/4VR VXがVCより小さい場合、MSBが論理“1"であり、VXがV
Cより大きい場合、MSBが論理“0"である。論理“1"によ
り、スイッチ14が線24に接続されて、キャパシタＣの下
側極板の電圧を０に保ち、論理“0"により、スイッチ14
が線22のVR/2の電圧の位置になる。
キャパシタＣに関連するMSBを試験した後、次のMSBを
試験し、こうして全てのスイッチ14乃至20が順次近似制
御回路26によって首尾良く試験され、キャパシタの下側
極板に適当な電圧が加わる様にする。この切換えがアレ
イ内のキャパシタの上側極板12の電圧を＋／−VR/2の値
だけ変えることに注意されたい。従って、入力信号は−
VRから＋VRまでの範囲にある。更に、両極性入力信号に
対しては、標本化される入力信号の０の値は、ディジタ
ル・ワードのMSBを表わす一層大きなキャパシタＣの切
換えではなく、アレイ内のC/4キャパシタの切換えを必
要とする。一層大きなキャパシタＣを切換えるのは、入
力信号がVR/2より大きいか、又は−VR/2より小さい時で
あり、この為、関連する差分の非直線性はずっと少なく
なる。
第５図には、再分配工程の第１段階として一組の最上
位ビット（MSBs）を決定することにより、より高い精度
のA/Dコンバータに対するVR/2の電圧を取り出す１つの
装置のブロック図が示されている。この装置はフォテュ
ーイ形変換器を利用する。これは２つのディジタル−ア
ナログ（D/A）変換器,1個の抵抗ストリング及び１個の
キャパシタ・アレイを用いる。これはIEEE J.of Solid
state Circuits,第14巻，第６号（1979年12月），第920
−925頁,B.Fotouhi,D.Hodges著，「MOS/LSIに於ける高
分解能A/D変換」に記載されている。この変換器は2M個
のタップを持つ抵抗ストリング28を利用し、抵抗ストリ
ング28の全体に亘って隣り合ったタップの間の抵抗値が
等しくなる様になっている。これらのタップがマルタプ
レクサ30に対する入力となる。このマルチプレクサ30
は、マルチプレクサ30の制御入力に加えられた一組のMS
Bsに応答してアースからVRまでの間から２つの隣り合う
タップを選択するように動作する。MSBsが選択された値
を表す時、これらのタップの１つは自動的にVR/2の値を
選択してキャパシタ・アレイの線22に入力する。例え
ば、もし５つのMSBがあるとすると、その時MSBライン上
の10000に等しい値がVR/2のタップを選択する。マルチ
プレクサ30は隣り合った２つのタップ電圧を２本の線32
に出力し、符号マルチプレクサ34に入力する。符号マル
チプレクサ34が符号ビットを受け取り、線32の２つのタ
ップ電圧の位置を逆転して、２本の線36に出力する様に
動作する。その２つの線36は図１−４のキャパシタ・ア
レイに接続されており、それは参照数字38で示されてい
る。線36の１つはVR/2の代わりに線22に接続されてお
り、他の１つの線36は電圧VRとアースの代わりにスイッ
チ25を介して線24に接続されている。
図１−３を参照して説明されたように、VINが最初、
スイッチ25を介してサンプルモードの間供給され、符号
ビット試験回路27がA/D変換器が保持モードにある間、
入力信号の符号を決定しラッチする。動作について説明
すると、抵抗ストリング28からタップ電圧を選択するマ
ルチプレクサ30がMSBsにより制御される。それらのMSBs
は順次近似制御回路26によって提供される。最初は、選
択された値の一組のMSBsがマルチプレクサ30に印加され
てVR/2のタップを選択する。選択されたタップのペアの
１つが値VR/2を選択し、キャパシタ・アレイの線22に入
力する。一方、他のタップはVR/2のすぐ上のタップを選
択してスイッチ25を介して線24に入力する。符号ビット
が決定された後、比較器10の出力の論理状態が変化する
迄、再分配モードの間、タップはそれから順次選択され
る。もし、符号ビットが正なら、タップはVR/2からVRま
でのレンジから選択されるが、もし符号ビットが負か
ら、タップはVR/2からアースまでのレンジから選択され
る。上述したように、符号ビットはまた、線22と24上に
適切な電圧レベルがくるように符号マルチプレクサ34を
制御する。これは再分配工程の間生じる。もしＭ個のMS
Bと（Ｎ−Ｍ）個のLSBがある場合、Ｍ個のMSBがマルチ
プレクサ30に入力され、LSBsがキャパシタ・アレイ38に
入力され、LSBsを決定する為にだけキャパシタ・アレイ
が利用される。一旦MSBsが選択されて、キャパシタ・ア
レイ38の上側極板の電圧VXを、キャパシタの下側極板を
切り換えることによって制御することができる範囲に下
げたら、図４で説明されたように、キャパシタの下側極
板を線36の２つの電圧の間で切り換え、電荷を再分配す
ることにより、LSBsを決定する。
第６図には両極性信号を受取る完全差分形キャパシタ
・アレイを利用するこの発明の別の実施例が示されてい
る。この形式のアレイが1988年８月10日出願の日本特許
願第199764号に詳しく記載されている。キャパシタ・ア
レイは正のアレイ及び負のアレイで構成され、各々のア
レイは２進法の重みを持つキャパシタを有する。例とし
て云うと、第６図の差分形A/D変換器は、キャパシタC,C
/2,C/4及びC/4を持つ３ビット・アレイである。正のア
レイの上側極板が共通の上側極板40に接続され、差動増
幅器42の正の入力に接続される。負のアレイのキャパシ
タは共通の上側極板44を用い、これが差動増幅器42の負
の入力に入る。増幅器42の正及び負の入力が、サンプル
・モードの間、スイッチ46を介してVCに接続される。
正のアレイにあるキャパシタC,C/2,C/4及びC/4の各々
の下側極板が、夫々スイッチ48,50,52,56に接続され
る。スイッチ48乃至56は第１図のスイッチ14乃至20と同
様である。スイッチ48は、VR,VR/2に接続された線58、
又は線60の何れかに接続される様に作用し得る。線60が
スイッチ62を介して、標本化した入力電圧の正の側
VIN+,VR又はアースの何れかに接続される。スイッチ50
乃至56が線58又は線60の何れかに接続される。
負のアレイのキャパシタC,C/2,C/4及びC/4の下側極板
が夫々スイッチ64,66,68,70に接続される。スイッチ64
乃至70は正のアレイのスイッチ48乃至56と同様である。
スイッチ64が、キャパシタＣの下側極板を基準電圧VR,V
R/2に接続された線72、又は線74の何れかに接続する様
に作用し得る。線74は、スイッチ76を介して、標本化し
た入力電圧の負の側VIN-,VR又はアースの何れかに接続
する様に作用し得る。演算増幅器42の出力が順次近似論
理回路（図面に示してない）に接続されるが、この回路
はスイッチの形式を決定する様に作用し得る。
第７図には、第６図の差分A/D変換器の簡略回路図が
示されており、正及び負のアレイにあるキャパシタと増
幅器42を示している。キャパシタの下側極板は保持モー
ドにある場合を示す。第６図に示すスイッチがサンプル
・モードで示されており、VINが正のアレイのキャパシ
タC/2,C/4及びC/4の下側極板に加えられ、VIN-が負のア
レイのキャパシタC/2,C/4及びC/4の下側極板にかけられ
る。MSBキャパシタＣの下側極板に基準電圧VRが加えら
れる。保持モードでは、正のアレイにあるキャパシタの
上側極板40に電圧VX+がかけられ、負のアレイにあるキ
ャパシタの上側極板に電圧VX-がかけられ、次の式の様
になる。
VX+＝VC−1/2VIN+ VX-＝VC−1/2VIN- 保持モードでは符号ビットを試験して、入力端子VIN+
及びVIN-に正又は負の両極性信号が加わっているかどう
かを判定する。正の信号の場合、負のアレイにあるキャ
パシタの下側極板がVR/2とアースの間で切換えられ、正
のアレイにあるキャパシタの下側極板がVR/2とVRの間で
切換えられる。負の信号の場合、正のアレイにあるキャ
パシタの下側極板がアースとVR/2の間で切換えられ、負
のアレイにあるキャパシタの下側極板がVR/2とVRの間で
切換えられる。MSBを試験する時の正の信号の場合、VX+
及びVX-の電圧は次の様になる。
VX+＝VC−1/2VIN+＋1/4VR VX-＝VC−1/2VIN-−1/4VR MSBを試験する時、増幅器42の出力の電圧を測定し、
差電圧が０より小さいかどうかを判断する。０より小さ
ければ、MSBは“1"に等しい。然し、差電圧が０より大
きければ、MSBは０に等しい。差電圧は−VRと＋VRの範
囲内になければならない。正の信号に対するMSB試験の
スイッチの状態が第８図に示されており、負の信号に対
するMSB試験の時のスイッチの状態が第９図に示されて
いる。
第10図にはフォトゥーイ形の抵抗−キャパシタ・ハイ
ブリッド形変換器を利用した完全差分A/D変換器が示さ
れている。この場合、キャパシタ・アレイに対する基準
入力として使われる様な、抵抗ストリングのタップをMS
Bが選択する。抵抗ストリング78がVRとアースの間に接
続され、電圧VR/2に対するタップが設けられている。更
に、その間の抵抗値を同じにして、複数個のタップ出力
が設けられている。これによって、電圧の有限の増分が
得られる。これらのタップが抵抗マルチプレクサ80に入
力され、何れも隣り合った２つのタップを表わす２組の
電圧を選択して出力する。隣接する２つの高電圧タップ
VH+,VL+と隣接する２つの低電圧タップVL-,VH-がある。
一般的に、マルチプレクサ80は最初に抵抗ストリング78
の１番上の２つのタップ及び抵抗ストリング78の１番下
の２つのタップを出力し、その後タップを互いに接近す
る向きに移して、差電圧が減少する様に作用し得る。
マルチプレクサ80の出力が、符号ビットを受取る符号
マルチプレクサ82に入力する。符号マルチプレクサ82が
２つの高電圧タップV0+,V1+と２つの低電圧タップV0-,V
1-を出力する。２つの正のタップが、再分配モードで、
スイッチ62（図面に示してない）を介して正のアレイに
あるキャパシタの下側極板に入力され、スイッチ48,56
が２つのタップを選ぶ。２つの正の電圧V1+及びV0+は、
電圧VR及びアースに対応し、これらがスイッチ62に入力
される。同様に、符号マルチプレクサ82の２つの出力タ
ップV0-及びV1-がスイッチ76（図面に示してない）を介
してスイッチ64乃至70に入力され、負のアレイにあるキ
ャパシタの下側極板に接続される。LSBに対する順次近
似回路が、再分配動作によってLSBを決定することがで
きる様に、MSBが決定された後に、キャパシタの電荷を
再分配する様に作用し得る。
符号が正である時、符号マルチプレクサは次の様な接
続をする。
V1-＝VH+ V0+＝VL+ V0-＝VL- V1-＝VH- 負の信号の時は、次の様な関係になる。
V1-＝VL- V0+＝VH- V0-＝VH+ V1-＝VL+ 要約すれば、両極性入力信号を、単極性基準電圧を用
いてディジタル値に変換する様に作用し得るA/D変換器
を提供した。保持モードの間、キャパシタの下側極板
が、基準電圧とアースの間の中間の電圧にリセットされ
る。小さい正及び負の信号に対しては、LSBキャパシタ
が切換えられる。MSBキャパシタは、大きい負及び正の
値に対してだけ切換えられる。この為、小さい入力信号
レベルで、MSBキャパシタのビット変化か起こることは
無い。更に、入力電圧の範囲を広げる為に、入力電圧は
アレイの半分でだけ標本化される。再分配モードの間、
キャパシタの下側極板が基準電圧の中点と、基準電圧又
はアースの間で切換えられる。
好ましい実施例を詳しく説明したが、特許請求の範囲
によって定められたこの発明の範囲内で、種々の変更を
加えることができることは云うまでもない。
以上の説明に関連して更に下記の項を開示する。
（１） 各々のキャパシタが下側及び上側極板を持ち、
各々のキャパシタの上側極板が共通である様な２進法を
重みを持つキャパシタのキャパシタ・アレイと、入力ア
ナログ電圧に比例する電荷がキャパシタに記憶される様
に、前記キャパシタ・アレイに対する入力アナログ電圧
を標本化するサンプル手段と、該サンプル手段による標
本化の後の予定の保持時間の間、前記キャパシタの下側
極板を、アースと単極性基準電圧の間の予定の保持基準
電圧に接続して、各々のキャパシタの上側極板の電圧が
相等しく、前記保持基準電圧からずれる様にする保持手
段と、該保持手段によって前記キャパシタの上側極板の
電圧がずらされた後、予定の順次近似方式に従って、選
ばれたキャパシタの下側極板を前記単極性基準電圧、前
記予定の保持基準電圧又はアースに接続することによ
り、前記キャパシタ・アレイ内の電荷を再分配させて、
全てのキャパシタの下側極板が選択的に接続された後
に、前記キャパシタの上側極板の電圧が前記予定の保持
基準電圧に等しくなる様にする再分配手段とを有する再
分配形A/D変換器。
（２） （１）項に記載した再分配形A/D変換器に於い
て、前記サンプル手段が複数個のスイッチで構成され、
各々のスンイッチが１つのキャパシタの下側極板に付設
されていて、前記サンプル手段による標本化の間作用し
得る様になっており、前記キャパシタ・アレイ内の最も
大きいキャパシタに関連する１つのスイッチは、その下
側極板を予定の基準電圧に接続する様に作用することが
でき、前記アレイ内の残りのキャパシタに関連する残り
のスイッチは、該キャパシタの出力を入力アナログ電圧
に接続する様に作用し得る様になっていて、入力電圧が
1/2に減衰する様にし、前記サンプル手段は、該サンプ
ル手段による標本化の間、前記キャパシタの上側極板を
予定の保持基準電圧に選択的に接続する様に作用し得る
再分配形A/D変換器。
（３） （１）項に記載した再分配形A/D変換器に於い
て、前記保持手段が複数個のスイッチで構成され、各々
のスイッチが各々のキャパシタの下側極板に付設されて
いて、該キャパシタの下側極板を前記保持手段の動作
中、前記保持基準電圧に選択的に接続する再分配形A/D
変換器。
（４） （３）項に記載した再分配形A/D変換器に於い
て、前記保持基準電圧が単極性基準電圧の半分である再
分配形A/D変換器。
（５） （１）項に記載した再分配形A/D変換器に於い
て、前記再分配手段が、入力アナログ信号の符号を決定
して、入力アナログ信号の符号を表わす符号ビットを発
生する符号手段と、前記キャパシタの下側極板に付設さ
れていて、何れも関連するキャパシタの下側極板と、前
記符号ビットが正の入力アナログ信号であることを示す
時は、前記単極性基準電圧又は保持基準電圧に、そして
前記符号ビットが負の入力アナログ信号であることを示
す時はアース又は前記単極性基準電圧に接続する様に作
用し得る複数個の再分配スイッチと、前記キャパシタの
上側極板の電圧を前記保持基準電圧と比較して、前記キ
ャパシタの上側極板の電圧が前記保持基準電圧より高い
か低いかを決定する比較器と、予定の順次近似方式に従
って、前記再分配スイッチの動作及びその向きを制御す
る為に、前記複数個の再分配スイッチを制御して、上側
極板の電圧が前記保持基準電圧と大体等しくなるまで、
前記キャパシタの電荷を再分配する順次近似回路とで構
成されている再分配形A/D変換器。
（６） 各々のキャパシタが上側極板及び下側極板を持
ち、各々のキャパシタの上側極板が共通である様な、２
進法の重みを有するキャパシタのキャパシタ・アレイ
と、単極性基準電圧と、該単極性基準電圧の半分に等し
い中点基準電圧と、アース基準電圧と、サンプル・モー
ドで、各々のキャパシタの共通の上側極板をアースに接
続すると共に、前記下側極板を標本化された入力アナロ
グ電圧にインターフェース接続して、前記アレイ内のキ
ャパシタに前記入力アナログ電圧に比例する電圧を印加
する第１のスイッチ手段と、前記アナログ入力電圧を標
本化して、アナログ入力電圧が正であるか負であるかを
決定し、アナログ入力電圧が正であるか負であるかを表
わす第１及び第２の論理状態を持つ符号ビットを発生す
る符号手段と、前記アンプル・モードに於ける標本化の
後の保持モードで、前記アレイ内のキャパシタの下側極
板を前記中点電圧に接続する様に作用し得る第２のスイ
ッチ手段と、前記保持モードに於ける前記第２のスイッ
チ手段の動作の後の再分配モードで、前記符号ビットが
正のアナログ入力電圧であることを示すことに応答し
て、各々のキャパシタの下側極板を前記基準電圧又は前
記中点基準電圧に接続する様に作用し得ると共に、前記
符号ビットが負の入力アナログ電圧であることを示した
ことに応答して、前記キャパシタの下側極板を前記中点
基準電圧又はアースに接続する様に作用し得る第３のス
イッチ手段と、前記キャパシタの共通の上側極板の電圧
を前記中点基準電圧と比較して、前記共通の上側極板の
電圧が前記中点基準電圧より大きいか小さいかを決定し
て、それに対応する出力信号を出力する比較器と、予定
の順次近似方式に従って、前記再分配モードで前記第３
のスイッチ手段を制御して、前記共通の上側極板の電圧
が前記中点基準電圧と大体等しくなるまで、前記アレイ
内で電荷を分配する順次近似手段とを有する再分配形A/
D変換器。
（７） （６）項に記載した再分配形A/D変換器に於い
て、前記第１のスイッチ手段が、前記サンプル・モード
で、最上位ビット・キャパシタの下側極板を前記基準電
圧に接続すると共に、残りのキャパシタの下側極板をサ
ンプル入力アナログ電圧に接続して、標本化される入力
アナログ信号が前記アレイ内の静電容量の半分でだけ標
本化される様に作用し得る再分配形A/D変換器。
（８） （１）項に記載した再分配形A/D変換器に於い
て、前記第１のスイッチ手段が、前記アレイ内の静電容
量の半分でだけ、標本化される入力アナログ信号を標本
化する様に作用し得る再分配形A/D変換器。
（９） （６）項に記載した再分配形A/D変換器に於い
て、前記第２のスイッチ手段が複数個のスイッチで構成
され、各々のスイッチが前記アレイ内の１つのキャパシ
タの下側極板に付設されていて、関連する１つのキャパ
シタの下側極板に一端が接続されると共に、他端が前記
中点基準電圧に接続されている再分配形A/D変換器。
（10） （６）項に記載した再分配形A/D変換器に於い
て、前記第３のスイッチ手段が、前記基準電圧、前記中
点基準電圧及びアースをその入力に受取って、前記符号
ビットが正の入力アナログ電圧であることを示すことに
応答して、前記中点基準電圧及び基準電圧を出力すると
共に、前記符号ビットが負のアナログ電圧であることを
示すことに応答して、前記中点基準電圧及びアースを出
力するマルチプレクサ手段と、夫々前記アレイ内の１つ
のキャパシタに付設されていて、何れも関連するキャパ
シタの下側極板を前記順次近似手段の制御の下に前記マ
ルチプレクサ手段からの２つの出力の何れかに接続する
様に作用し得る複数個のスイッチとで構成されている再
分配形A/D変換器。
（11） アナログ信号をディジタル信号に変換する方法
において、各々のキャパシタが共通の上側極板及び個別
の下側極板を持つ様な、２進法の重みをつけたキャパシ
タのキャパシタ・アレイを用意し、該アレイに対する入
力アナログ信号を標本化し、キャパシタの下側極板をア
ースと単極性基準電圧の間の電圧を持つ予定の保持基準
電圧にして、各々のキャパシタの両端の電圧が相等し
く、標本化された入力アナログ電圧に比例する様にし、
キャパシタの上側極板の電圧が予定の保持基準電圧と等
しくなる様に、予定の順次近似方式に従って、選ばれた
キャパシタの下側極板を単極性基準電圧、予定の保持基
準電圧又はアースに接続することにより、アレイ内のキ
ャパシタに電荷を再分配する工程を含む方法。
（12） （11）項に記載した方法に於いて、標本化する
工程が、前記アレイ内の静電容量の半分を表わすキャパ
シタの下側極板を標本化される入力アナログ電圧に接続
すると共にその上側極板をアースに接続することを含
み、前記アレイ内の残りのキャパシタの上側極板がアー
スに接続され、その下側極板が単極性基準電圧に接続さ
れる方法。
（13） （11）項に記載した方法に於いて、キャパシタ
の電荷を再分配する工程が、アナログ入力電圧の符号を
決定して、入力アナログ信号の符号を表わす符号ビット
を発生し、符号ビットが正の入力アナログ信号であるこ
とを示す時、前記アレイ内の各々のキャパシタの下側極
板を単極性基準電圧又は保持基準電圧に選択的に接続す
ると共に、前記符号ビットが負の入力信号であることを
示す時に、各々のキャパシタの下側極板を保持基準電圧
又はアースに選択的に接続し、キャパシタの上側極板の
電圧を保持基準電圧と比較して、上側極板の電圧が保持
基準電圧より高いか低いかを決定し、出力の比較の値に
応答して、順次近似方式を適用して、順次近似方式に従
って、キャパシタの下側極板の単極性基準電圧又はアー
スに対する選択的な接続を制御する工程を含む方法。
（14） 電荷再分配方式を利用するA/D変換器が、シン
グルエンデッド形比較器と、それに関連して２進法の重
みを持つキャパシタのキャパシタ・アレイとを持ってい
る。比較器の入力をアースと単極性基準電圧の中間の点
において、入力信号を標本化する。その後、保持モード
では、キャパシタの下側極板を基準電圧の中点におく。
再分配モードでは、キャパシタの下側極板を基準電圧の
中点とアース又は基準電圧の全値の間で切換えることに
より、ビットの値を決定する。標本化の際、入力信号
は、それをアレイの半分にだけ標本化することによって
減衰させる。
【図面の簡単な説明】
第１図はこの発明のシングルエンデッド形電荷再分配形
A/D変換器の簡略ブロック図、第２図はサンプル・モー
ドにあるアレイの部分的な回路図、第３図は符号ビット
を試験する保持モードにある時の第１図のキャパシタ・
アレイの部分的な回路図、第４図は最上位ビットを試験
する時のキャパシタ・アレイの部分的な回路図、第５図
はVR/2基準電圧を取出す１つの装置の簡略ブロック図、
第６図は両極性信号を受ける完全差分形キャパシタ・ア
レイを利用したこの発明の別の実施例を示す回路図、第
７図は第６図の差分形A/D変換器の簡略回路図で、正及
び負のアレイにあるキャパシタと増幅器42とを示してお
り、キャパシタの下側極板は保持モードにある場合を示
してある。第８図は保持モードにあるキャパシタ・アレ
イの簡略回路図、第９図は再分配モードにあるキャパシ
タ・アレイの簡略回路図、第10図はMSBによって、キャ
パシタ・アレイに対する基準入力として使われる、抵抗
ストリングのタップを選択する様にした、フォトゥーイ
形の抵抗−キャパシタ・ハイブリッド形変換器を利用し
た完全差分形A/D変換器を示す略図である。 主な符号の説明 10:比較器 12,40,44:上側極板 24:線 26:順次近似制御回路 27:符号ビット試験回路 28,78:抵抗ストリング 30:マルチプレクサ 34,82:符号マルチプレクサ 38:キャパシタ・アレイ 42:増幅器 80:抵抗マルチプレクサ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】各々のキャパシタが下側及び上側極板を持
    ち、各々のキャパシタの上側極板が共通である２進法の
    重みを持つキャパシタのキャパシタ・アレイと、 入力アナログ電圧に比例した電荷が前記キャパシタ・ア
    レイの前記キャパシタの部分に記憶されるように入力ア
    ナログ電圧を標本化するサンプル手段であり、サンプル
    基準電圧（VC）を共通に接続された上側極板に接続する
    ための第１スイッチと、単極性基準電圧（VR）を前記キ
    ャパシタの最大のものの下側極板に接続するための第２
    スイッチと、前記キャパシタの残りの下側極板と関連し
    ており、入力アナログ電圧を前記残りのキャパシタの各
    々の下側極板に接続するための複数のスイッチとを含む
    前記サンプル手段と、 前記サンプル手段による標本化の後、所定の保持時間の
    間、前記キャパシタの全ての下側極板を所定の保持基準
    電圧（VR/2）に接続する保持手段であり、前記所定の保
    持基準電圧はアースと前記単極性基準電圧との間にあ
    り、前記キャパシタの各々の上側極板の電圧が等しくさ
    れ、前記保持基準電圧から入力アナログ電圧に比例した
    量でオフセットされるようにする保持手段と、 前記キャパシタの全てが下側極板を選択的に接続された
    後、前記キャパシタの上側極板上の電圧が前記サンプル
    基準電圧にほぼ等しくなるように、前記キャパシタの各
    々の下側極板を前記所定の保持基準電圧または代わりの
    基準電圧信号（24）に所定の順次近似技術により選択的
    に接続することにより前記キャパシタの上側極板上の電
    圧が前記保持手段によってオフセットされた後、前記キ
    ャパシタアレイの電荷を再分配する再分配手段とを含む
    再分配型A/Dコンバータ。
  2. 【請求項２】キャパシタの各々が共通の上側極板と個々
    の下側極板とを有する２進法の重みを持つキャパシタ・
    アレイを備える段階と、 サンプル基準電圧（VC）を共通に接続された上側極板に
    接続し、単極性基準電圧（VR）を前記キャパシタの最大
    のものの下側極板に接続し、入力アナログ電圧を前記キ
    ャパシタの残りのキャパシタの各々の下側極板に接続す
    ることによりアレイ上に入力アナログ信号を標本化する
    段階と、 キャパシタの下側極板をアースと前記単極性基準電圧間
    の所定の保持基準電圧にし、キャパシタの各々の極板間
    電圧が等しく、標本化された入力アナログ電圧に比例す
    るようにする段階と、 前記キャパシタの全てが下側極板を選択的に接続された
    後、前記キャパシタの上側極板上の電圧が前記サンプル
    基準電圧にほぼ等しくなるように、前記キャパシタの各
    々の下側極板を前記所定の保持基準電圧または代わりの
    基準電圧信号（24）に所定の順次近似技術により選択的
    に接続することによりアレイのキャパシタ上の電荷を再
    分配する段階とを含むアナログ信号をデジタル信号に変
    換する方法。
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