JPH0262969B2

JPH0262969B2 -

Info

Publication number: JPH0262969B2
Application number: JP57501767A
Authority: JP
Inventors: Robaato Nooburu Oorugutsudo; Suteiibun Haaro Kerii
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1981-05-08
Filing date: 1982-04-21
Publication date: 1990-12-27
Also published as: CA1171967A; EP0078302A4; EP0078302A1; US4384277A; JPS58500685A; WO1982003957A1

Description

請求の範囲１第１、第２基準電圧間に結合され、順位付け
られた複数のステツプノードの各々の上に第１お
よび第２基準電圧間の所定のステツプ電圧を発生
させる抵抗手段と、抵抗手段と共通レールとの間に結合され、デジ
タル入力符号に応答してステツプノードのうちの
選択された１つを共通レールに結合させるＲはし
ご形切換え手段と、を具えるデジタル入力符号に応答して第１および第２基
準電圧間で選択されたステツプ電圧を与える分圧
器手段と、共通レールに結合され、共通レール上のステツ
プ電圧の関数としてアナログ出力信号とデジタル
入力符号とを与え、夫々第１プレートと相互接続
の第２プレートとを有する順位付けられた複数の
コンデンサを具え、第１プレートに結合された電
圧の関数として第２プレート上にアナログ出力信
号を発生する電荷再分配手段と、を具備するデジ
タル入力符号に対応するアナログ出力信号を与え
る変換器において、順位付けられた複数のＣラング切換え素子と順
位付けられた複数のＣレール切換え素子とを第
１、第２基準電圧に結合させ、共通レールとコン
デンサの第１プレートの各々とを有し、デジタル
入力符号に応答して共通レール上のステツプ電圧
をコンデンサのうちの選択された１つの第１プレ
ートに結合させ、第１基準電圧をコンデンサのう
ちの選択された１つより下位にあるコンデンサの
各々の第１プレートに結合させ、第２基準電圧を
コンデンサのうちの選択された１つより上位にあ
るコンデンサの各々の第１プレートに結合させる
Ｃはしご形切換え手段、を具備することを特徴と
するＤ／Ａ変換器。

２第１、第２基準電圧の間に結合され、複数の
ステツプノードの各々の上に第１および第２基準
電圧間の所定のステツプ電圧を発生させる抵抗手
段と、抵抗手段と共通レールとの間に結合され、デジ
タル符号に応答してステツプノードのうちの選択
された１つを共通レールに結合させるＲはしご形
切換え手段と、デジタル入力符号に応答して第１および第２基
準電圧間で選択されたステツプ電圧を与えるため
の分圧器手段と、共通レールに結合され、共通レール上のステツ
プ電圧の関数としてアナログ出力信号とデジタル
入力符号とを与える電荷再分配手段と、を具える
デジタル入力符号に対応するアナログ出力信号を
与える変換器において、夫々の第１プレートと相互接続された第２プレ
ートとを有する順位付けられた複数のコンデンサ
を具え、第１プレートに結合された電圧の関数と
して第２プレート上にアナログ出力信号を発生さ
せるコンデンサ手段と、その各々がコンデンサの夫々の１つの第１プレ
ートと共通レールとの間に結合された順位付けら
れた複数のＣラング切換え素子を具え、夫々のＣ
ラングイネーブル信号に応答して第１プレートの
夫々の１つを共通レールに結合させるＣラングス
イツチ回路網と、順位付けられた複数のＣレール切換え素子を具
え、そのうちの第１素子は第１基準電圧と最低順
位のコンデンサの第１プレートとの間に結合さ
れ、そのうちの最後の素子は第２基準電圧と最高
順位のコンデンサの第１プレートとの間に結合さ
れ、その残余素子は夫々連続した順位対のコンデ
ンサの第１プレート間に結合され、レールデイス
エーブル信号に応答して、低順位及び高順位のコ
ンデンサの選択された１つの第１プレートを分離
させるＣレール切換え回路網と、Ｃラングスイツチ回路網及びＣレール切換え回
路網とに結合され、デジタル入力符号に応答して
前記Ｃラングイネーブル信号及び前記Ｃレールデ
イスエーブル信号を与えるＣはしご形論理手段
と、を具備することを特徴とするＤ／Ａ変換器。

３キヤパシタンス手段を含むコンデンサは、２
進法で重み付けられ、最低順位から最高順位まで
のその順位付けが前記２進重み付けによつている
ことを特徴とする前記請求の範囲第２項記載の
Ｄ／Ａ変換器。

４Ｃはしご形論理手段は、順位付けられた複数のＣラング出力をＣラング
切換え素子の夫々の１つに結合させ、各デジタル
入力符号に応答してＣラング出力の特定の１つの
上にＣラングイネーブル信号を与えるＣ復号器手
段と、順位付けられた複数のゲートを具え、そのうち
の最初のゲートは、入力を最低順位のＣラング出
力に結合させ、出力をＣレール切換え素子に結合
させ、そのうちの最後のゲートは、入力を最高順
位のＣラング出力に結合させ、出力を最後のＣレ
ール切換え素子に結合させ、その残余ゲートは、
最低順位から始つて最高順位に至るまで入力をＣ
ラング出力の夫々の隣接する対に結合させ、Ｃラ
ング出力の特定の１つの上のＣラングイネーブル
信号に応答して出力をＣレール切換え素子の夫々
の１つに結合させるＣレール論理手段と、を具え
ることを特徴とする前記請求の範囲第３項記載の
Ｄ／Ａ変換器。

５Ｒはしご形切換え手段は、順位付けられた複数のＲラング切換え素子を具
え、その各々がステツプノードのそれぞれの１つ
と共通レールとの間に結合されているＲラングス
イツチ回路網と、Ｒラングスイツチ回路網に結合され、デジタル
入力符号に応答してＲラング切換え素子のうちの
特定の１つにＲラングイネーブル信号を与えるＲ
論理手段とを具備することを特徴とする前記請求
の範囲第２項記載のＤ／Ａ変換器。

６Ｒ論理手段は、Ｒラング切換え素子の夫々の１つに結合された
順位付けられた複数のＲラング出力を具え、各デ
ジタル入力符号に応答してＲラング出力のうちの
特定の１つの上にＲラングイネーブル信号を与え
るＲ復号器手段を具備することを特徴とする前記
請求の範囲第５項記載のＤ／Ａ変換器。

７最初および最後のＣレール切換え素子は、第
２デイスエーブル信号に応答し、キヤパシタンス
手段の第１プレートを第１および第２基準電圧の
両方から分離させ、第３デイスエーブル信号に応
答してキヤパシタンス手段の第１プレートを第１
基準電圧から分離させ、キヤパシタンス手段の第
１プレートを第２基準電圧に結合させることを特
徴とする前記請求の範囲第６項記載のＤ／Ａ変換
器。

８第２デイスエーブル信号に応答してアナログ
入力電圧をキヤパシタンス手段の第２プレートに
結合させる、切換え手段に更に具えることを特徴
とする前記請求の範囲第７項記載のＤ／Ａ変換
器。

９所定の順位より下位のコンデンサの第２プレ
ートと少なくとも所定の順位にあるコンデンサの
第２プレートとの間に置かれた分割コンデンサを
更に具えることを特徴とする前記請求の範囲第４
項記載のＤ／Ａ変換器。

１０第２基準電圧より高い正の基準電圧を与え
るための正の基準電圧手段と、第２基準電圧より低い負の基準電圧を与えるた
めの負の基準電圧手段と、デジタル入力符号に応答して正および負の基準
電圧のうちの特定の１つを与えるための基準電圧
切換え手段と、を更に具えることを特徴とする前
記請求の範囲第８項記載のＤ／Ａ変換器。

発明の背景１発明の分野本発明は、一般的にはＤ／Ａ変換器に関するも
のであり、更に具体的にはプログラマブルMU又
はＡ近似則能力を有する圧伸Ｄ／Ａ変換器に関す
る。

２先行技術の説明圧伸（圧縮／伸長）Ｄ／Ａ変換器は一般的にパ
ルス符号変調（PCM）に用いられ、音声信号を
M_u−255又はＡ近似則変換を利用して８ビツト２
進符号に符号化する。以前にはそのような圧伸
Ｄ／Ａ変換器は、ポールＲグレー、デイビツト
A.ホツジス、ジヨンP.チビデイスおよびヤコ
ブ・チヤコ・ジユニアがIEEE Journal of Solid
State Circuits、（1975年12月号497−499頁）に
発表した“モノリシツク重み付きコンデンサ配列
を用いた圧伸パルス符号変調音声符号器”と題す
る論文に説明しているように、２列の２進重み付
きコンデンサ配列を利用しており、そのうとの１
列はステツプビツト符号化に用いられ、もう一方
の１列はコード（chord）ビツト符号化に用いら
れた。ユニテイ（unity）利得緩衝増幅器がこれ
ら２列のコンデンサ配列を接続し、３個の伝送ゲ
ートがコード（chord）配例中の各コンデンサを
３本の母線のうちの１本に切換えるのに必要とさ
れた。切換え構造の物理的配置は集積回路を組立
てるためにトンネリング（tunneling）を必要と
した。更に、それに関連した論理回路はシーケン
サを用いる必要があり、複雑であつた。

圧伸Ｄ／Ａ変換器のいくつかの変形が用いられ
てきた。１列のコンデンサ配列がステツプとコー
ド（chord）の両方の決定に用いられた。１列の
コンデンサを有する変換回路は、正確な高いコン
デンサ比を得ることはむつかしいので誤差
（error）のもとになるコンデンサ比128：１を有
するという明らかな利点を有する。ステツプビツ
ト決定のためのスイツチ抵抗はしご（ladder）と
コード（chord）ビツト決定のためのコンデンサ
配列を用いた回路は、IEEE Journal of Solid
State Circuit（1979年２月号65−67頁）に発表さ
れた“オンチツプフイルタを具えたPCM音声符
号器”と題する論文のなかでJ.T.ケーブス、C.H.
チヤン、S.O.ローゼンバウム、L.P.セラースおよ
びJ.B.テリーによつて説明された。ステツプビツ
トを変換するため抵抗配列を用いることによつ
て、ユニテイ利得緩衝増幅器は不必要となり１つ
だけの基準電圧が必要であつたが、この回路およ
び他のすべての同様な回路は上述したすべての短
所を依然としてもつている。

発明の要約本発明の目的は、先行技術の同じような回路よ
りも少ない復号化論理を必要とし実施するのがよ
り容易なPCM圧伸近似則のために応用できる
Ｄ／Ａ変換器を提供することである。

本発明のもう１つの目的は、プログラマブルＡ
又はM_u圧伸近似則能力を有し、コード（chord）
ビツトをアナログ信号に変換するにはスイツチコ
ンデンサ配列を、ステツプビツトをアナログ信号
に変換するにはスイツチ抵抗を用いる新らしい改
良された圧伸Ｄ／Ａ変換器を提供することであ
る。

本発明の更にもう１つの目的は、圧伸近似則復
号以外の用途に応用することができ、先行技術の
同じような回路よりも使用部品数が少なく、集積
回路ダイ面積が狭いＤ／Ａ変換器を提供すること
である。

本発明の好ましい形式によると、抵抗はしご形
部とコンデンサはしご形部分をもつＤ／Ａ変換器
が提供される。コンデンサはしご形部分は圧伸
PCM語のコード（chord）ビツトを定めるデジタ
ル信号を復号し、コンデンサは２進法で重み付け
され、非線形アナログ信号を与える。２つの基準
電位を必要とし、はしご形論理ゲートはその２つ
の基準電圧間でコンデンサを切換え、はしご形論
理ケートはステツプビツトデジタル信号に応答し
て選択された抵抗はしご電圧をコンデンサ配列部
分に結合させる。追加の抵抗の切換えによつて
１／２ビツト修正が行われ、追加のスイツチコン
デンサはＡ又はM_u近似則動作の選択を可能にす
る。本発明の上述した、およびその他の目的、特
徴および長所は、添付した図面ならびに下記の詳
細な説明から一層明確に理解されるであろう。

発明の概要種々の回路機能を選択的に実行することが可能
な演算増幅器が提供される。単一の演算増幅器
は、入力信号を標本（サンプリング）し、保持す
るためにスイツチドキヤパシタを利用し、低周波
数ポール（pole）を設定し、そのサンプル
（sample）を、キヤパシタンスをチヤージ（充
電）するために出力キヤパシタンスに印加し、入
力信号を基準信号と比較する。多機能回路は、多
才な回路応用を可能にする。本発明の一実施例
は、演算増幅器回路の出力キヤパシタンスとして
使用し得るキヤパシタンスアレイを有する圧伸
（companding）DACを使用することである。

与えられるDACは、Ｃ DACに直結されたＲ
はしご形DACを利用し、比較可能な先行技術よ
りも簡単である（単純である）切換え構造を具え
る。DACは非同期であり、プログラマブルＡお
よびM_u−255近似則によるPCM変換能力を具え
る。Ｃ DACを入力キヤパシタとして利用する
演算増幅器の受信フイルタ回路がＣ DACに直
結され、それによりバツフア増幅器に対する必要
性を除去し、DACがＡ／Ｄ変換に使用すること
を可能にする。

【図面の簡単な説明】

第１図は、本発明の好ましい一実施例を示す概
略図である。

第２図は、デジタル−アナログ変換器の好まし
い一実施例を示す概略図である。

第３図は、第１図および第２図に示す概略的実
施例に対する図式タイミング図である。

好ましい実施例の説明第１図において図示されているのは、本発明の
好ましい実施例に従つて構成されたフイルタと符
号器／復号器（コーデイツク、codec）の組合せ
回路１０である。フイルタ−コーデツクの組合せ
回路１０は一般的にはスイツチドキヤパシタ
（switched capacitor）複数機能演算増幅器部分
１２、はしご形切換え（スイツチド）容量性デジ
タル−アナログ変換器（DAC）部分１４、およ
びDAC部分１４とインタフエースする受信フイ
ルタ部分１６とからなる。このフイルタ−コーデ
ツク組合せ回路１０は、アナログ信号V_INを受信
し記憶することができる一方で、同時にその信号
をろ波（フイルタ）することができる。信号V_IN
は演算増幅器部分１２を比較器として利用するこ
とによつて、DAC部分１４へ転送されてデジタ
ル出力に変換されていてもよい。アナログ−デジ
タル（Ａ／Ｄ）変換は何時でも中断され、DAC
部分１４は放電されデジタル（Ｄ／Ａ）変換を行
うのに利用される。Ｄ／Ａ変換が行われた後に、
Ｄ／Ａ変換を再開してもよい。従つてフイルタ−
コーデツクの組合せ回路１０はPCM音声符号化
および復号化に特に有用である。という訳は、こ
れら２つの機能が非同期であつてもよいからであ
る。

この好ましい形式においては、演算増幅器部分
１２は、その非反転および反転入力を有する演算
増幅器１８をそれぞれスイツチ２０および２２を
介して基準電圧、例えばアナログ接地V_AGに接続
させる。帰還キヤパシタ２４の第１プレート
（plate）は、スイツチ２６を介して演算増幅器１
８の反転入力に接続され、帰還キヤパシタ２４の
第２プレート（plate）は、スイツチ２８を介し
て演算増幅器１８の出力に接続されている。入力
キヤパシタ３２は、スイツチ２６を介して演算増
幅器１８の反転入力に対して入力信号V_INのAC
結合を与え、演算増幅器部分１２の通過帯域利得
Ｋは入力キヤパシタ３２および帰還キヤパシタ２
４の比（ratio）にほぼ等しい。

好ましい実施例においては、すべてのスイツチ
は従来のCMOSゲートであり、これらのゲート
はクロツク発生器３０によりその制御入力に印加
されるクロツク信号が高の状態にある場合にはイ
ネーブル（enable）にされ即ち閉じられ、クロツ
ク信号が低の状態にある場合にはデイスエーブル
（disable）にされ即ち開かれる。従つて、例えば
スイツチ２０が信号Ａによつてイネーブルにさ
れ、スイツチ２６および２８が信号Ｂによつてイ
ネーブルにされ、スイツチ２２が信号Ｃによつて
デイスエーブルにされると、演算増幅器部分１２
は入力信号V_INを標本化（sample）するために帰
還キヤパシタ２４上に接続される。

スイツチ３４は、帰還キヤパシタ２４の第１プ
レート（plate）をスイツチドキヤパシタ
（switched capacitor）３６の第１プレートに接
続させ、スイツチ３８は、帰還キヤパシタ２４の
第２プレートをスイツチドキヤパシタ３６の第１
プレートに接続させる。スイツチドキヤパシタ３
６の第２プレートは、基準電圧V_AGに接続されて
いる。スイツチ３４および３８は信号Ｅおよび信
号Ｄによつてそれぞれ制御され、交互にスイツチ
ドキヤパシタ３６を演算増幅器１８の反転入力か
ら出力へ切換える。スイツチドキヤパシタ３６の
値はフイルタ−コーデツク組合せ回路１０の演算
増幅器部分１２の高域通過ポール（high pass
pole）の場所（位置）を部分的に決定し、入力信
号V_INのろ波（フイルタ）を可能にする一方でそ
の入力信号は帰還キヤパシタ２４上に標本化
（sample）される。

ここで更に説明を加えるならば、低周波ポール
（low frequency pole）は部分的にキヤパシタ３
６、スイツチ３４及びスイツチ３８によつて作ら
れる。低周波ポールを有する高域通過フイルタの
一部分がキヤパシタ３６であるが、この高域通過
ポール（即ち低周波ポール）は前述したように、
その位置（場所）を部分的に決定し、入力信号
V_INはキヤパシタ２４及びキヤパシタ３２上でサ
ンプルされる時に、直流（DC）を除去させるこ
とによつてフイルタされる。

好ましい実施例においては、DAC部分１４は、
スイツチ４０を介して第１基準電圧±V_REFに選択
的に結合されている第１入力端子と、スイツチ４
２およびスイツチ４３を介して演算増幅器部分１
２の出力又は第２基準電圧V_AGにそれぞれ選択的
に結合されている第２入力端子と、およびスイツ
チ４４、スイツチ４５およびスイツチ４６を介し
て第２基準電圧V_AG、演算増幅器１８の非反転入
力又は受信フイルタ部分１６の入力にそれぞれ選
択的に結合されている出力端子とを有する。一般
的に云つて、DAC部分１４はアンスイツチドキ
ヤパシタ（unswitched capacitor）４７および
スイツチドキヤパシタ４８として表わすことがで
きる。図示した形式においては、アンスイツチド
キヤパシタ４７およびスイツチドキヤパシタ４８
の第１プレートをDACスイツチ４９を介して選
択的に結合してDAC部分１４の有効な第１プレ
ートを形成し、一方その第２プレートは互いに一
緒に結合されてDAC部分１４の第２プレートを
形成してもよい。

動作上においては、スイツチ４０，４２，４
３，４４，４５，４６および４９はそれぞれ信号
Ｈ，Ｆ，，Ｇ，Ｃ，Ｉおよびによつて制御さ
れる。例えば、第３図に示すように、信号Ｆおよ
び信号Ｇが同時に高の状態にあり信号Ｈが低の状
態にあるならば、入力、即ち標本（サンプル）
KV_INは、それが帰還キヤパシタ２４上へ標本化
されるのにつれてDAC部分１４上に転送するこ
とができる。従つて、演算増幅器部分１２の別の
機能は、アナログ入力信号をデジタル信号に変換
する前にDAC部分１４を入力標本KV_INに充電す
ることである。もしDAC部分１４がそこに標本
（sample）が置かれた後比較的長い時間がたつて
から帰還キヤパシタ２４から充電される必要があ
るならば、スイツチ２６および２８は、充電され
た帰還キヤパシタ２４を分離し、寄生的漏洩パス
が帰還キヤパシタ２４の標本化電荷（sampled
charge）の一部を漏らすのを防ぐために補償用
のスイツチ（compensated switches）となるべ
きである。更に加えて、演算増幅器１８のオフセ
ツト電圧は入力信号標本（サンプル）とともに
DAC部分１４上に充電されることを認識すべき
である。

スイツチ２２が信号Ｃによつてイネーブル
（enable）にされると、演算増幅器１８はＡ／Ｄ
変換器に使用するための比較器（コンパレータ）
として再構成される。例えば、スイツチ４３およ
びスイツチ４５がそれぞれ信号およびＣを介し
てイネーブルにされ、一方スイツチ４２およびス
イツチ４４がそれぞれ信号ＦおよびＧを介してデ
イスエーブル（disable）にされると、演算増幅
器部分１２によつてDAC部分１４上に転送され
た電按は第２基準電圧V_AGに関連して翻訳（変
換）される。勿論記憶されたオフセツト電圧もま
たスイツチ動作によつて翻訳（変換）されるが、
それは今度は反対の極性の誤りとして現われる。
帰還キヤパシタ２４からの演算増幅器１８の反転
入力を第２基準電圧V_AGにスイツチし、第２基準
電圧V_AGからの非反転入力をDAC部分１４の出力
端子にスイツチすることによつて、演算増幅器１
８は比較器（コンパレータ）として接続され、そ
の入力上の電圧間の差を示す出力を与える。
DAC部分１４上に記憶されたオフセツト電圧は
今度は演算増幅器の非反転入力上におけるバイア
スとして存在するので、演算増幅器１８のオフセ
ツト電圧は自動的に相殺される点に注目された
い。

Ａ／Ｄ変換器が完了する前に、もしもＤ／Ａ変
換を行うことを所望する場合には、DAC部分１
４は放電されてＤ／Ａ変換を行うのに用いること
ができる。例えば、スイツチ４２およびスイツチ
４４はそれぞれ信号Ｆおよび信号Ｇによつてイネ
ーブルにされDAC１４を放電させる。その後、
スイツチ４０およびスイツチ４９は、それぞれ信
号ＨおよびＨによつてイネーブルにされ、変換さ
れつつあるデジタル入力に相当するアナログ信号
を表わす第１基準電圧±V_REFの割合にまで、
DAC部分１４を充電する。Ｄ／Ａ変換の完了後、
入力標本（サンプル）KV_INは上述したように再
びDAC部分１４上に充電され、しかもＡ／Ｄ変
換はそれが割込まれ中断された場合で再び開始さ
れる。

図示した実施例においては、１個の演算増幅器
１８が種々の回路機能のために用いられている。
好ましい実施例では、演算増幅器部分１２は、説
明した回路機能の各々を行うために外部部品を必
要としないモノリシツク集積回路として便利に組
み立てられよう。

第２図には第１図のDAC部分１４の好ましい
形式が図示されている。図示した形式において
は、DAC部分１４は２つのDAC部分、即ち容量
性即ちＣ DAC部分と、抵抗性即ちＲ DAC部
分５２とからなる。この形式のDACは、一般に
はスタツクDAC Ｓと呼ばれ、８ビツト２進符号
が他の場合に可能なダイナミツクレンジより広い
ダイナミツクレンジをカバーすることができるよ
うにする圧押（圧縮／伸長）を利用するパルス符
号変調（PCM）においてしばしば応用されてい
る。２つの国際的に知られている圧伸符号
（cmpanded codes）はM_u−255圧縮近似則
（compression law）および折れ線Ａ−近似則
（segmented Ａ−law）である。いずれの近似則
においても、アナログ音声信号の標本（サンプ
ル）は、８ビツトPCM符号を用いて16コード
（chord）に変換（map）され、その各コード
（chord）は16等間隔（ステツプ、step）からな
る。M_u−255近似則においては、各コード
（chord）のステツプ間隔はそのサイズが入力−
出力曲線の起点（origin）から正確に２倍はなれ
ている。同じことはＡ近似則についても云える
が、但しこの場合には起点の各々の側の最初の２
つのコード（chords）は同じステツプサイズを
有する。両方の近似則は255の決定レベルにより
制限されている256量子化レベルをむ。８ビツト
圧伸PCM語（ワード）の様式（フオーマツト）
は、第１ビツトが音声信号の符号（sign）を示す
ものであり、第２〜第４ビツトは16のコード
（chords）のうちのどの１つのその信号が入るの
かを符号（サイン）ビツトとともに示すコード
（chord）ビツトであり、第５〜第８ビツトは16
のステツプのうちのどの１つがその信号に対応す
るのかを示すステツプ（step）ビツトである。

図示された実施例においては、Ｃ DAC部分
５０は１つのユニツトキヤパシタ５４および比
（ratio）2ⁿ（但しｎはキヤパシタ５６−７０に対
しそれぞれ０−７に等しい）によりそれぞれ効果
的に２進法で重みが付けられている８ランクに順
序付けられた（eight rank ordered）キヤパシ
タ５６〜７０を含む。キヤパシタ５４−７０はそ
の各々が第１および第２プレート（plate）を有
し、第２プレートはDAC部分１４の出力端子に
結合されている。

図示した実施例においては、キヤパシタ５４−
６２に比べてキヤパシタ６４−７０の物理的大き
さを小さくし、不正確になる傾向のある大きな比
（ratio）に伴う諸問題をなくすために、分割キヤ
パシタ（dividing capacitor）７２が、キヤパシ
タ５４−６２の第２プレートとキヤパシタ６４−
７０の第２プレートとの間に置かれている。別の
云い方をすれば、分割キヤパシタ７２は、キヤパ
シタ６４−７０によつてみられるようにキヤパシ
タ５４−６２の有効値を分割するのに用いられ
る。従つて各キヤパシタの重みを付けられた値
は、第２図に図示するようなものであるが、キヤ
パシタ５４−７０の実際のユニツト値は好ましい
形ではそれぞれ１、１、２、４、８、１、２、４
および８である。しかし、キヤパシタ５４−６２
は分割キヤパシタ７２のために僅か１ユニツトだ
けの総ユニツト値を出力において与える
（contribute）にすぎないが、一方キヤパシタ６
４−７０は、出力において15ユニツトの総ユニツ
ト値を与える。ここに示す実施例は１例として示
してあるだけであり、他の値にかえてもよい点に
注目すべきである。キヤパシタ７２と直列のキヤ
パシタ５４−６２のインピーダンスをDAC部分
１４の出力端子において１ユニツトに等しくし、
キヤパシタ５４−６２が合計で16ユニツト重み
（unit weights）を有することができるようにす
るために、キヤパシタ７２の重み付き値は下記の
式を解いてＸを求めることによつて見出される。
重み付き値は、１／16＋１／Ｘ＝１又は、Ｘ＝16／15＝1.067ユニツト容量性DAC部分５０は、またキヤパシタ５４
−７０の第１プレートを第１基準電圧±V_REF、第
２基準電圧V_AG又は共通レール７６上にＲ DAC
部分５２によつて発生するステツプ電圧へ選択的
に結合させるため、Ｃ（容量性）はしご形スイツ
チング回路網７４（ladder switching network）
を含む。好ましい形式では、Ｃはしご形スイツチ
ング回路網７４はＣレールスイツチ７８〜９４を
含み、スイツチ７８は第１基準電圧±V_REFとキヤ
パシタ５４の第１プレートとの間に接続され、ス
イツチ９４は第２基準電圧V_AGとキヤパシタ６８
の第１プレートとの間に接続されている。スイツ
チ８０〜９２は、それぞれ連続的に順位付けられ
た対のキヤパシタ５６−７０の第１プレート間に
接続されている。Ｃはしご形（ladder）スイツチ
ング回路網７４は、更にそれぞれキヤパシタ５６
−７０の第１プレートと共通レール７６との間に
結合されたＣラング（rung）スイツチ９６−１
１０を含む。Ｃレールスイツチ７８−９４および
Ｃラング（rung）スイツチ９６−１１０の各々
は、関連したキヤパシタ５６−７０のランク
（runk）に対応するランク順序を有する。

Ｃはしご形スイツチング回路網７４はＣ（容量
性）論理回路によつて制御され、この回路は、
PCM語の対応するコード（chord）入力符号ビツ
トを受信するデジジタル入力b₁、b₂およびb₃と、
その各々がＣラングイネーブル信号をランクされ
たＣラングスイツチ９６−１１０のそれぞれの１
つに与える８ランクに順序づけられたＣラング出
力とを有する１／８（one of eight）Ｃ（容量性）
復号器１１１を含む。例えば、000のコード
（chord）入力符号に対応するＣラング出力はＣ
ラングスイツチ９６に接続される。従つて、どれ
か１つの特定のコード（chord）入力符号にとつ
ては、Ｃラングイネーブル信号のそれぞれの１つ
が与えられてＣラングスイツチ９６−１１０のう
ちの関連した１つのスイツチをイネーブルにさ
せ、その他のすべてのＣラングスイツチ９６−１
１０はデイスエーブルにされる。

Ｃ論理回路は、またランクを順序付けられたゲ
ート１１２〜１２８を含み、これらのゲートはそ
れぞれのＣレールスイツチ７８−９４を選択的に
デイスエーブルにさせるＣレールデイスエーブル
信号を与える。図示した形式においては、ゲート
１１４−１２６は２入力ノアゲートであり、これ
らのゲートの入力は最低ランク（コード
（chord）入力符号000および001）から始まつて
最高ランク（コード入力符号110および111）まで
のそれぞれ隣接する対のＣラング出力に結合され
る。ゲート１１２は３入力ノアゲートであり、そ
の第１入力は最低ランクのＣラング出力（コード
入力符号000）に結合され、その第２入力はキヤ
パシタ５４−７０の第１プレートを第１および第
２基準電圧から選択的に分離するためのチヤージ
（charge）DAC又はCDデイスエーブル信号に結
合され、その第３入力はデジタル−アナログ変換
に備えてDACキヤパシタ５４−７０を選択的に
放電させるためのＤ／Ａデイスチヤージ（Dis−
charge）又はDADデイスエーブル信号に結合さ
れる。ゲート１２８は、その第１入力をDADデ
イスエーブル信号の反転信号に結合させ、その第
２入力をゲート１３０の出力に結合させた２入力
ナンド回路である。ゲート１３０はその第１入力
が最高順位のＣラング出力（コード入力符号111）
に結合され、その第２入力がCDデイスエーブル
信号に結合される２入力オアゲートであることが
好ましい。

この構成においては、ゲート１１２−１１８か
らのＣレールデイスエーブル出力は、キヤパシタ
５６−７０の第１プレートのうちのどれが互に接
続され基準電圧±V_REFおよびV_AGに接続されるか
を決定する。CDデイスエーブル信号が高の状態
にあるとすると、ゲート１１２は、Ｃレールスイ
ツチ７８をデイスエーブルにさせてキヤパシタ５
６−７０の第１プレートを第１基準電圧±V_REFか
ら分離させ、ゲート１２８および１３０は協同し
てＣレールスイツチ９４をデイスエーブルにさせ
てキヤパシタ５６−７０の第１プレートを第２基
準電圧V_AGから分離させる。第３図に示すよう
に、もしもCDデイスエーブル信号もまた信号Ｆ
としてスイツチ４２の制御信号に結合されるなら
ば、スイツチ４２は入力信号標本（サンプル）を
キヤパシタ５６−７０の第１プレート上に結合さ
せる。他方、もしもDADデイスエーブル信号が
高の状態にあるならば、ゲート１１２はＣレール
スイツチ７８をデイスエーブルにさせてキヤパシ
タ５６−７０の第１プレートと第１基準電圧±
V_REFから分離させ、ゲート１２８はＣレールスイ
ツチ９４をイネーブルにさせてキヤパシタ５６−
７０の第１プレートを第２基準電圧V_AGに結合さ
せる。

図示した実施例においては、Ｃ復号器１１１が
キヤパシタ５４−７０を充電させることが必要な
場合にはいつでも、M_uxデイスエーブル信号を介
して選択的にデイスエーブルにされる。好ましい
実施例では、Ｃ復号器１１１は、最低のＣラング
出力のみについてイネーブル信号を与えることに
よつて、高状態のM_uxデイスエーブル信号に応答
する。同時に、インバータ１３２は、ゲート１１
２および１１４、およびスイツチ９６とＣ復号器
１１１との間の最低Ｃラング出力中に置かれたゲ
ート１３４をデイスエーブルにさせ、イネーブル
信号がＣラングスイツチ９６をイネーブルさせる
のを防止する。ゲート１３４は、その第１入力を
最低ランクのＣラング出力に結合させ、第２入力
をインバータ１３２の出力に接続させた２入力ア
ンドゲートであり、後者の入力は、M_uxデイスエ
ーブル信号を受信するように結合されることが好
ましい。

図示した実施例においては、Ｒ DAC部分５
２は、第１基準電圧±V_REFと第２基準電圧V_AGと
の間のステツプ電圧を、ランク付けした複数のス
テツプノードの各々の上に発生させる分圧器を具
える。好ましい形式においては、分圧器は、第１
基準電圧±V_REFと第２基準電圧V_AGとの間に直列
に接続された複数の抵抗１３６〜１７０を含み、
抵抗１３６，１６８および１７０は、それぞれ１
ユニツトの相対値を有し、抵抗１３８〜１６６
は、それぞれ２ユニツトの相対値を有する。この
構成においては、±V_REFとV_AGとの間で間隔をお
いて絶対値を有する所定のステツプ電圧は、抵抗
１３６〜１７０の各対の間のステツプノード上に
発生する。

Ｒ DAC部分５２は、またステツプノードの
うちの選択された１つを共通レール７６に結合さ
せるためＲはしご形スイツチング回路網を含む。
特に、複数のランク付けされたＲラングスイツチ
１７２〜２０２はそれぞれのステツプノードを共
通レール７６に結合させる。好ましい形式におい
ては、スイツチ２０４および２０６は、それぞれ
抵抗１３６および１７０と並列に結合され、下記
の明らかになされる理由のために符号化／復号化
即ちE_o／D_ec信号に応答して抵抗１３６および１
７０のうちの１つを選択的に短絡させる。

Ｒはしご形スイツチング回路網は、PCM語
（ワード）のステツプ入力符号ビツトに対応する
デジタル入力b₄、b₆およびb₇、およびそれぞれの
Ｒラングスイツチ１７２〜２０２に対してイネー
ブル信号を与える16のＲラング出力とを有する
１／16（one of sixteen）Ｒ復号器２１０によつ
て制御される。例えば、ステツプ入力符号0000に
対応するＲラング出力は、Ｒラングスイツチ１７
２に接続され、ステツプ入力符号1111に対応する
Ｒラング出力はＲラングスイツチ２０２に接続さ
れる。従つて、いずれか１つの特定のステツプ入
力符号に対しては、Ｒラングイネーブル信号のそ
れぞれの１つが与えられてＲラングスイツチ１７
２〜２０２のうちの関連した１つをイネーブルに
させる。Ｒラングイネーブル信号に応答して、特
定のＲラング信号１７２〜２０２はそれぞれのス
テツプノードを共通のレール７６に結合させる。
従つて、Ｒ DAC部分の両端に発生する各ステ
ツプ電圧は、共通レール７６を介して選択的にＣ
DAC部分５０に接続されてもよい。

プログラマブルＡ近似則およびM_u−255近似則
能力を得るために、DAC部分１４は第１符号ス
イツチ２１４に接続された第１プレートを有する
符号化キヤパシタ５４を利用する。第１符号スイ
ツチ２１４は符号化キヤパシタ５４の第１プレー
トを最低ランクキヤパシタ５６の第１プレートに
結合させる。符号化キヤパシタ５４の第２プレー
トはキヤパシタ５６の第２プレートに接続されて
いる。第２符号スイツチ２１５は第２基準電圧
V_AGと符号化キヤパシタ５４の第１プレートとの
間に接続されている。Ａ近似則PCM変換信号又
はCDイネーブル信号のいずれかが高状態にてそ
の制御入力端子に印加されるときには、第１符号
スイツチ２１４はイネーブルにされる。M_u近似
則PCM変換信号およびCDイネーブル信号の補数
信号の両方が高状態にてその制御入力端子に印加
されるときには、第２符号スイツチ２１５はイネ
ーブルにされる。第１符号スイツチ２１４がイネ
ーブルにされるときにはいつでも、第２符号スイ
ツチ２１５はデイスエーブルにされたDAC部分
４８はＡ近似則PCM変換を行う。従つて、Ｃ
DAC部分５０の充電中は符号化キヤパシタ５４
は常にキヤパシタ５６と並列に接続されている。
Ａ近似則変換が所望される場合には、キヤパシタ
５４はキヤパシタ５６と並列のままになつている
ことができるので、キヤパシタ５４とキヤパシタ
５６との組合せは２ユニツトのキヤパシタンスを
与える。しかしM_u−255近似則変換が所望される
場合には、符号化キヤパシタ５４の第１プレート
は第２基準電圧V_AGに接続されキヤパシタ５６の
第１プレートから切離される。これはＣ DAC
部分５０から１ユニツトのキヤパシタンスを取り
除いてコード（chord）000においてＡ近似則コ
ードサイズの１／２を与える。従つて、起点
（origin）におけるステツプサイズはM_u近似則に
おいてはＡ近似則の起点におけるステツプサイズ
の１／２程度の大きさとなる。

入力標本（サンプル）KV_INの極性は第２基準
電圧V_AGより高いか、又は低いので、DAC部分１
４はＣ DAC５０上の標本と、第１基準電圧±
V_REFの正負両方の形式とを比較することが可能で
なければならない。好ましい実施例では、基準電
圧発生器（図示されていない）は必要とされる第
１基準電圧＋V_REFおよび−V_REFを発生させる。第
２図に図示するように、正および負の第１基準電
圧のうちの適当な１つは、後述するようにスイツ
チ２１６および２１７を介してそれぞれＣ
DAC５０およびＲ DAC５２に選択的に結合さ
れてもよい。

再び第１図を参照すると、受信フイルタ部分１
６の第１段は、演算増幅器２２０、帰還キヤパシ
タ２１８およびスイツチドキヤパシタ２２２を含
み、このスイツチドキヤパシタ２２２の第１プレ
ートは基準電圧V_AGに接続され、第２プレートは
制御信号Ｊおよびその反転（inverse）に応答
して交互にスイツチ２２４を介して演算増幅器２
２０の非反転入力と及びスイツチ２２６を介して
演算増幅器２２０の出力と接続されて結果として
帰還抵抗（feedback resistance）をまねた動作
を行なう（simulate）。好ましい実施例では、受
信フイルタ部分１６は、所望するフイルタ機能を
行うため適当な帰還パス（図示されていない）を
備えた追加のフイルタ段を含む。DAC部分１４
の電荷をスイツチ４６を介して直接的に受信フイ
ルタ１６の入力に選択的に結合させることによ
り、中間緩衝増幅器の必要性は全く除去される。
この構成においては、DAC部分１４の出力を受
信フイルタ部分１６に結合させるため緩衝増幅器
を使用することに通常伴う寄生キヤパシタンス誤
差は除去されている。という訳は、DAC部分１
４の出力端子は、常に第２基準電圧V_AGに固定す
るからである。緩衝増幅器を除去するということ
は電力を節約し回路面積を節約することにもな
る。

PCM音声符号化する国際基準サンプリング速
度（rate）は、8kHz即ち125μ_secごとに１フレー
ムである。好ましい実施例においては、各フレー
ムは16の等しい変換セグメントに分割され、T_x
S_yoc信号に同期されている。演算増幅器部分１２
とDAC部分１４との間の協力（協同動作）を明
らかにするためには、２つのＤ／Ａ変換が１つの
Ａ／Ｄ変換の過程（期間）において非同期で行わ
れる１フレームを図示してある第３図を参照され
たい。勿論第３図に示してある例は回路１０が行
いうる多くの方法のうちの１つだけを表わすにす
ぎない。

一般的に云つて、Ａ／Ｄ変換は、アナログ入力
信号V_INを標本化し入力標本−KV_INを帰還キヤパ
シタ２４上に蓄積することによつて行われる。次
に入力標本は、DAC部分１４のキヤパシタ５４
−７０の第１プレートに転送され、標本を再反転
させるためその第２プレート上に移される
（translate）。次に、移動された標本の極性が第
２基準電圧V_AGに比較して決定される。次に、デ
ジタル符号に収束するため従来の連続近似レジス
タ即ちSAR（図示されていない）を用いてバイナ
リーサーチ（binary search）が行われ、このデ
ジタル符号はDAC部分１４を用いて変換される
と、キヤパシタ５４−７０の第２プレート上の標
本電荷を効果的に取消し、DAC部分１４の出力
端子上の電圧を強制的に第２基準電圧V_AGにす
る。DAC部分１４が入力標本電圧にまで充電さ
れつつある時に、スイツチ２１４がイネーブルに
されスイツチ２１５がデイスエーブルにされ、キ
ヤパシタ５４の１ユニツトのキヤパシタンスをキ
ヤパシタ５６−７０の255ユニツトのキヤパシタ
ンスに加算し、全Ｃ DAC５０を256ユニツトの
キヤパシタンスとする。Ｒ DAC５２は、16の
ステツプ電圧のうちの任意の１つをステツプノー
ド７６を介してキヤパシタ５４−７０のうちの任
意の１つに印加することができるので、DAC部
分１４は、第１基準電圧±V_REFと第２基準電圧
V_AGとの間の電圧差を256（ユニツトのキヤパシタ
ンス）×16（ステツプ電圧）、即ち4096セグメント
に効果的に分割する。しかし、実際にはDAC部
分１４は圧伸（companding）に固有の増加する
ステツプおよびコード（chord）サイズによつて
これらのセグメントのうちの８（chord）×16（ス
テツプ）即ち128だけを発生させることができる
にすぎない。

符号化の過程において、アナログ入力標本（サ
ンプル）は、第１基準電圧V_REF／16の倍数である
ステツプ電圧を与えるために構成されたＲ
DAC５２を用いてDAC部分１４が発生可能であ
るセグメントに対応する１組の決定レベルと比較
される。好ましい実施例においては、Ｒ DAC
５２はE_o／D_ec信号によつてそのように構成され
ており、この信号はスイツチ２０４をイネーブル
にさせ、スイツチ２０６をデイスエーブルにさせ
る。しかし、この符号化技術は、０〜−１の範囲
において量子化誤差を結果として生じさせること
は周知である。

第３図に示す例においては、DAC部分１４は
M_u−255圧伸近似則に従つて動作するものと仮定
される。このモードにおいては、キヤパシタ５４
の第１プレートは変換中にスイツチ２１５を介し
て第２基準電圧V_AGに結合されるので、キヤパシ
タンスの255ユニツトだけが16ステツプ電圧の
各々にスイツチされることができ、合計で4080セ
グメントにすぎない。従つてDAC部分１４の有
効範囲は（4080／4096）×（±V_REF）に限定されて
いる。

第１セグメントの期間中に、アナログ入力信号
V_INが標本化され、瞬時値は−KV_INとして帰還キ
ヤパシタ２４上に記憶される。但し、−Ｋは演算
増幅器１８の利得である。この説明のために、帰
還キヤパシタ２４上に記憶された入力標本−
KV_INが第１基準電圧±V_REFの−340／4096の値を
有すると仮定する。同時に、入力標本は信号CD
によつてイネーブルにされるゲート４２を介して
Ｃ DAC回路５０のキヤパシタ５４−７０の第
１プレートへ転送される。入力標本がＣ DAC
５０上に記憶された後に、その標本はキヤパシタ
５４−７０の第２プレートを演算増幅器１８の非
反転入力に結合したキヤパシタ５４−７０の第１
プレートと第２基準電圧V_AGに結合することによ
つて、第２基準電圧V_AGと比較して翻訳される。
標本の極性は今度は演算増幅器１８を翻訳された
標本（サンプル）と第２基準電圧とを比較するた
めの比較器として構成することによつて決定する
ことができる。ここに示した例の場合には、演算
増幅器１８の出力は正であり、入力標本KV_INは
それが標本化された時には正であつたことを示
す。次に、比較の結果がSAR内に正の符号ビツ
トとして記憶され、スイツチ２１６をデイスエー
ブルにさせ、スイツチ２１７をイネーブルにさせ
ることによつて第１基準電圧±V_REFの負電圧を選
択するのに用いられる。

第２セグメントの期間中に、SARは次の最上
位のビツト即ちb₁を強制的に１にし、Ｃ復号器１
１１に対して中央範囲（mid−range）のコード
（chord）入力符号100を作り、Ｒ復号器２１０に
対して低範囲（low−range）のステツプ入力符
号0000を作る。コード（chord）入力符号100に
応答してＣ復号器１１１およびゲート１１２−１
３０はスイツチ８６および８８をデイスエーブル
にさせ、スイツチ７８−８４およびスイツチ９０
−９４をイネーブルにさせ、キヤパシタ５６−６
２の第１プレートを第１基準電圧−V_REFに結合さ
せて、キヤパシタ６６−７０の第１プレートを第
２基準電圧V_AGに結合させる。Ｃ復号器１１１お
よびゲート１１２−１３０は、またスイツチ９６
−１０２および１０６−１１０をデイスエーブル
にさせスイツチ１０４をイネーブルにさせて、キ
ヤパシタ６４の第１プレートをステツプノード７
６に結合させる。スイツチ入力符号0000に応答し
てＲ復号器２１０は、スイツチ１７４−２０２を
デイスエーブルさせ、スイツチ１７２をイネーブ
ルさせて、ステツプノード７６を第２基準電圧
V_AGに結合させる。この結果、記憶された標本
（サンプル）を表わす電荷がキヤパシタ５４−７
０の第２プレート上においてて共有され
（sharing）、それはキヤパシタ５４−７０の第２
プレート上に電圧を発生させ、その電圧はまだ比
較器構成のままになつている演算増幅器１８の非
反転入力に印加される。

キヤパシタ５６−６２の第１プレートの第１基
準電圧−V_REFへのスイツチングによる電荷は、キ
ヤパシタ５４−７０の全部の第２プレート上の標
本電荷のすべてを取り消すのに十分でないので、
第２プレート上の電圧はまだ第２基準電圧V_AGよ
り高い。従つて演算増幅器１８の出力は正とな
り、その結果１の符号SARのb₁の位置に記憶さ
れる。

示された仮定の例では、R_xS_yoc信号が第３セグ
メントの期間中に受信され、Ａ／Ｄ変換順序（シ
ーケンス）が割込まれてＤ／Ａ変換を行わねばな
らないことを示す。従つて、第４セグメントの期
間中にはDACキヤパシタ５４−７０が先ず放電
される。その理由は、入力標本−KV_INはまだ帰
還キヤパシタ２４上に保持されているからであ
る。例えば、デジタル入力符号00101100を受信し
たとしよう。正負符号サインビツトb₀は０である
ので、所望のアナログ出力信号は負でなければな
らない。好ましい実施例におけるように、受信フ
イルタ部分１６がそこに奇数の反転段を有する場
合には、スイツチ２１６をイネーブルにさせスイ
ツチ２１７をデイスエーブルにさせることによつ
て、第１基準電圧のうちの正の電圧＋V_REFを選択
しなければならない。放電後に、Ｃ復号器１１１
はスイツチ７０−８０、８６−９４および100を
イネーブルにさせスイツチ８２および８４をデイ
スエーブルにさせることによつてコード
（chord）入力符号010に応答する。同時に、Ｒ復
号器２１０はスイツチ１９６をイネーブルにさせ
スイツチ１７２−１９４および１９８−２０２を
デイスエーブルにさせることによつてスイツチ入
力符号1100に応答する。従つて、キヤパシタ５６
および５８の第１プレートは第１基準電圧±V_REF
に結合され、キヤパシタ６０の第１プレートはス
テツプノード７６に結合され、キヤパシタ６２−
７０および５４の第１プレートは第２基準電圧
V_AGに結合される。示された例について云うと、
Ｒ DAC５２によりステツプノード７６上に発
生されたステツプ電圧は（25／32）×V_REFとなる。
キヤパシタ５６−６０の第１プレートの選択的な
スイツチングの結果生じるDAC部分１４の出力
端子上の電荷は、制御記号Ｉの制御のものでスイ
ツチ４６を介して受信フイルタ部分１６に結合さ
れる。この電荷は［（98／4096）×（＋V_REF）］に比
例し、DAC部分１４の出力端子から判るように
その比例定数はキヤパシタ５４−７０のアレイの
テブナン等価総キヤパシタンスに関連することを
電荷再分配原理を用いて証明できる。

好ましい実施例においては、キヤパシタ５４−
７０は、受信フイルタ部分１６の第１段の入力キ
ヤパシタンスとして機能し、この段の利得の一部
を決定する。受信フイルタ部分１６の第１段が必
要とする利得を減少させる一方でフイルタ部分１
６のダイナミツクレンジを増大するために、Ｄ／
Ａ変換は、十分な量の電荷を受信フイルタ部分１
６に結合させるように連続するセグメントにおい
て２回実行される。この方法によつてDAC部分
１４と受信フイルタ部分１６との間のインタフエ
ースをとることから得られる予期しなかつた利点
は、アナログ信号のフラツトトツプ又は零位保持
サンプリング（zeroorder hold sampling）に通
常関連した（sin ｘ）／Ｘ歪みが自動的に補正さ
れることである。この問題の更に詳しい説明につ
いては、ステフアンH.ケリーおよびヘンリー・
ウルツブルグが1980年４月10日に出願し本発明の
譲受人に譲渡された係属中の米国特許出願第
138969号明細書を参照するとよい。

Ｄ／Ａ変換中にハーフビツト補正を行うことに
よつて、もとのＡ／Ｄ変換から生じる量子化誤差
を最小にすることができる。この補正を行うた
め、Ｒ DAC５２は第２基準電圧V_AG／３２の奇
数倍数としてステツプ電圧を与えるように構成さ
れるべきである。好ましい実施例においては、Ｒ
DAC５２はスイツチ２０６をイネーブルにさ
せ、スイツチ２０４をデイスエーブルにさせる
E_o／D_ec信号によつてそのように構成される。補
正は、Ｄ／Ａ変換において１／2LSBだけＲはし
ご（ladder）を効果的に高くし又は上昇させて、
Ａ／Ｄ変換における１／2LSBのＲはしごの相対
的低下又は下降を補償し、その結果量子化誤差を
±１／２の範囲にシフトさせる。

第５セグメントの終りまでに、変換されたアナ
ログ信号は受信フイルタ部分１６に結合され、フ
イルタ帰還キヤパシタ２１８上にチヤージ
（charge）されてしまつている。第６セグメント
の開始時に、入力標本−KV_INを帰還キヤパシタ
２４から戻してDACキヤパシタ５４−７０上に
チヤージ（charge）することによつてＡ／Ｄ変
換はそれが割込まれたところで再開される。第６
セグメントの終りには、上述したように入力信号
標本（サンプル）は再びキヤパシタ５４−７０の
第２プレート上に移行される。

第７セグメントの期間中に、第２セグメントの
終りまでに確立された値にとどまつているSAR
は、次の最上位のデジタル入力ビツトb₂、即ち第
２コード（chord）入力ビツトを強制的に１にす
る。その結果生じるコード（chord）入力符号
110に応答してＣ復号器１１１およびゲート１１
２−１３０はスイツチ９０および９２をデイスエ
ーブルにさせ、スイツチ７８−８８および９４を
イネーブルにさせて、キヤパシタ５６−６６の第
１プレートを第１基準電圧−V_REFに結合させ、キ
ヤパシタ７０の第１プレートを第２基準電圧V_AG
に結合させる。Ｃ復号器１１１およびゲート１１
２−１３０はまたスイツチ９６−１０６および１
１０をデイスエーブルにさせ、スイツチ１０８を
イネーブルにさせて、キヤパシタ６８の第１プレ
ートをステツプノード７６に結合させる。ステツ
プ入力符号0000に応答してＲ復号器２１０はスイ
ツチ１７４−２０２をデイスエーブルにさせ、ス
イツチ１７２および２０４をイネーブルにさせ、
ステツプノード７６を第２基準電圧V_AGに結合さ
せる。この結果、記憶された標本を表わす電荷が
キヤパシタ５４−７０の第２プレート上に共有さ
れ（sharing）、それはキヤパシタ５４−７０の第
２プレート上に電圧を発生させ、その電圧はまだ
比較器構成のままになつている演算増幅器１８の
非反転入力に印加される。

キヤパシタ５６−６６の第１プレートの第１基
準電圧−V_REFへのスイツチングによる電荷は今や
キヤパシタ５４−７０のすべての第２プレート上
の標本電荷の全部を取り消すのに十分な量以上に
なつているので、第２プレート上の電圧は第２基
準電圧V_AG以下となる。従つて、演算増幅器１８
の出力は負となり、その結果符号０がSARのb₂
の位置に記憶される。

第８セグメントの期間中に、SARは次の最上
位のデジタル入力ビツトb₃、即ち第３コード
（chord）入力ビツトを強制的に１にする。その
結果生じるコード（chord）の入力符号101に応
答して、Ｃ復号器１１１およびゲート１１２−１
３０はスイツチ８８および９０をデイスエーブル
にさせ、スイツチ７８−８６および９２−９４を
イネーブルにさせて、キヤパシタ５６−６４の第
１プレートを第１基準電圧−V_REFに結合させ、キ
ヤパシタ６８−７０の第１プレートを第２基準電
圧V_AGに結合させる。Ｃ復号器１１１およびゲー
ト１１２−１３０はまたスイツチ９６−１０４お
よび１０８−１１０をデイスエーブルにさせ、ス
イツチ１０６をイネーブルにさせて、キヤパシタ
６６の第１プレートをステツプノード７６に結合
させる。ステツプノード符号0000に応答して、Ｒ
復号器２１０はスイツチ１７４−２０２をデイス
エーブルにさせ、スイツチ１７２および２０４を
イネーブルにさせて、ステツプノード７６を第２
基準電圧V_AGに結合させる。この結果、記憶され
た標本を表わす電荷がキヤパシタ５４−７０の第
２プレートに共有（sharing）された、それはキ
ヤパシタ５４−７０の第２プレート上に電圧を発
生させ、その電圧はまだ比較器構成のままになつ
ている演算増幅器１８の非反転入力に印加されて
いる。

キヤパシタ５６−６４の第１プレートの第１基
準電圧−V_REFへのスイツチングによる電荷は、ま
だキヤパシタ５４−７０のすべての第２プレート
上の標本電荷の全部を取り消すのに十分な量以上
であるので、第２プレート上の電圧は再び第２基
準電圧V_AG以下になる。従つて演算増幅器１８の
出力は負となり、その結果符号０がSARのb₃の
位置に記憶される。このようにして、第８セグメ
ントの終りまでには、SARのコード（chord）入
力部分は100を含み、入力信号標本の振幅がコー
ド（chord）４以内にあることを示す。

第９セグメントの期間中に、SARは次の最上
位のデジタル入力ビツトb₄、即ち第１ステツプ入
力ビツトを強制的に１にする。コード（chord）
入力符号100に応答して、Ｃ復号器１１１および
ゲート１１２−１３０はスイツチ８６−８８をデ
イスエーブルにさせ、スイツチ７８−８４および
９０−９４をイネーブルにさせて、キヤパシタ５
６−６２の第１プレートを第１基準電圧−V_REFに
結合させ、キヤパシタ６６−７０の第１プレート
を第２基準電圧V_AGに結合させる。Ｃ復号器１１
１およびゲート１１２−１３０はまたスイツチ９
６−１０２および１０６−１１０をデイスエーブ
ルにさせ、スイツチ１０４をイネーブルにさせ
て、キヤパシタ６４の第１プレートをステツプノ
ード７６に結合させる。ステツプ入力符号1000に
に応答して、Ｒ復号器２１０はスイツチ１７２−
１８６および１９０−２０２をデイスエーブルに
させ、スイツチ１８８をイネーブルにさせて、
（16／32）×V_REFをステツプノード７６を介してキ
ヤパシタ６４の第１プレートに結合させる。この
結果、記憶された標本を表わす電荷がキヤパシタ
５４−７０の第２プレート上に共有され
（sharing）、それはキヤパシタ５４−７０の第２
プレート上に電圧を生じさせ、その電圧はまだ比
較器構成のままになつている演算増幅器１８の非
反転入力に印加される。

キヤパシタ５６−６２の第１プレートを第１基
準電圧−V_REFへスイツチングおよびキヤパシタ６
４の第１プレートを（16／32）×V_REFへスイツチ
ングすることによる電荷はまだキヤパシタ５４−
７０のすべての第２プレート上の標本電荷の全部
を取り消すのに十分な量以上なので、第２プレー
ト上の電圧は再び第２基準電圧V_AG以下になる。
従つて演算増幅器１８の出力は負となり、その結
果符号０がSARのb₄の位置に記憶される。同様
な方法で、残りのステツプ入力ビツトに対応する
残りのデジタル入力ビツトb₅、b₆およびb₇の各々
はそれぞれ第10、第11および第12セグメントにお
いて決定される。従つて、第12セグメントの終り
までには、SARのコード（chord）入力部分は
100を含み、SARのステツプ入力部分は0110を含
んで、標本化された場合入力信号V_INの振幅はコ
ード（chord）４のステツプ６内にあつたことを
示す。

Ａ／Ｄ変換の完了後はいつでもSARの内容は
その後の使用又は伝送のため適当な保持レジスタ
（図示されていない）に転送することができる。
好ましい実施例では、転送は、デジタル符号ビツ
トb₇の決定後のセグメントの期間中に行われる。
次にSARは次のＡ／Ｄ変換サイクルの準備のた
めすべて零にクリアされる。

第13セグメントの期間中に、第2R_xS_yoc信号が
受信される。それに応答してフイルタ−コーデツ
クの組合せ回路１０は上述したように動作し、必
要とされるデジタル−アナログ変換を第14および
第15セグメントの期間中に行う。アナログ−デジ
タル変換、デジタル−アナログ変換のいずれもが
起きていないと、回路は第13および第16セグメン
トにおけるようにアイドルモード（idle mode）
に入る。T_xおよびR_xS_yoc信号の相対的タイミン
グに応じて、各フレーム０〜４のアイドルモード
セグメントを有しうる。

第３図の代表的なタイミング図を用いてフイル
タ−コーデツクの組合せ回路１０の動作を示した
が、１つのフレームの期間中に２回のデジタル−
アナログ変換と１回のアナログ−デジタル変換を
行うフイルタ−コーデツクの組合せ回路１０の能
力は音声応用における非同期動作を保証すること
は明らかである。事実、前のアナログ−デジタル
変換が完了していればたとえT_xS_yoc信号がセグメ
ント前に起きたとしても、フイルタ−コーデツク
の組合せ回路１０は満足に動作することを証明す
ることができる。

本発明を好ましい実施例について説明したが、
本発明は多くの方法で変形させることができ、上
記に具体的に示し説明した例以外の多数の実施例
の形をとりうることは当業者には明らかであろ
う。従つて、添付した請求の範囲によつて、本発
明の真の精神および範囲内にある本発明のすべて
の変形を含むことが意図されている。