JPS628051B2 - - Google Patents
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- JPS628051B2 JPS628051B2 JP55168493A JP16849380A JPS628051B2 JP S628051 B2 JPS628051 B2 JP S628051B2 JP 55168493 A JP55168493 A JP 55168493A JP 16849380 A JP16849380 A JP 16849380A JP S628051 B2 JPS628051 B2 JP S628051B2
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- Japan
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- bit
- string section
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 101150080085 SEG1 gene Proteins 0.000 description 2
- 101100421134 Schizosaccharomyces pombe (strain 972 / ATCC 24843) sle1 gene Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101100202858 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SEG2 gene Proteins 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、μ−law圧伸則のステツプ部を５ビ
ツト構成とした高精度のAD変換又はDA変換を行
なう変形μ−law圧伸則の符号変換器に関するも
のである。
ツト構成とした高精度のAD変換又はDA変換を行
なう変形μ−law圧伸則の符号変換器に関するも
のである。
CCITT勧告のμ−law（μ＝255）圧伸則は、
符号を１ビツト、セグメントを３ビツト、ステツ
プを４ビツトで表わす８ビツト構成のPCM信号
に変換するものであり、このようなμ−law圧伸
則のAD変換器は、例えば第１図に示す構成が知
られている。同図に於いて、セグメント発生部
SGCは、基準容量をＣとしたとき、２n-1・Ｃの
容量のキヤパシタC1〜C8とスイツチS1〜S10から
構成され、レジスタストリング部RSは、同一の
抵抗値の抵抗ｒとスイツチSR1〜SR17，S11（AD
変換器として用いるときは制御回路のつくり方に
よつてはSR17は省略しSR1〜SR16だけでよいが、
図ではわかりやすいようにSR17を示してある。）
とから構成され、セグメント発生部SGCの出力
は比較器COMPに加えられて零電位と比較され、
その比較出力は論理制御回路SARに加えられ、
各部のスイツチの制御信号Scontが出力される。
又スイツチSPは入力アナログ信号Ainのサンプリ
ング時のみオンとなる。又正、負の基準電圧＋
Vr，−VrがスイツチS10，S11により選択される。
符号を１ビツト、セグメントを３ビツト、ステツ
プを４ビツトで表わす８ビツト構成のPCM信号
に変換するものであり、このようなμ−law圧伸
則のAD変換器は、例えば第１図に示す構成が知
られている。同図に於いて、セグメント発生部
SGCは、基準容量をＣとしたとき、２n-1・Ｃの
容量のキヤパシタC1〜C8とスイツチS1〜S10から
構成され、レジスタストリング部RSは、同一の
抵抗値の抵抗ｒとスイツチSR1〜SR17，S11（AD
変換器として用いるときは制御回路のつくり方に
よつてはSR17は省略しSR1〜SR16だけでよいが、
図ではわかりやすいようにSR17を示してある。）
とから構成され、セグメント発生部SGCの出力
は比較器COMPに加えられて零電位と比較され、
その比較出力は論理制御回路SARに加えられ、
各部のスイツチの制御信号Scontが出力される。
又スイツチSPは入力アナログ信号Ainのサンプリ
ング時のみオンとなる。又正、負の基準電圧＋
Vr，−VrがスイツチS10，S11により選択される。
AD変換の動作を簡単に説明すると、スイツチ
S1〜S9が図示状態で、スイツチSPがオンとなる
ことにより入力アナログ信号Ainがサンプリング
され、キヤパシタC1〜C8に充電される。次にス
イツチS9がアース側に切換えられ、比較器COMP
により零電位と比較され、入力アナログ信号Ain
の極性が判定される。この入力アナログ信号Ain
が正極性の場合、スイツチS10，S11は負の基準電
圧−Vr側に切換えられる。そして論理制御回路
SARにスイツチS1〜S8が制御されてスイツチS9
側からスイツチS10側即ち負の基準電圧−Vr側に
キヤパシタが接続され、比較器COMPにより零電
位と比較され、その比較結果により論理制御回路
SARから制御信号Scontが出力される。それによ
つて３ビツトのセグメントが決定される。
S1〜S9が図示状態で、スイツチSPがオンとなる
ことにより入力アナログ信号Ainがサンプリング
され、キヤパシタC1〜C8に充電される。次にス
イツチS9がアース側に切換えられ、比較器COMP
により零電位と比較され、入力アナログ信号Ain
の極性が判定される。この入力アナログ信号Ain
が正極性の場合、スイツチS10，S11は負の基準電
圧−Vr側に切換えられる。そして論理制御回路
SARにスイツチS1〜S8が制御されてスイツチS9
側からスイツチS10側即ち負の基準電圧−Vr側に
キヤパシタが接続され、比較器COMPにより零電
位と比較され、その比較結果により論理制御回路
SARから制御信号Scontが出力される。それによ
つて３ビツトのセグメントが決定される。
セグメントの決定によりレジスタストリング部
RSのスイツチSR1〜SR17が論理制御回路SARに
より制御され、４ビツトのステツプが決定される
ものであり、その時スイツチS1〜S8の何れかによ
りキヤパシタがレジスタストリング部RS側に接
続されるものである。従つて等価回路は第２図に
示すものとなる。
RSのスイツチSR1〜SR17が論理制御回路SARに
より制御され、４ビツトのステツプが決定される
ものであり、その時スイツチS1〜S8の何れかによ
りキヤパシタがレジスタストリング部RS側に接
続されるものである。従つて等価回路は第２図に
示すものとなる。
入力アナログ信号Ainの電圧をVinとすると、
比較器COMPの零電位と比較される入力電圧Vo
は Vo＝−Vin＋Vr（Ｃｙ／Ｃ＋Ｃｘ／Ｃ・Ｒｙ／Ｒｘ＋
Ｒｙ）…(1) で表わされれる。なおＣ＝Cx＋Cy＋Czである。
比較器COMPの零電位と比較される入力電圧Vo
は Vo＝−Vin＋Vr（Ｃｙ／Ｃ＋Ｃｘ／Ｃ・Ｒｙ／Ｒｘ＋
Ｒｙ）…(1) で表わされれる。なおＣ＝Cx＋Cy＋Czである。
又第３図はレジスタストリング部SRが第１図
のレジスタストリング部の２倍の構成を有する場
合を示し、スイツチS12は入力アナログ信号Ainが
正極性の場合、スイツチS12は、論理制御回路
SARにより負の基準電圧−Vrを加えるレジスタ
ストリング部側へ切換えられる。セグメント発生
部SGCによるセグメントの決定及びレジスタス
トリング部SRによるステツプの決定が行なわれ
る動作は第１図の場合と同様となる。
のレジスタストリング部の２倍の構成を有する場
合を示し、スイツチS12は入力アナログ信号Ainが
正極性の場合、スイツチS12は、論理制御回路
SARにより負の基準電圧−Vrを加えるレジスタ
ストリング部側へ切換えられる。セグメント発生
部SGCによるセグメントの決定及びレジスタス
トリング部SRによるステツプの決定が行なわれ
る動作は第１図の場合と同様となる。
３ビツトで表わされる８個のセグメントは、そ
れぞれ４ビツトで表わされる16個のステツプから
なるものであり、第１セグメントSEG１のみ
は、第４図に示すように、第１ステツプが他の第
２〜第16ステツプの半分となつている。従つて第
１ステツプをΔとすると、第１セグメントSEG
１は31Δとなり、第２セグメントSEG１は64Δ
となる。以下第３セグメント、第４セグメント、
…は順次２倍の大きさとなる。実際には、セグメ
ント発生部SGCで発生される第１セグメントは
33Δとなるように、第２セグメントSEG２の第
１ステツプの半分までの領域とし、第２セグメン
トは、第３セグメントSEG３の第１ステツプの
半分までの領域とすることにより、第１セグメン
トに対して順次２倍の領域となるように第２セグ
メント以上が発生されるように構成されている。
れぞれ４ビツトで表わされる16個のステツプから
なるものであり、第１セグメントSEG１のみ
は、第４図に示すように、第１ステツプが他の第
２〜第16ステツプの半分となつている。従つて第
１ステツプをΔとすると、第１セグメントSEG
１は31Δとなり、第２セグメントSEG１は64Δ
となる。以下第３セグメント、第４セグメント、
…は順次２倍の大きさとなる。実際には、セグメ
ント発生部SGCで発生される第１セグメントは
33Δとなるように、第２セグメントSEG２の第
１ステツプの半分までの領域とし、第２セグメン
トは、第３セグメントSEG３の第１ステツプの
半分までの領域とすることにより、第１セグメン
トに対して順次２倍の領域となるように第２セグ
メント以上が発生されるように構成されている。
前述の８ビツト構成のμ−law圧伸則では精度
上充分でなく、９ビツト構成とすることが要望さ
れる場合がある。即ち、直線符号器として多ビツ
トを必要とするが、信号振幅の密度が音声と同
様、中心部に集中している場合μ−law則と類似
した圧伸則で十分だが、μ−law則そのままでは
精度が不足する場合、ステツプを５ビツト構成と
し、３ビツトのセグメント内を更に細分割して符
号化する変形μ−law圧伸則を用いることが必要
となる。例えばモデル等でデイジタル信号処理す
る時などに於いて要望されている。この要望に対
しては、例えば第１図のレジスタストリング部
RSの抵抗ｒの中点にスイツチを追加接続するこ
とにより実現することができる。しかし、スイツ
チが２倍になると共に、抵抗ｒを２分割して構成
しなければならず、トランジスタ等によるスイツ
チの増加や抵抗数の増加により回路規模が大きく
なる欠点がある。
上充分でなく、９ビツト構成とすることが要望さ
れる場合がある。即ち、直線符号器として多ビツ
トを必要とするが、信号振幅の密度が音声と同
様、中心部に集中している場合μ−law則と類似
した圧伸則で十分だが、μ−law則そのままでは
精度が不足する場合、ステツプを５ビツト構成と
し、３ビツトのセグメント内を更に細分割して符
号化する変形μ−law圧伸則を用いることが必要
となる。例えばモデル等でデイジタル信号処理す
る時などに於いて要望されている。この要望に対
しては、例えば第１図のレジスタストリング部
RSの抵抗ｒの中点にスイツチを追加接続するこ
とにより実現することができる。しかし、スイツ
チが２倍になると共に、抵抗ｒを２分割して構成
しなければならず、トランジスタ等によるスイツ
チの増加や抵抗数の増加により回路規模が大きく
なる欠点がある。
本発明は、前述の如き欠点を改善し、簡単な構
成により変形μ−law圧伸則を用いたAD変換又
はDA変換を行なう符号変換器を提供することを
目的とするものである。以下AD変換器の場合の
実施例について詳細に説明する。なおDA変換器
の場合はAD変換器と比べて半ステツプ分だけシ
フトした出力を出す必要があり、構成が若干異な
るが同様に本発明の考え方を適用することができ
る。
成により変形μ−law圧伸則を用いたAD変換又
はDA変換を行なう符号変換器を提供することを
目的とするものである。以下AD変換器の場合の
実施例について詳細に説明する。なおDA変換器
の場合はAD変換器と比べて半ステツプ分だけシ
フトした出力を出す必要があり、構成が若干異な
るが同様に本発明の考え方を適用することができ
る。
第５図は本発明の一実施例の説明図であり、セ
グメント発生部SGCは第１図に示すキヤパシタ
アレイのセグメント発生部SGCと同一の構成で
ある。又レジスタストリング部RSはスイツチS22
及びスイツチS21により並列接続される抵抗ｒが
第１図に於けるレジスタストリング部RSに追加
されている。又論理制御回路SARはステツプを
５ビツト構成とする制御構成を有するものであ
る。又スイツチSP及び比較器COMPは第１図の
同一符号のものと同一である。セグメントの決定
及びステツプの４ビツト目までは、スイツチS21
がオフ、スイツチS22がオンとなるので、第１図
の構成と同様になる。ステツプの５ビツト目の決
定の時には、スイツチS21がオン、スイツチS22が
オフとなる。従つて各スイツチSR1〜SR17に於け
る基準電圧の分圧レベルが、ｒ／２分だけ偏位す
ることになる。即ち、ステツプの４ビツト目の決
定までの各スイツチSR1〜SR17に於ける出力レベ
ルを半ビツト分ずらすことになり、第１図に於け
る各抵抗ｒの中点のレベルに相当するものとす
る。それによつて５ビツト目の決定が行なわれる
ことになる。
グメント発生部SGCは第１図に示すキヤパシタ
アレイのセグメント発生部SGCと同一の構成で
ある。又レジスタストリング部RSはスイツチS22
及びスイツチS21により並列接続される抵抗ｒが
第１図に於けるレジスタストリング部RSに追加
されている。又論理制御回路SARはステツプを
５ビツト構成とする制御構成を有するものであ
る。又スイツチSP及び比較器COMPは第１図の
同一符号のものと同一である。セグメントの決定
及びステツプの４ビツト目までは、スイツチS21
がオフ、スイツチS22がオンとなるので、第１図
の構成と同様になる。ステツプの５ビツト目の決
定の時には、スイツチS21がオン、スイツチS22が
オフとなる。従つて各スイツチSR1〜SR17に於け
る基準電圧の分圧レベルが、ｒ／２分だけ偏位す
ることになる。即ち、ステツプの４ビツト目の決
定までの各スイツチSR1〜SR17に於ける出力レベ
ルを半ビツト分ずらすことになり、第１図に於け
る各抵抗ｒの中点のレベルに相当するものとす
る。それによつて５ビツト目の決定が行なわれる
ことになる。
第６図はレジスタストリング部の説明図であ
り、同図ａに示すように、スイツチS21がオフ、
スイツチS22がオンとなつている状態に於いて、
ステツプの４ビツト目までの決定が行なわれ、端
子１〜１７のうち端子１６，１７間のみｒ／２の
抵抗値となるから、端子１６の電圧は1/33・Vr
となり、端子１５の電圧は3/33・Vr、端子１４
の電圧は5/33・Vrとある。即ち第６図ｂの上側
に示す分圧比の電圧が各端子１〜１７から得られ
るものとなる。
り、同図ａに示すように、スイツチS21がオフ、
スイツチS22がオンとなつている状態に於いて、
ステツプの４ビツト目までの決定が行なわれ、端
子１〜１７のうち端子１６，１７間のみｒ／２の
抵抗値となるから、端子１６の電圧は1/33・Vr
となり、端子１５の電圧は3/33・Vr、端子１４
の電圧は5/33・Vrとある。即ち第６図ｂの上側
に示す分圧比の電圧が各端子１〜１７から得られ
るものとなる。
又ステツプの５ビツト目の決定に於いては、第
６図ｃに示すように、スイツチS21がオン、スイ
ツチS22がオフとなるので、各端子１〜１７の電
圧は同図ｂの下側に示すような分圧比となる。
（実際にはSR１７で指定するレベルは１つ上のセ
グメント内にあり、SR１〜SR１６が用いられ
る）即ちレジスタストリング部の各抵抗の中点の
電圧が得られるものとなる。なお、第１セグメン
トだけはステツプ数が15と半分しかないので、変
形μ−lawでは32分割ではなく31分割することに
なり、μ−law則の最小ステツプと判定された値
については５ビツト目の処理は０レベルと比較す
ることになり意味がないが動作上は問題ない。
６図ｃに示すように、スイツチS21がオン、スイ
ツチS22がオフとなるので、各端子１〜１７の電
圧は同図ｂの下側に示すような分圧比となる。
（実際にはSR１７で指定するレベルは１つ上のセ
グメント内にあり、SR１〜SR１６が用いられ
る）即ちレジスタストリング部の各抵抗の中点の
電圧が得られるものとなる。なお、第１セグメン
トだけはステツプ数が15と半分しかないので、変
形μ−lawでは32分割ではなく31分割することに
なり、μ−law則の最小ステツプと判定された値
については５ビツト目の処理は０レベルと比較す
ることになり意味がないが動作上は問題ない。
第７図は本発明の他の実施例の説明図であり、
第３図と同一符号は同一部分を示す。なお論理制
御回路SARは第５図に示す実施例と同様にステ
ツプを５ビツトで決定する論理構成を有するもの
である。又S21a，S22a，S21b，S22bはスイツチで
ある。セグメントの決定及びステツプの４ビツト
目までの決定に於いては、スイツチS21a，S21bは
オフ、スイツチS22a，S22bはオンであり、スイツ
チS12は入力アナログ信号Ainの極性判定により、
正極性の場合は負の基準電圧−Vr側に切換えら
れ、負極性の場合は正の基準電圧＋Vr側に切換
えられる。ステツプの５ビツト目の決定に於いて
はスイツチS21a，S21bはオン、スイツチS22a，
S22bはオフとなり、第５図及び第６図により説明
した場合と同様にしてステツプの５ビツト目の決
定が行なわれる。
第３図と同一符号は同一部分を示す。なお論理制
御回路SARは第５図に示す実施例と同様にステ
ツプを５ビツトで決定する論理構成を有するもの
である。又S21a，S22a，S21b，S22bはスイツチで
ある。セグメントの決定及びステツプの４ビツト
目までの決定に於いては、スイツチS21a，S21bは
オフ、スイツチS22a，S22bはオンであり、スイツ
チS12は入力アナログ信号Ainの極性判定により、
正極性の場合は負の基準電圧−Vr側に切換えら
れ、負極性の場合は正の基準電圧＋Vr側に切換
えられる。ステツプの５ビツト目の決定に於いて
はスイツチS21a，S21bはオン、スイツチS22a，
S22bはオフとなり、第５図及び第６図により説明
した場合と同様にしてステツプの５ビツト目の決
定が行なわれる。
以上説明したように、本発明はμ−law圧伸則
の符号変換器に於いて、レジスタストリング部の
両端の抵抗ｒに、この抵抗ｒと同一の抵抗ｒを並
列に接続するか否かを制御するスイツチS21，S22
（S21a，S21b，S22a，S22b）を設け、論理制御回
路SARによつてそれらのスイツチを符号化中又
は復号化中に切換えることにより、ステツプを５
ビツトとした変形μ−law圧伸則の符号変換を行
なうものであり、μ−law圧伸則の符号変換器に
僅かな構成を付加するだけで、変形μ−law圧伸
則の符号変換器を構成することができるものであ
る。従つてμ−law圧伸則より更に精度が要望さ
れる場合のAD変換及びDA変換を経済的な構成で
行なうことができる利点がある。
の符号変換器に於いて、レジスタストリング部の
両端の抵抗ｒに、この抵抗ｒと同一の抵抗ｒを並
列に接続するか否かを制御するスイツチS21，S22
（S21a，S21b，S22a，S22b）を設け、論理制御回
路SARによつてそれらのスイツチを符号化中又
は復号化中に切換えることにより、ステツプを５
ビツトとした変形μ−law圧伸則の符号変換を行
なうものであり、μ−law圧伸則の符号変換器に
僅かな構成を付加するだけで、変形μ−law圧伸
則の符号変換器を構成することができるものであ
る。従つてμ−law圧伸則より更に精度が要望さ
れる場合のAD変換及びDA変換を経済的な構成で
行なうことができる利点がある。
第１図は従来のμ−law圧伸則の一例の符号変
換器の説明図、第２図は変換過程に於ける等価回
路、第３図は従来のμ−law圧伸則の他の例の符
号変換器の説明図、第４図はμ−law圧伸則のセ
グメントとステツプとの説明図、第５図は本発明
の一実施例の説明図、第６図はレジスタストリン
グ部の説明図、第７図は本発明の他の実施例の説
明図である。 SGCはセグメント発生部、RSはレジスタスト
リング部、COMPは比較器、SARは論理制御回
路、S21，S22，S21a，S21b，S22a，S22bはスイツ
チ、ｒはレジスタストリング部の抵抗である。
換器の説明図、第２図は変換過程に於ける等価回
路、第３図は従来のμ−law圧伸則の他の例の符
号変換器の説明図、第４図はμ−law圧伸則のセ
グメントとステツプとの説明図、第５図は本発明
の一実施例の説明図、第６図はレジスタストリン
グ部の説明図、第７図は本発明の他の実施例の説
明図である。 SGCはセグメント発生部、RSはレジスタスト
リング部、COMPは比較器、SARは論理制御回
路、S21，S22，S21a，S21b，S22a，S22bはスイツ
チ、ｒはレジスタストリング部の抵抗である。
Claims (1)
- １ μ−law圧伸則のセグメントを決定するキヤ
パシタアレイ構成のセグメント発生部と、ステツ
プを決定するレジスタストリング部とを有し、
DA変換器又はAD変換の局部復号器として用いる
符号変換器に於いて、前記レジスタストリング部
の両端の抵抗に、該抵抗と同一の抵抗を、並列に
接続するか否かを切換えるスイツチを設け、論理
制御回路の出力により該スイツチを符号化又は復
号化中に切換えを行なうことによつてステツプを
５ビツトとした変形μ−law圧伸則の符号変換を
行なうことを特徴とする符号変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16849380A JPS5792919A (en) | 1980-11-29 | 1980-11-29 | Code converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16849380A JPS5792919A (en) | 1980-11-29 | 1980-11-29 | Code converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5792919A JPS5792919A (en) | 1982-06-09 |
| JPS628051B2 true JPS628051B2 (ja) | 1987-02-20 |
Family
ID=15869105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16849380A Granted JPS5792919A (en) | 1980-11-29 | 1980-11-29 | Code converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5792919A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065820B2 (ja) * | 1984-06-08 | 1994-01-19 | 日本電気株式会社 | アナログ・デジタル変換器 |
| JPH0771003B2 (ja) * | 1987-08-05 | 1995-07-31 | 株式会社東芝 | 冷蔵庫の制御装置 |
| EP3672076B1 (en) | 2018-12-21 | 2024-08-14 | Socionext Inc. | Voltage-divider circuits and circuitry |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130228A (en) * | 1979-03-30 | 1980-10-08 | Fujitsu Ltd | Step generator |
| JPS55130227A (en) * | 1979-03-29 | 1980-10-08 | Fujitsu Ltd | Voltage division circuit |
-
1980
- 1980-11-29 JP JP16849380A patent/JPS5792919A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55130227A (en) * | 1979-03-29 | 1980-10-08 | Fujitsu Ltd | Voltage division circuit |
| JPS55130228A (en) * | 1979-03-30 | 1980-10-08 | Fujitsu Ltd | Step generator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5792919A (en) | 1982-06-09 |
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