JPH065820B2 - アナログ・デジタル変換器 - Google Patents
アナログ・デジタル変換器Info
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- JPH065820B2 JPH065820B2 JP59111511A JP11151184A JPH065820B2 JP H065820 B2 JPH065820 B2 JP H065820B2 JP 59111511 A JP59111511 A JP 59111511A JP 11151184 A JP11151184 A JP 11151184A JP H065820 B2 JPH065820 B2 JP H065820B2
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Description
【発明の詳細な説明】 〔技術分野〕 本発明はアナログ・デジタル変換器（以下ＡＤ変換器と
称す）に関し，特に単極性の基準電圧を用いて両極性の
アナログ入力電圧をデジタル信号に変換するＡＤ変換器
に関するものである。
称す）に関し，特に単極性の基準電圧を用いて両極性の
アナログ入力電圧をデジタル信号に変換するＡＤ変換器
に関するものである。
第１図は従来のＡＤ変換器を現在国際的に決められてい
るμ−２５５則を例にとって容量接続をセグメント１と
して示した図である。この第１図において，アナログ入
力端子１１（この記号は入力電圧の意味でも用いる。）
はスイッチ１２を介して比較器１３のプラス側及びコン
デンサアレイ１４に接続されると共にスイッチ１５に接
続される。スイッチ１５の他の接続は接地となる。１６
はスイッチ回路１２と１５を制御するタイミング発生器
である。
るμ−２５５則を例にとって容量接続をセグメント１と
して示した図である。この第１図において，アナログ入
力端子１１（この記号は入力電圧の意味でも用いる。）
はスイッチ１２を介して比較器１３のプラス側及びコン
デンサアレイ１４に接続されると共にスイッチ１５に接
続される。スイッチ１５の他の接続は接地となる。１６
はスイッチ回路１２と１５を制御するタイミング発生器
である。
コンデンサアレイ１４のコンデンサＣ１〜Ｃｎの容量
は，この記号が同時に容量をあらわすとすると、容量Ｃ
１の１倍，２倍，…，２n-1倍の容量が選定されてい
る。可動端子ｄ１，ｄ２，…ｄｎは端子ａ１，ａ２，
…，ａｎを介して第１の基準電位ＶREF1に接続されると
共に，ｂ１，ｂ２，…ｂｎを介して抵抗アレイ１７に接
続され，さらに端子ｃ１，ｃ２，…ｃｎを介して接地電
位GNDに接続される。ＶREF1は抵抗アレイ１７の一端に
接続され，また接地電位GNDは抵抗アレイ１７の他端に
接続されている。比較器１３のマイナス側はオフセット
調整をするオートゼロ出力である第２の基準電圧ＶREF2
に接続されている。
は，この記号が同時に容量をあらわすとすると、容量Ｃ
１の１倍，２倍，…，２n-1倍の容量が選定されてい
る。可動端子ｄ１，ｄ２，…ｄｎは端子ａ１，ａ２，
…，ａｎを介して第１の基準電位ＶREF1に接続されると
共に，ｂ１，ｂ２，…ｂｎを介して抵抗アレイ１７に接
続され，さらに端子ｃ１，ｃ２，…ｃｎを介して接地電
位GNDに接続される。ＶREF1は抵抗アレイ１７の一端に
接続され，また接地電位GNDは抵抗アレイ１７の他端に
接続されている。比較器１３のマイナス側はオフセット
調整をするオートゼロ出力である第２の基準電圧ＶREF2
に接続されている。
比較器１３の出力はレジスタ２１に接続され，レジスタ
２１の出力のうちのＴ１はコンデンサアレイスイッチ制
御回路２２及び抵抗アレイスイッチ２３に接続され，又
レジスタ２１の出力のうちのＴ２〜Ｔ４はコンデンサア
レイ正信号用デコーダ２４に接続されると共に，コンデ
ンサアレイ負信号用デコーダ２５に接続される。更にレ
ジスタ２１の出力のうちのＴ５〜Ｔ８は抵抗アレイ正信
号用デコーダ２６に接続されると共に抵抗アレイ負信号
用デコーダ２７に接続される。
２１の出力のうちのＴ１はコンデンサアレイスイッチ制
御回路２２及び抵抗アレイスイッチ２３に接続され，又
レジスタ２１の出力のうちのＴ２〜Ｔ４はコンデンサア
レイ正信号用デコーダ２４に接続されると共に，コンデ
ンサアレイ負信号用デコーダ２５に接続される。更にレ
ジスタ２１の出力のうちのＴ５〜Ｔ８は抵抗アレイ正信
号用デコーダ２６に接続されると共に抵抗アレイ負信号
用デコーダ２７に接続される。
コンデンサアレイ正信号用デコーダ２４の出力およびコ
ンデンサ負信号用デコーダ２５の出力はコンデンサアレ
イスイッチ制御回路２２に接続される。また抵抗アレイ
正信号用デコーダ２６の出力及び抵抗アレイ負信号用デ
コーダ２７の出力は抵抗アレイスイッチ制御回路２３に
接続される。コンデンサアレイスイッチ制御回路２２の
出力２８はコンデンサアレイ１４に接続され，抵抗アレ
イスイッチ制御回路２３の出力２９は抵抗アレイ１７に
接続される。
ンデンサ負信号用デコーダ２５の出力はコンデンサアレ
イスイッチ制御回路２２に接続される。また抵抗アレイ
正信号用デコーダ２６の出力及び抵抗アレイ負信号用デ
コーダ２７の出力は抵抗アレイスイッチ制御回路２３に
接続される。コンデンサアレイスイッチ制御回路２２の
出力２８はコンデンサアレイ１４に接続され，抵抗アレ
イスイッチ制御回路２３の出力２９は抵抗アレイ１７に
接続される。
次に第１図に示したＡＤ変換器の動作について説明す
る。スイッチ１５をオンにすることにより比較器１３の
プラス側の電位を接地電位GNDにすると共に，可動端子
ｄ１〜ｄｎを端子ｃ１〜ｃｎと接続して初期設定をし，
その後スイッチ１５をオフにしスイッチ１２をオンにす
ることにより比較器１３のプラス側の電位を入力電圧１
１と同電位に充電させる（第１サンプリングと称す）。
次にスイッチ１２をオフにし，比較器１３で極性判定を
する。
る。スイッチ１５をオンにすることにより比較器１３の
プラス側の電位を接地電位GNDにすると共に，可動端子
ｄ１〜ｄｎを端子ｃ１〜ｃｎと接続して初期設定をし，
その後スイッチ１５をオフにしスイッチ１２をオンにす
ることにより比較器１３のプラス側の電位を入力電圧１
１と同電位に充電させる（第１サンプリングと称す）。
次にスイッチ１２をオフにし，比較器１３で極性判定を
する。
正符号と判定した場合，信号Ｔ１は正符号を記憶し，次
の第２サンプリング時に可動端子ｄ１〜ｄｎと端子ａ１
〜ａｎを接続すると共に，スイッチ１２をオンにする。
このサンプリング電圧を遂次比較することにより，並列
出力信号Ｔ２〜Ｔ８を得る。この出力Ｔ２〜Ｔ４を正信
号用デコーダ２４でデコードして，さらに極性信号Ｔ１
でコンデンサアレイスイッチ制御回路２２を介してコン
デンサアレイ１４のスイッチを制御する。
の第２サンプリング時に可動端子ｄ１〜ｄｎと端子ａ１
〜ａｎを接続すると共に，スイッチ１２をオンにする。
このサンプリング電圧を遂次比較することにより，並列
出力信号Ｔ２〜Ｔ８を得る。この出力Ｔ２〜Ｔ４を正信
号用デコーダ２４でデコードして，さらに極性信号Ｔ１
でコンデンサアレイスイッチ制御回路２２を介してコン
デンサアレイ１４のスイッチを制御する。
また第１サンプルで負信号と判定した場合は信号Ｔ１は
負符号を記憶し，次の第２サンプリング時に可動端子ｄ
１〜ｄｎを端子ｃ１〜ｃｎに接続すると共に，スイッチ
１２をオンにする。以下正符号時と同様にして，負信号
用デコーダ２５の出力をコンデンサアレイスイッチ制御
回路２２を介してコンデンサアレイ１４のスイッチを制
御する。
負符号を記憶し，次の第２サンプリング時に可動端子ｄ
１〜ｄｎを端子ｃ１〜ｃｎに接続すると共に，スイッチ
１２をオンにする。以下正符号時と同様にして，負信号
用デコーダ２５の出力をコンデンサアレイスイッチ制御
回路２２を介してコンデンサアレイ１４のスイッチを制
御する。
また並列信号Ｔ５〜Ｔ８は，セグメント内のステップ数
を決めるビットであるが，第１サンプルで正符号と判定
した場合は，正信号用デコーダ２６を介して抵抗アレイ
スイッチ制御回路２３の出力２９で抵抗アレイ１７の３
４個のスイッチｆ１〜ｆ34のうちの１個のスイッチを選
択してこれをオンにし，ＶREF1を抵抗アレイ１７で分割
したPCM信号のステップ値に対応した電圧を供給する。
また第１サンプルで負符号と判定した場合は抵抗アレイ
負信号用デコーダ２７を介して抵抗アレイスイッチ制御
回路２３の出力２９で抵抗アレイ１７の３４個のスイッ
チのうち１個のスイッチを選択し，これをオンにし，Ｖ
REF1を抵抗アレイ１７で分割したPCM信号のステップ値
に対応した電圧を供給する。なおこれらのスイッチｆ１
〜ｆ34についてはあとに説明する。
を決めるビットであるが，第１サンプルで正符号と判定
した場合は，正信号用デコーダ２６を介して抵抗アレイ
スイッチ制御回路２３の出力２９で抵抗アレイ１７の３
４個のスイッチｆ１〜ｆ34のうちの１個のスイッチを選
択してこれをオンにし，ＶREF1を抵抗アレイ１７で分割
したPCM信号のステップ値に対応した電圧を供給する。
また第１サンプルで負符号と判定した場合は抵抗アレイ
負信号用デコーダ２７を介して抵抗アレイスイッチ制御
回路２３の出力２９で抵抗アレイ１７の３４個のスイッ
チのうち１個のスイッチを選択し，これをオンにし，Ｖ
REF1を抵抗アレイ１７で分割したPCM信号のステップ値
に対応した電圧を供給する。なおこれらのスイッチｆ１
〜ｆ34についてはあとに説明する。
この第１図の場合は，コンデンサアレイ１４及び抵抗ア
レイ１７を制御する信号はコンデンサアレイ正信号用デ
コーダ２４とコンデンサアレイ負信号用デコーダ２５及
び抵抗アレイ正信号用デコーダ２６と抵抗アレイ負信号
用デコーダ２７というように別々に分離されているため
回路が大規模になり，また抵抗アレイのスイッチが多い
ため複雑になり，ＩＣ他に適しないという欠点があっ
た。
レイ１７を制御する信号はコンデンサアレイ正信号用デ
コーダ２４とコンデンサアレイ負信号用デコーダ２５及
び抵抗アレイ正信号用デコーダ２６と抵抗アレイ負信号
用デコーダ２７というように別々に分離されているため
回路が大規模になり，また抵抗アレイのスイッチが多い
ため複雑になり，ＩＣ他に適しないという欠点があっ
た。
したがって本発明の目的は，多数のスイッチを含む抵抗
アレイおよび前記のスイッチを制御する回路を少なくし
たＡＤ変換器を得ようとするものである。
アレイおよび前記のスイッチを制御する回路を少なくし
たＡＤ変換器を得ようとするものである。
本発明は上記の目的を達成するために，コンデンサアレ
イの下部端子に加える電位の配分を従来とは異らせるよ
うにしたものである。
イの下部端子に加える電位の配分を従来とは異らせるよ
うにしたものである。
すなわち本発明によれば、重み付けされた複数のコンデ
ンサからなり、このコンデンサのそれぞれの一端が共通
結合されているコンデンサアレイと、該コンデンサアレ
イの電位と１つの基準電位との電位差を比較する比較手
段と、符号信号と絶対値ビットを含むデジタル信号を記
憶するレジスタと、アナログ信号を前記コンデンサに充
電又は放電するために制御する制御手段と、前記コンデ
ンサアレイ内において複数のコンデンサの各他端に個別
に接続され、このコンデンサの各他端を他の基準電位、
接地電位および別の基準電位の内のいずれか１つの電位
に接続する手段と、直列接続の抵抗群およびこの抵抗群
内の相隣る抵抗の接続点に配置したスイッチ群から成
り、前記他の基準電位と接地電位の間に接続されて前記
スイッチ群の内のいずれかを介して前記別の基準電位を
発生させる抵抗アレイと、第１および第２サンプリング
をする手段とを有するアナログ・デジタル変換器におい
て、前記抵抗アレイが、両端およびこの内方に接続する
合計４つの抵抗の抵抗値が中間の他の抵抗の抵抗値の半
分となっている抵抗アレイであることを特徴とするアナ
ログ・デジタル変換器が得られる。
ンサからなり、このコンデンサのそれぞれの一端が共通
結合されているコンデンサアレイと、該コンデンサアレ
イの電位と１つの基準電位との電位差を比較する比較手
段と、符号信号と絶対値ビットを含むデジタル信号を記
憶するレジスタと、アナログ信号を前記コンデンサに充
電又は放電するために制御する制御手段と、前記コンデ
ンサアレイ内において複数のコンデンサの各他端に個別
に接続され、このコンデンサの各他端を他の基準電位、
接地電位および別の基準電位の内のいずれか１つの電位
に接続する手段と、直列接続の抵抗群およびこの抵抗群
内の相隣る抵抗の接続点に配置したスイッチ群から成
り、前記他の基準電位と接地電位の間に接続されて前記
スイッチ群の内のいずれかを介して前記別の基準電位を
発生させる抵抗アレイと、第１および第２サンプリング
をする手段とを有するアナログ・デジタル変換器におい
て、前記抵抗アレイが、両端およびこの内方に接続する
合計４つの抵抗の抵抗値が中間の他の抵抗の抵抗値の半
分となっている抵抗アレイであることを特徴とするアナ
ログ・デジタル変換器が得られる。
以上のような構成により，本発明によるＡＤ変換器にお
いては，抵抗アレイ中のスイッチの数が約半分で済み，
これに従ってこのスイッチを制御する回路が約半分で済
み，その上デコーダの構成も簡単になるものである。
いては，抵抗アレイ中のスイッチの数が約半分で済み，
これに従ってこのスイッチを制御する回路が約半分で済
み，その上デコーダの構成も簡単になるものである。
以下この発明のＡＤ変換回路について詳細に説明する。
第２図は本発明の一実施例の構成を示す図である。この
第２図において第１図と重複する構成は同一符号をつけ
てある。この第２図は第１図と比較してわかるように，
抵抗アレイ３１のスイッチが従来の３４個に比べ１９個
に少なくなっており，コンデンサアレイ信号用デコーダ
３２ではコンデンサアレイ用のデコード機能と共に正負
の信号切替も行なうようになっていて従来の第１図のデ
コーダ２４，２５の２個分の役をし，また抵抗アレイ信
号用デコーダ３３も同様に抵抗アレイ用のデコード機能
と共に正負の信号切替も行なうようになっていて従来の
第１図のデコーダ２６，２７の２個分の役をしている。
さらにコンデンサアレイスイッチ制御回路３４および抵
抗アレイスイッチ制御回路３５は，制御すべきスイッチ
の数が３４個から１９個に少なくなったのにつれて，す
なわち出力３６と３７が少なくなったのにつれて，構造
がその分だけ簡単になっている。その他の構成は第１図
と同じである。
第２図において第１図と重複する構成は同一符号をつけ
てある。この第２図は第１図と比較してわかるように，
抵抗アレイ３１のスイッチが従来の３４個に比べ１９個
に少なくなっており，コンデンサアレイ信号用デコーダ
３２ではコンデンサアレイ用のデコード機能と共に正負
の信号切替も行なうようになっていて従来の第１図のデ
コーダ２４，２５の２個分の役をし，また抵抗アレイ信
号用デコーダ３３も同様に抵抗アレイ用のデコード機能
と共に正負の信号切替も行なうようになっていて従来の
第１図のデコーダ２６，２７の２個分の役をしている。
さらにコンデンサアレイスイッチ制御回路３４および抵
抗アレイスイッチ制御回路３５は，制御すべきスイッチ
の数が３４個から１９個に少なくなったのにつれて，す
なわち出力３６と３７が少なくなったのにつれて，構造
がその分だけ簡単になっている。その他の構成は第１図
と同じである。
第３図は本発明における第２図の抵抗アレイ31の構成の
一例を従来における第１図の抵抗アレイ１７と共に示し
た図である。第３図において，ＶREFは第１図，第２図
における基準電圧ＶREF1を示し，ｅ１〜ｅ19は第２図の
抵抗アレイ３１中におけるスイッチｅ１〜ｅ19をそのま
まあらわしている。記号を付していない多数の抵抗の抵
抗値は同じであるとする。従って特定の場合として例え
ば右側の本発明の方式で正入力時（後述）にスイッチｅ
２を閉じれば抵抗アレイ３１の出力ＶSRは となり，負入力時（後述）にスイッチｅ18を閉じれば となることは図から容易に分る。同様にスイッチｅ３〜
ｅ16を押したときの抵抗アレイ３１の出力ＶSRは順次階
段的に変化する。なおｍは抵抗接続ステップをあらわ
す。
一例を従来における第１図の抵抗アレイ１７と共に示し
た図である。第３図において，ＶREFは第１図，第２図
における基準電圧ＶREF1を示し，ｅ１〜ｅ19は第２図の
抵抗アレイ３１中におけるスイッチｅ１〜ｅ19をそのま
まあらわしている。記号を付していない多数の抵抗の抵
抗値は同じであるとする。従って特定の場合として例え
ば右側の本発明の方式で正入力時（後述）にスイッチｅ
２を閉じれば抵抗アレイ３１の出力ＶSRは となり，負入力時（後述）にスイッチｅ18を閉じれば となることは図から容易に分る。同様にスイッチｅ３〜
ｅ16を押したときの抵抗アレイ３１の出力ＶSRは順次階
段的に変化する。なおｍは抵抗接続ステップをあらわ
す。
第４図は，具体的な動作を説明する前に，コンデンサア
レイ中の各コンデンサの共通ではない方の端子に，第２
サンプルにおいてどういう電圧（以下下部電圧という）
が印加されるかを，前以って説明しておく図であり，
(a)は従来の方式のものを，(b)は本発明のものを示して
いる。図から分るように，従来の場合はコンデンサアレ
イの下部電圧は共通電圧としてサンプリングしている
が，本発明の場合は入力が正であっても負であっても，
コンデンサアレイの最小単位のコンデンサＣ１の下部電
圧が他のコンデンサＣ２〜Ｃｎの共通下部電圧と異らせ
てある。より具体的にいえば，正入力時にはスイッチｅ
２を閉じて を最小単位の下部電圧とし，他の下部電圧はＶREFと
し，又負入力時にはスイッチｅ18を閉じて を最小単位の下部電圧とし，他の下部電圧はGNDとして
いる。すなわちいずれも最小単位の下部電圧を他の単位
の共通の下部電圧と だけ異らせてある。なおＶINは入力電圧，ＶＣはアレイ
上部電圧である。
レイ中の各コンデンサの共通ではない方の端子に，第２
サンプルにおいてどういう電圧（以下下部電圧という）
が印加されるかを，前以って説明しておく図であり，
(a)は従来の方式のものを，(b)は本発明のものを示して
いる。図から分るように，従来の場合はコンデンサアレ
イの下部電圧は共通電圧としてサンプリングしている
が，本発明の場合は入力が正であっても負であっても，
コンデンサアレイの最小単位のコンデンサＣ１の下部電
圧が他のコンデンサＣ２〜Ｃｎの共通下部電圧と異らせ
てある。より具体的にいえば，正入力時にはスイッチｅ
２を閉じて を最小単位の下部電圧とし，他の下部電圧はＶREFと
し，又負入力時にはスイッチｅ18を閉じて を最小単位の下部電圧とし，他の下部電圧はGNDとして
いる。すなわちいずれも最小単位の下部電圧を他の単位
の共通の下部電圧と だけ異らせてある。なおＶINは入力電圧，ＶＣはアレイ
上部電圧である。
次に第１図〜第３図を併せ参照して本発明による装置の
動作について説明する。第１図と同様に初期設定として
スイッチ１５をオンにすると共にコンデンサアレイ１４
の可動端子ｄ１〜ｄｎと端子ｃ１〜ｃｎを接続し，次に
第１サンプリングとしてスイッチ１５をオフし，スイッ
チ１２をオンにし，比較器１３のプラス側の入力端子と
アナログ入力端子１１とが同一電位になるよう充電す
る。次にスイッチ１２をオフにし，比較器８で極性判定
をする。
動作について説明する。第１図と同様に初期設定として
スイッチ１５をオンにすると共にコンデンサアレイ１４
の可動端子ｄ１〜ｄｎと端子ｃ１〜ｃｎを接続し，次に
第１サンプリングとしてスイッチ１５をオフし，スイッ
チ１２をオンにし，比較器１３のプラス側の入力端子と
アナログ入力端子１１とが同一電位になるよう充電す
る。次にスイッチ１２をオフにし，比較器８で極性判定
をする。
第１サンプリングでの符号が正と判定した場合は信号Ｔ
１は正符号を記憶し，次の第２サンプリング時に可動端
子ｄ１と端子ｂ１を接続すると共に可動端子ｄ２〜ｄｎ
と端子Ｃ２〜Ｃｎを接続し，抵抗アレイ３１内のスイッ
チｅ２をオンとして抵抗アレイ３１の出力ＶSRを とし，さらにスイッチ１２をオンとする。この出力ＶSR
は第３の基準電圧といえる。
１は正符号を記憶し，次の第２サンプリング時に可動端
子ｄ１と端子ｂ１を接続すると共に可動端子ｄ２〜ｄｎ
と端子Ｃ２〜Ｃｎを接続し，抵抗アレイ３１内のスイッ
チｅ２をオンとして抵抗アレイ３１の出力ＶSRを とし，さらにスイッチ１２をオンとする。この出力ＶSR
は第３の基準電圧といえる。
また負符号と判定した場合は信号Ｔ１は負符号を記憶
し，次の第２サンプリング時に可動端子ｄ１と端子ｂ１
を接続すると共に可動端子ｄ２〜ｄｎと端子ａ２〜ａｎ
を接続し，抵抗アレイ３１内のスイッチｅ18をオンとし
て出力ＶSRを とし，さらにスイッチ１２をオンとする。
し，次の第２サンプリング時に可動端子ｄ１と端子ｂ１
を接続すると共に可動端子ｄ２〜ｄｎと端子ａ２〜ａｎ
を接続し，抵抗アレイ３１内のスイッチｅ18をオンとし
て出力ＶSRを とし，さらにスイッチ１２をオンとする。
第２サンプリングの後にスイッチ１２をオフにし，この
サンプリング電圧を逐次比較することにより，出力信号
Ｔ２〜Ｔ８を得る。この出力信号Ｔ２〜Ｔ４と符号信号
Ｔ１で正負切替をすると共にデコードして，コンデンサ
アレイ１４のスイッチを比較器１３の出力が接地電位に
近づくようＴ２〜Ｔ４を決定する。また並列信号Ｔ５〜
Ｔ８はセグメント内ステップ数を決めるビットであり，
第１サンプルで正符号と判定した場合は，正負の切替え
とデコードをするデコード回路３３に接続され，更に抵
抗アレイスイッチ回路３５に送られ，その出力３７で抵
抗アレイ３１のスイッチを制御する。以下符号化は第１
図と同様に行なうことにより，1/2LSBだけ補正した形で
符号化ができ，以下符号化は１LSBの制御でμ−255則の
ＡＤ変換回路が可能となる。
サンプリング電圧を逐次比較することにより，出力信号
Ｔ２〜Ｔ８を得る。この出力信号Ｔ２〜Ｔ４と符号信号
Ｔ１で正負切替をすると共にデコードして，コンデンサ
アレイ１４のスイッチを比較器１３の出力が接地電位に
近づくようＴ２〜Ｔ４を決定する。また並列信号Ｔ５〜
Ｔ８はセグメント内ステップ数を決めるビットであり，
第１サンプルで正符号と判定した場合は，正負の切替え
とデコードをするデコード回路３３に接続され，更に抵
抗アレイスイッチ回路３５に送られ，その出力３７で抵
抗アレイ３１のスイッチを制御する。以下符号化は第１
図と同様に行なうことにより，1/2LSBだけ補正した形で
符号化ができ，以下符号化は１LSBの制御でμ−255則の
ＡＤ変換回路が可能となる。
上記をより具体的に説明すると，第１図の従来装置にお
いては，正入力の場合はサンプリングの基準をＶREFと
するので，抵抗アレイ１７の出力ＶSR（抵抗列の接続点
の電位と同じ）およびコンデンサアレイ上部電圧ＶＣは としてあらわされ，また負入力の場合はサンプリングの
基準をGNDとするので としてあらわされる。つまり抵抗の接続点は３２個所と
なり，またその切替え手段も両端を入れて３４個のスイ
ッチｆ１〜ｆ34を必要とするだけでなく，抵抗アレイス
イッチ制御回路２３の構成が大となる。その上デコーダ
として２４〜２７の４個を必要とする。
いては，正入力の場合はサンプリングの基準をＶREFと
するので，抵抗アレイ１７の出力ＶSR（抵抗列の接続点
の電位と同じ）およびコンデンサアレイ上部電圧ＶＣは としてあらわされ，また負入力の場合はサンプリングの
基準をGNDとするので としてあらわされる。つまり抵抗の接続点は３２個所と
なり，またその切替え手段も両端を入れて３４個のスイ
ッチｆ１〜ｆ34を必要とするだけでなく，抵抗アレイス
イッチ制御回路２３の構成が大となる。その上デコーダ
として２４〜２７の４個を必要とする。
一方本発明においては，正入力の場合はコンデンサアレ
イの最小単位であるＣ１の基準電位を とし，他のコンデンサアレイの基準電位をＶREFとす
る。このため となる。また負入力の場合はコンデンサアレイの最小単
位であるＣ１の基準電位を とし，他のコンデンサアレイの基準電位をGNDとする。
このため となる。以上からＶINの係数を変えることにより，従来
の符号列と同等になる。
イの最小単位であるＣ１の基準電位を とし，他のコンデンサアレイの基準電位をＶREFとす
る。このため となる。また負入力の場合はコンデンサアレイの最小単
位であるＣ１の基準電位を とし，他のコンデンサアレイの基準電位をGNDとする。
このため となる。以上からＶINの係数を変えることにより，従来
の符号列と同等になる。
以上を簡単にあらわすと，正入力の場合は第２ ンプルの基準電圧とし，負入力の場合は を加えて を第２サンプルの基準電圧とすると，符号化は単純とな
って のステップに比較することができ，抵抗アレイのスイッ
チを３２から１９に減少させることができ，スイッチが
減少すると共に抵抗アレイスイッチ制御回路３５もその
分だけ簡単になり，デコーダも正負切替えが同一回路内
で可能となるので従来の４つ（２４〜２７）が２つ（３
２と３３）と簡単になり，このため精度を劣化させるこ
となく規模が小さくなり，ＩＣ化に適した方式となる。
また本発明はμ則での効果を説明したが，Ａ則とμ則を
共用として設計する場合は，さらに効果が大となる。す
なわち，Ａ則の場合は，サンプリングの基準は正入力時
はＶREF，負入力時はグランドでよく，Ａ則μ則を同一
チップで簡単に切替えが可能となり，ＩＣ外部でも容易
にＡ，μ切替を可能とする。つまりＡＤ変換器として機
能の切替えが多い場合，第２サンプルの基準電圧を適当
に設定することにより，共通動作部を多くすることがで
き，多品種にも容易に対応できる。
って のステップに比較することができ，抵抗アレイのスイッ
チを３２から１９に減少させることができ，スイッチが
減少すると共に抵抗アレイスイッチ制御回路３５もその
分だけ簡単になり，デコーダも正負切替えが同一回路内
で可能となるので従来の４つ（２４〜２７）が２つ（３
２と３３）と簡単になり，このため精度を劣化させるこ
となく規模が小さくなり，ＩＣ化に適した方式となる。
また本発明はμ則での効果を説明したが，Ａ則とμ則を
共用として設計する場合は，さらに効果が大となる。す
なわち，Ａ則の場合は，サンプリングの基準は正入力時
はＶREF，負入力時はグランドでよく，Ａ則μ則を同一
チップで簡単に切替えが可能となり，ＩＣ外部でも容易
にＡ，μ切替を可能とする。つまりＡＤ変換器として機
能の切替えが多い場合，第２サンプルの基準電圧を適当
に設定することにより，共通動作部を多くすることがで
き，多品種にも容易に対応できる。
第１図は従来のアナログ・ディジタル変換回路を示す回
路図，第２図は本発明の一実施例を示す回路図，第３図
は抵抗アレイの構成を本発明と従来の両方について示し
た図，第４図はコンデンサアレイの第２サンプル時にお
ける下部電圧を本発明と従来の両方について示した図で
ある。 記号の説明：１１はアナログ信号入力端子，１３は比較
器，１４はコンデンサアレイ，１６はタイミング発生
器，１７は抵抗アレイ，２１はレジスタ，２２と２３は
スイッチ制御回路，２４〜２７はデコーダ，３１は抵抗
アレイ，３２と３３はデコーダ，３４と３５はスイッチ
制御回路，ＶREF（＝ＶREF1）は（第１の）基準電圧，
ＶREF2は第２の基準電圧，ＶSRは抵抗アレイ出力電圧
（第３の基準電圧），GNDは接地電圧，ｅ１〜ｅ18およ
びｆ１〜ｆ34はスイッチをそれぞれあらわしている。
路図，第２図は本発明の一実施例を示す回路図，第３図
は抵抗アレイの構成を本発明と従来の両方について示し
た図，第４図はコンデンサアレイの第２サンプル時にお
ける下部電圧を本発明と従来の両方について示した図で
ある。 記号の説明：１１はアナログ信号入力端子，１３は比較
器，１４はコンデンサアレイ，１６はタイミング発生
器，１７は抵抗アレイ，２１はレジスタ，２２と２３は
スイッチ制御回路，２４〜２７はデコーダ，３１は抵抗
アレイ，３２と３３はデコーダ，３４と３５はスイッチ
制御回路，ＶREF（＝ＶREF1）は（第１の）基準電圧，
ＶREF2は第２の基準電圧，ＶSRは抵抗アレイ出力電圧
（第３の基準電圧），GNDは接地電圧，ｅ１〜ｅ18およ
びｆ１〜ｆ34はスイッチをそれぞれあらわしている。
Claims (1)
- 【請求項１】重み付けされた複数のコンデンサからなり
このコンデンサのそれぞれの一端が共通接続されている
コンデンサアレイと、このコンデンサアレイの電位と１
つの基準電位との電位差を比較する比較手段と、符号信
号と絶対値ビットを含むデジタル信号を記憶するレジス
タと、アナログ信号を前記コンデンサに充電または放電
するよう制御する制御手段と、前記コンデンサアレイ内
において前記複数のコンデンサの各他端に個別に接続さ
れ、このコンデンサの各他端を他の基準電位、接地電
位、および別の基準電位を含む第２の基準電位に選択的
に接続するスイッチ手段と、スイッチアレイを含み前記
別の基準電位を発生させる抵抗アレイと、前記アナログ
信号の極性を判定するための第１のサンプリング手段
と、前記アナログ信号の絶対値を判定するための第２の
サンプリング手段とを有するアナログ・デジタル変換器
において、前記第２のサンプリング時の前記コンデンサ
アレイの基準電位は前記第１のサンプリング時の前記コ
ンデンサアレイの基準電位と異なると共に、前記第２の
サンプリング時の前記コンデンサアレイの基準電位が各
容量全てが同一電位ではないことを特徴とするアナログ
・デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111511A JPH065820B2 (ja) | 1984-06-08 | 1984-06-08 | アナログ・デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111511A JPH065820B2 (ja) | 1984-06-08 | 1984-06-08 | アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60261221A JPS60261221A (ja) | 1985-12-24 |
| JPH065820B2 true JPH065820B2 (ja) | 1994-01-19 |
Family
ID=14563158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111511A Expired - Lifetime JPH065820B2 (ja) | 1984-06-08 | 1984-06-08 | アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065820B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4899153A (en) * | 1986-04-03 | 1990-02-06 | Brooktree Corporation | Fast high-resolution analog-to-digital converter |
| CN101379707B (zh) * | 2006-02-02 | 2012-10-31 | 新加坡国立大学 | 一种模数转换器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5792919A (en) * | 1980-11-29 | 1982-06-09 | Fujitsu Ltd | Code converter |
| JPS59163913A (ja) * | 1983-03-08 | 1984-09-17 | Toshiba Corp | 逐次比較型ａｄ変換器 |
-
1984
- 1984-06-08 JP JP59111511A patent/JPH065820B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60261221A (ja) | 1985-12-24 |
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