KR101810490B1 - 기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법 - Google Patents

기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법에 관한 것으로서, 아날로그 입력 전압 및 기준 전압을 수신하고 이에 응답하여 제1 및 제2 레벨 전압을 생성하는 아날로그 디지털 변환기, 상기 아날로그 디지털 변환기로부터 제1 및 제2 레벨 전압을 수신하고 이들의 크기를 비교하고, 논리 하이(logic high) 또는 논리 로우(logic low)의 비교 신호를 출력하는 비교기, 및 상기 비교기로부터 제공되는 비교 신호를 수신하고 이를 이용하여 디지털 비트들의 값을 결정하는 제어 로직을 포함하여, 연속되는 비트열에 대응하는 아날로그 신호를 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환기로서, 상기 비트열의 하위 비트를 결정하는 부분 및 상위 비트를 결정하는 부분을 브릿지 커패시터 및 브릿지 스위치를 통해 분리시키고 각각의 분리된 영역에서 하위 비트 및 상위 비트를 결정함으로써, 브릿지 커패시터를 기본적인 커패시터 사이즈(1C)로 만들어서 정확히 구현이 가능하며, 추가적인 보정 회로 없이 하위 비트에서의 정확도를 향상시킨다.

Description

기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법{SPLIT SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER WITH UNIT BRIDGE CAPACITANCE AND OPERATION METHOD THEREOF}
본 발명은 일반적으로 분리형 연속 근사 아날로그 디지털 변환기, 그리고 보다 상세하게는 기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법에 관한 것이다.
연속 근사 아날로그 디지털 변환기(SAR ADC; Successive Approximation Register Analog to Digital Converter)는 8 비트 내지 16 비트의 해상도를 가지고 5 MS/s 내지 100 MS/s의 변환 속도를 갖는 영역에서 크게 주목을 받고 있다. 특히, 분리형 연속 근사 아날로그 디지털 변환기(split SAR ADC)는 브릿지 커패시터(bridge capacitance)를 통해서 작은 크기의 커패시터만으로도 고해상도의 아날로그 디지털 변환이 가능하다.
그러나 기존의 솔루션들은 보통 일반적으로 브릿지 커패시터의 크기를 정확히 조절하기 어렵기 때문에, 하위 비트 영역에서의 오차 및 그에 따른 큰 문제를 발생시킨다. 도 1은 기존의 분리형 SAR ADC의 회로도로서, 예를 들어 10-비트 분리형 연속 근사 아날로그 디지털 변환기는 상위 비트(MSB; Most Significant Bit) 5 비트와 하위 비트(LSB; Least Significant Bit) 5 비트를 하나의 브릿지 커패시터로 분리시키고, 각각의 분리된 영역에서 하위 비트 5 비트(D0-D4)와 상위 비트 5 비트(D5-D9)를 결정한다. 이때 가장 중요한 것은 두 영역을 분리시킨 브릿지 커패시터의 크기로서, 도 1에서와 같이 상위 비트 영역에서 바라본 하위 비트 영역의 총 커패시터의 크기는 1C이어야 한다. 브릿지 커패시터의 크기를 CB라 할 때,
Figure 112016091902787-pat00001
의 관계식이 성립하고,
Figure 112016091902787-pat00002
가 된다. 이와 같이, 10-비트 분리형 SAR ADC에서 예를 들어 기본적인 커패시터의 크기를 100fF으로 설정하면 브릿지 커패시터의 크기가 103.2fF이 되는데, 이는 현재의 공정으로 정확히 구현하기가 불가능하며, 브릿지 커패시터의 공정 오차에 따라 하위 비트에서의 오차가 발생하게 된다. 그리고 하위 비트에서의 정확도를 향상시키기 위해서는 추가적인 보정 회로의 구성이 필요하고, 이는 하드웨어로 구현 시 많은 면적과 전력 소모를 야기시킨다.
대한민국 공개특허공보 제10-2012-0060280호(2012.06.12) 대한민국 공개특허공보 제10-2013-0058294호(2013.06.04)
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 분리형 연속 근사 아날로그 디지털 변환기의 브릿지 커패시터를 기본적인 커패시터 크기로 구현하여 현재의 공정으로도 정확한 구현이 가능하며, 추가적인 보정 회로 없이 하위 비트에서의 정확도를 향상시키는 기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 연속 근사 아날로그 디지털 변환기는, 아날로그 입력 전압 및 기준 전압을 수신하고 이에 응답하여 제1 및 제2 레벨 전압을 생성하는 아날로그 디지털 변환기, 상기 아날로그 디지털 변환기로부터 제1 및 제2 레벨 전압을 수신하고 이들의 크기를 비교하고, 논리 하이(logic high) 또는 논리 로우(logic low)의 비교 신호를 출력하는 비교기, 및 상기 비교기로부터 제공되는 비교 신호를 수신하고 이를 이용하여 디지털 비트들의 값을 결정하는 제어 로직을 포함하여, 연속되는 비트열에 대응하는 아날로그 신호를 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환기로서, 상기 비트열의 하위 비트를 결정하는 부분 및 상위 비트를 결정하는 부분을 브릿지 커패시터 및 브릿지 스위치를 통해 분리시키고 각각의 분리된 영역에서 하위 비트 및 상위 비트를 결정한다.
바람직하게는, 상기 아날로그 디지털 변환기는, 상위 비트에 대응하는 적어도 하나 이상의 커패시터 각각의 일단이 제1 브릿지 스위치를 통하여 상기 브릿지 커패시터 및 상기 비교기의 입력단과 연결되고, 하위 비트에 대응하는 적어도 하나 이상의 커패시터 각각의 일단은 상기 브릿지 커패시터를 거쳐 상기 비교기의 입력단에 그리고 제2 브릿지 스위치를 통하여 접지와 연결되며, 상기 브릿지 커패시터와 상기 제1 브릿지 스위치 사이의 분기가 입력 전압 스위치를 통해 상기 아날로그 입력 전압과 연결되고, 브릿지 스위치들이 닫히면 상기 상위 비트에 대응하는 적어도 하나 이상의 커패시터의 상기 일단이 상기 비교기의 입력단에 연결되고 상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터의 상기 일단 및 상기 브릿지 커패시터는 상기 접지에 연결되어 상위 비트를 결정하는 분리형 연속 근사 아날로그 디지털 변환기가 되며, 상기 브릿지 스위치들 및 상기 입력 전압 스위치가 열리면 상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터의 상기 일단 및 상기 브릿지 커패시터가 상기 비교기의 입력단에 연결되고 상기 상위 비트에 대응하는 적어도 하나 이상의 커패시터는 개방되어 하위 비트를 결정하는 분리형 연속 근사 아날로그 디지털 변환기가 된다.
더욱 바람직하게는, 상기 브릿지 커패시터는 기본 크기를 가진다.
더욱 바람직하게는, 상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터 각각의 타단들 상호 간이 각각 스위치를 통해 공유 접속되고, 상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터 각각의 타단들 상호 간이 상기 스위치를 통해 순차적으로 닫히면서 상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터의 바닥 전압을 생성한다.
상술한 바와 같이, 본 발명에 의한 기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법은 브릿지 커패시터를 기본적인 커패시터 사이즈(1C)로 만들어서 정확히 구현이 가능하며, 추가적인 보정 회로 없이 하위 비트에서의 정확도를 향상시킨다.
도 1은 기존의 분리형 연속 근사 아날로그 디지털 변환기를 나타내는 회로도이다.
도 2는 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기를 나타내는 회로도이다.
도 3a는 도 2에 예시된 회로도에서 브릿지 스위치가 닫혔을 때, 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 상위 비트를 결정하는 상위 비트 회로도를 나타낸다.
도 3b는 도 3a에 예시된 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 상위 비트 회로도의 동작을 설명하기 위한 타이밍도이다.
도 4a는 도 2에 예시된 회로도에서 브릿지 및 입력 전압 스위치가 모두 열렸을 때, 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 하위 비트를 결정하는 하위 비트 회로도를 나타낸다.
도 4b는 도 2에 예시된 회로도에서 브릿지 스위치가 닫혔을 때, 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 하위 비트 커패시터 바닥 전압을 만드는 회로도를 나타낸다.
도 4c는 도 4b에 예시된 회로도에서 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 하위 비트 커패시터 바닥 전압을 만드는 동작을 설명하기 위한 타이밍도이다.
도 4d는 도 2에 예시된 회로도에서 브릿지 스위치가 닫혔을 때, 하위 비트 회로도 커패시터의 양단 전압 변화를 설명하기 위한 회로도이다.
도 4e는 도 4a에 예시된 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 하위 비트 회로도의 동작을 설명하기 위한 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
한편, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있으나, 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
특히, 본 발명에서는 설명의 편의를 위해 이진 커패시터 열을 사용한 변환기를 구성하였으며, 10-비트의 해상도를 갖는 것으로 한다. 그러나 본 발명은 이에 한정되지는 않는다.
이하 본 발명의 기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기를 나타내는 회로도이다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기(SAR ADC, 200)는 아날로그 디지털 변환기(ADC, 210), 비교기(220) 및 SAR 제어 로직(230)을 포함하여, ADC(210)에서 이루어지는 샘플링 동작 및 비교기(220)에서 이루어지는 데이터 변환 동작을 통해 아날로그 입력 전압(VIN)을 디지털 신호(D)로 변환하도록 구성되며, 이러한 SAR ADC(200)의 동작은 최소한 해상도만큼 이루어지게 된다.
각각의 구성에 대해, ADC(210)는 적어도 하나 이상의 커패시터 및 스위치를 가지고 구현되어, 아날로그 입력 전압(VIN) 및 기준 전압(VREF)을 수신하고 아날로그 입력 전압(VIN)을 샘플링하며, SAR 제어 로직(230)으로부터 디지털 비트들(D)을 수신하고 이에 응답하여 제1 및 제2 레벨 전압(Vp, Vn)을 생성한다. 다음으로, 비교기(220)는 ADC(210)로부터 제1 및 제2 레벨 전압(Vp, Vn)을 수신하여 이들의 크기를 비교하고, 논리 하이(logic high) 또는 논리 로우(logic low)의 비교 신호(Vc)를 출력한다. 최종적으로, SAR 제어 로직(230)은 비교기(220)로부터 제공되는 비교 신호(Vc)를 수신하여 이를 이용하여 디지털 비트들(D)의 값을 결정한다.
계속해서 도 2를 참조하여 ADC(210)의 구성 및 동작을 보다 상세하게 살펴보면, ADC(210)는 제1 변환열(210a) 및 제2 변환열(210b)을 포함한다.
제1 변환열(210a)은 적어도 하나 이상의 커패시터를 포함하며 비교기(220)의 제1 입력단에 연결되어, 비교기(220)에 제1 전압(Vp)을 제공한다. 이때 제1 변환열(210a)에 포함되는 커패시터들의 수는 해상도에 따라 결정되며, 이에 따라 제1 변환열(210a)은 10-비트의 해상도에 대응하는 10개의 커패시터(C0 내지 C9) 및 2개의 보정 커패시터(R0, R1)를 포함할 수 있다.
제1 변환열(210a)의 10개의 커패시터(C0 내지 C9) 각각의 일단은 비교기(220)의 제1 입력단에 연결되며 제1 전압(VP)을 제공하고, 10개의 커패시터 각각의 타단은 스위치들을 통하여 기준 전압(VREF) 또는 접지 전압(GND)과 선택적으로 연결될 수 있다. 10개의 커패시터는 하위 비트(LSB; Least Significant Bit)부터 상위 비트(MSB; Most Significant Bit)까지 각각의 비트에 따라 정의된다. MSB에 대응하는 제1 커패시터(C0)의 상대적인 크기는 24C이고, 다음 비트에 대응하는 제2 커패시터(C1)의 상대적인 크기는 23C, 제3 커패시터(C2)의 상대적인 크기는 22C, 제4 커패시터(C3)의 상대적인 크기는 2C, 제5 커패시터(C4)의 상대적인 크기는 C로 설정할 수 있다. 그리고, 특히 본 발명에서 하위 비트에 대응하는 제6 내지 제10 커패시터(C5 내지 C9)의 상대적인 크기는 C로 설정될 수 있으며, 보정 커패시터들(R0, R1)의 크기는 각각 LSB에 대응하는 커패시터의 상대적 크기와 동일한 C, 그리고 31C로 설정될 수 있다.
특히, 본 발명의 실시예에 따른 분리형 SAR ADC(200)의 ADC(210)는 상위 비트를 결정하는 부분과 하위 비트를 결정하는 부분을 기본 크기의 브릿지 커패시터(CB) 및 브릿지 스위치(SW)를 통해서 나눈다. 보다 구체적으로, 제1 변환열(210a)의 MSB에 대응하는 5개의 커패시터(C0 내지 C4) 각각의 일단(MSB_top)이 제1 브릿지 스위치(MSB_SW)를 통하여 브릿지 커패시터(CB) 및 비교기(220)의 제1 입력단과 연결될 수 있고, LSB에 대응하는 5개의 커패시터(C5 내지 C9) 각각의 일단(LSB_top)은 브릿지 커패시터(CB)를 거쳐 비교기(220)의 제1 입력단에 그리고 제2 브릿지 스위치(LSB_SW)를 통하여 접지 전압(GND)과 연결될 수 있으며, LSB에 대응하는 5개의 커패시터(C5 내지 C9) 각각의 타단들 상호 간이 각각 스위치들(SW1, SW2, SW3, SW4 및 SW5)로 공유 접속될 수 있다. 그리고, 브릿지 커패시터(CB)와 제1 브릿지 스위치(MSB_SW) 사이의 분기가 입력 전압 스위치(SH)를 통해 입력 아날로그 전압(VIN)과 연결될 수 있다.
이러한 구성에서, 본 발명의 실시예에 따른 분리형 SAR ADC(200)의 ADC(210)는 브릿지 스위치(SW)가 닫히면 MSB에 대응하는 5개의 커패시터(C0 내지 C4)의 일단(MSB_top)이 비교기(220)의 제1 입력단에 연결되고 LSB에 대응하는 5개의 커패시터(C5 내지 C9)의 일단(LSB_top) 및 브릿지 커패시터(CB)는 접지(GND)에 연결되어 상위 비트를 결정하는 분리형 SAR ADC가 되며(도 3), 브릿지 스위치(SW)가 열리면 LSB에 대응하는 5개의 커패시터(C5 내지 C9)의 일단(LSB_top) 및 브릿지 커패시터(CB)가 비교기(220)의 제1 입력단에 연결되고 MSB에 대응하는 5개의 커패시터(C0 내지 C4)의 일단(MSB_top)은 개방되어 하위 비트를 결정하는 분리형 SAR ADC가 된다(도 4). 이들에 대한 자세한 회로도 및 동작은 도 3 및 도 4를 참조하여 아래에서 설명될 것이다.
제2 변환열(210b)은 제1 변환열(210a)과 동일한 구성을 가지며, 10개의 커패시터가 비교기(220)의 제2 입력단에 연결되어, 비교기(220)에 제2 전압(VN)을 제공한다. 하지만, 제2 변환열(210b)은 제1 변환열(210a)과는 반대 극성의 전원에 연결될 것이다.
도 3a는 도 2에 예시된 회로도에서 브릿지 스위치가 닫혔을 때, 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 상위 비트를 결정하는 상위 비트 회로도를 나타낸다. 즉, 도 2에 예시된 회로도에서 브릿지 스위치(SW)가 닫히면, 도 3a에 예시된 바와 같은 분리형 SAR ADC의 상위 비트를 결정하는 회로도가 된다.
도 3b는 도 3a에 예시된 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 상위 비트 회로도의 동작을 설명하기 위한 타이밍도이다.
도 3b를 참조하여 본 발명의 실시예에 따른 ADC(210)의 MSB 회로도의 동작을 설명하면, MSB 회로도는 처음에 입력 전압 스위치(SH)가 닫히고 <Dp5:Dp9>=<00000>과 <Dn5:Dn9>=<00000>이 모두 기준 전압(VREF)에 연결되면서, 입력 전압(VIN _p, VIN _n)을 MSB 커패시터들 및 브릿지 커패시터(CB)에 샘플링한다. 입력 전압(VIN _p, VIN _n)이 커패시터에 샘플링되면, 입력 전압 스위치(SW)가 열린다. 그 후, 비교기(220)가 + 단자 전압(Vp)과 - 단자 전압(Vn)을 비교한다. + 단자 전압이 - 단자 전압보다 크기 때문에, <Dp9>=<1>이 되며 Dp9가 GND에 연결되면서, + 단자의 전압이 VREF/2 만큼 감소한다. <Dn9>=<0>은 그대로 VREF에 연결되어서, - 단자의 전압은 그대로 유지된다. 그 다음에도 + 단자 전압이 - 단자 전압보다 크기 때문에, <Dp8>=<1>이 되며 Dp8이 GND에 연결되면서, + 단자의 전압이 VREF/22 만큼 감소한다. <Dn8>=<0>은 그대로 VREF에 연결되어서, - 단자의 전압은 그대로 유지된다. 그 다음에는 - 단자 전압이 + 단자 전압보다 크기 때문에, <Dn7>=<1>이 GND에 연결되면서, - 단자의 전압이 VREF/23 만큼 감소한다. <Dp7>=<0>은 그대로 VREF에 연결되어서, + 단자의 전압은 그대로 유지된다. 이러한 방식으로, 나머지 비트도 결정된다. 그 결과 <Dp5:Dp9>=<11001>, <Dn5:Dn9>=<00110>이 된다.
도 4a는 도 2에 예시된 회로도에서 브릿지 스위치 및 입력 전압 스위치가 모두 열렸을 때, 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 하위 비트를 결정하는 하위 비트 회로도를 나타낸다. 즉, 도 2에 예시된 회로도에서 브릿지 스위치(SW) 및 입력 전압 스위치(SH)가 모두 열리면, 도 4a에 예시된 바와 같은 분리형 SAR ADC의 하위 비트를 결정하는 회로도가 된다.
도 4b는 도 2에 예시된 회로도에서 브릿지 스위치(MSB_SW, LSB_SW)가 닫혔을 때, 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 하위 비트 커패시터 바닥 전압을 만드는 회로도를 나타낸다. 도 4c는 도 4b에 예시된 회로도에서 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 하위 비트 커패시터 바닥 전압을 만드는 동작을 설명하기 위한 타이밍도이다. 즉, 도 2에 예시된 회로도에서 MSB_SW 스위치가 닫혔을 때, 상위 비트가 결정되는 시간 동안 도 4b에 예시된 바와 같은 분리형 SAR ADC의 하위 비트 회로도가 도 4c에 예시된 바와 같이 하위 비트 커패시터 바닥 전압을 만든다.
도 4c를 참조하여 본 발명의 실시예에 따른 ADC(210)의 LSB 커패시터 바닥 전압을 만드는 동작을 설명하면, 처음에 D4는 VREF에 연결되고, 나머지 D0-D3는 GND에 연결된다. 그 후, 모든 D0-D4의 스위치를 모두 연다. 따라서 C5의 바닥은 VREF가 충전되고, C6-C9의 바닥은 GND가 충전된다. 그 후에, SW1만 닫히면서 C5과 C6의 바닥을 공유하면서 C5과 C6의 바닥 전압이 VREF/2 가 된다. 그 다음으로 SW1은 열리고 SW2만 닫히면서, C6와 C7의 바닥을 공유하면서 C6와 C9의 바닥 전압이 VREF/22가 된다. 동일한 방식으로 C8, C9, C10의 바닥 전압은 각각 VREF/23, VREF/24, VREF/25 이 된다. 이와 같이, 본 발명에 따르면 상위 비트 회로도가 동작하는 동안, 하위 비트 커패시터의 바닥 전압이 생성되기 때문에 추가적인 클럭을 필요로 하지 않을 수 있다.
도 4d는 도 2에 예시된 회로도에서 브릿지 스위치가 닫혔을 때, 하위 비트 회로도 커패시터의 양단 전압 변화를 설명하기 위한 회로도이다.
도 4d를 참조하면, 처음에 C5의 바닥에 VREF 전압이 충전되어 있다. C5 과 C6 커패시터의 상대적인 크기는 도 2에 대하여 설명된 바와 같이 기본적인 커패시터 크기(1C)이며, C6의 바닥은 개방(OPEN)되어 있는 상태이다. C5의 바닥이 VREF에서 GND로 바뀌면서 C5의 바닥의 전압이
Figure 112016091902787-pat00003
만큼 감소하게 된다. 그러면 커패시터 상단의 전압이 전압 분배에 의해서 다음과 같은 식으로 전개된다:
Figure 112016091902787-pat00004
따라서 커패시터 바닥의 전압은 VREF 만큼 감소하지만 커패시터 상단의 전압은 VREF/32 만큼 감소한다. C6의 바닥은 개방되어 있는 상태이기 때문에, 커패시터 상단의 전압 분배에 영향을 주지 않는다.
도 4e는 도 4a에 예시된 본 발명의 실시예에 따른 분리형 연속 근사 아날로그 디지털 변환기의 하위 비트 회로도의 동작을 설명하기 위한 타이밍도이다.
도 4e를 참조하여 본 발명의 실시예에 따른 ADC(210)의 LSB의 동작을 설명하면, LSB 회로도의 커패시터(C5 내지 C9) 및 브릿지 커패시터(CB)는 모두 도 2에 대하여 설명된 바와 같이 기본적인 커패시터 크기(1C)이고, 현재 LSB 회로도의 커패시터(C1 내지 C5) 바닥전압은 도 4c에서 설명된 바와 같이 순차적으로 VREF/2, VREF/22 ,VREF/23, VREF/24 및 VREF/25으로 충전되어 있다. 브릿지 스위치(SW)가 닫히는 동안, MSB 회로도에서 도 3a 및 도 3b에서 설명된 바와 같이 상위 비트 5 비트를 결정한다. 도 3b에서 상위 비트의 마지막 비트(D5)가 결정된 후, 커패시터 상단(C_top)의 전압은 - 단자가 + 단자보다 크다. 브릿지 스위치(SW)가 열리면, LSB 회로도에서 하위 비트 5 비트를 결정하는 동작을 시작한다. 처음에, - 단자가 + 단자보다 크기 때문에 Dn4 = 1이 되며 Dn4는 GND에 연결된다. 이때, 도 4d에서 설명되는 바와 같이 C5의 바닥 전압이 VREF/2 만큼 감소되면서, LSB 커패시터의 상단 전압(LSB_top_n)은 VREF/26 만큼 감소하게 된다. 그러면 브릿지 커패시터(CB)를 통해서 - 단자의 전압이 VREF/26 만큼 감소하게 된다. 그 후, Dn4 스위치를 열어서 C5의 바닥을 개방시킨다. 두 번째로, - 단자가 + 단자보다 크기 때문에 Dn5 = 1이 되며 Dn5 는 GND에 연결된다. C6의 바닥전압이 VREF/22 만큼 감소되면서, LSB 커패시터의 상단 전압(LSB_top_n)은 VREF/27 만큼 감소하게 된다. 그러면 브릿지 커패시터(CB)를 통해서 - 단자 전압이 VREF/27 만큼 감소하게 된다. 그 후, Dn5 스위치를 열어서 C6의 바닥을 개방시킨다. 같은 방식으로 나머지 하위 비트를 결정한다. 그 결과 <Dp0:Dp4>=<00110>, <Dn0:Dn4>=<11001>이 된다.
이와 같이, 본 발명의 기본 크기의 브릿지 커패시터를 가진 분리형 연속 근사 아날로그 디지털 변환기 및 이의 동작 방법에 따르면, 브릿지 커패시터를 기본적인 커패시터 사이즈(1C)로 만들어서 현재의 공정으로도 정확한 구현이 가능하며, 추가적인 보정 회로 없이 하위 비트에서의 정확도를 향상시킨다.
이상에서 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.
200; 분리형 연속 근사 아날로그 디지털 변환기
210; 아날로그 디지털 변환기
210a; 제1 변환열
210b; 제2 변환열
220; 비교기
230; 제어 로직

Claims (4)

  1. 아날로그 입력 전압 및 기준 전압을 수신하고 이에 응답하여 제1 및 제2 레벨 전압을 생성하는 아날로그 디지털 변환기,
    상기 아날로그 디지털 변환기로부터 제1 및 제2 레벨 전압을 수신하고 이들의 크기를 비교하고, 논리 하이(logic high) 또는 논리 로우(logic low)의 비교 신호를 출력하는 비교기, 및
    상기 비교기로부터 제공되는 비교 신호를 수신하고 이를 이용하여 디지털 비트들의 값을 결정하는 제어 로직을 포함하여, 연속되는 비트열에 대응하는 아날로그 신호를 디지털 신호로 변환하는 연속 근사 아날로그 디지털 변환기로서,
    상기 비트열의 하위 비트를 결정하는 부분 및 상위 비트를 결정하는 부분을 브릿지 커패시터 및 브릿지 스위치를 통해 분리시키고 각각의 분리된 영역에서 하위 비트 및 상위 비트를 결정하며,
    상기 상위 비트에 대응하는 적어도 하나 이상의 커패시터 각각의 일단이 제1 브릿지 스위치를 통하여 브릿지 커패시터 및 비교기의 제1 입력단과 연결되고,
    상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터 각각의 일단은 브릿지 커패시터를 거쳐 비교기의 제1 입력단에 연결되며, 상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터 각각의 타단들은 상호 간이 각각 스위치를 통해 공유 접속되고,
    상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터 각각의 타단들 상호 간이 제2 브릿지 스위치 통해 순차적으로 닫히면서 상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터의 접지 전압과 연결되는 것을 특징으로 하는 연속 근사 아날로그 디지털 변환기.
  2. 청구항 1에 있어서,
    상기 브릿지 커패시터와 상기 제1 브릿지 스위치 사이의 분기가 입력 전압 스위치를 통해 상기 아날로그 입력 전압과 연결되고,
    브릿지 스위치들이 닫히면 상기 상위 비트에 대응하는 적어도 하나 이상의 커패시터의 상기 일단이 상기 비교기의 입력단에 연결되고 상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터의 상기 일단 및 상기 브릿지 커패시터는 상기 접지에 연결되어 상위 비트를 결정하는 분리형 연속 근사 아날로그 디지털 변환기가 되며, 상기 브릿지 스위치들 및 상기 입력 전압 스위치가 열리면 상기 하위 비트에 대응하는 적어도 하나 이상의 커패시터의 상기 일단 및 상기 브릿지 커패시터가 상기 비교기의 입력단에 연결되고 상기 상위 비트에 대응하는 적어도 하나 이상의 커패시터는 개방되어 하위 비트를 결정하는 분리형 연속 근사 아날로그 디지털 변환기가 되는, 연속 근사 아날로그 디지털 변환기.
  3. 청구항 1 또는 2에 있어서,
    상기 브릿지 커패시터는 기본 크기를 갖는, 연속 근사 아날로그 디지털 변환기.
  4. 삭제
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101299215B1 (ko) 2012-03-12 2013-08-22 전자부품연구원 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치
KR101512098B1 (ko) * 2013-07-16 2015-04-14 서강대학교산학협력단 커패시터-저항 하이브리드 dac를 이용한 sar adc
US20160226507A1 (en) 2014-07-31 2016-08-04 Chung-Ang University Industry-Academy Cooperation Foundation Successive approximation resister analog-to-digital converter having separable dual capacitor array

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101299215B1 (ko) 2012-03-12 2013-08-22 전자부품연구원 커패시터 부정합 교정 방법 및 이를 이용하는 아날로그 디지털 변환 장치
KR101512098B1 (ko) * 2013-07-16 2015-04-14 서강대학교산학협력단 커패시터-저항 하이브리드 dac를 이용한 sar adc
US20160226507A1 (en) 2014-07-31 2016-08-04 Chung-Ang University Industry-Academy Cooperation Foundation Successive approximation resister analog-to-digital converter having separable dual capacitor array

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101834975B1 (ko) 2017-03-08 2018-04-20 충북대학교 산학협력단 분리형 단조 연속 근사 아날로그 디지털 변환기

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