KR20160080355A

KR20160080355A - 오차를 보정하는 아날로그 디지털 컨버터

Info

Publication number: KR20160080355A
Application number: KR1020140192001A
Authority: KR
Inventors: 구자승; 권오경; 김민규
Original assignee: 에스케이하이닉스 주식회사; 한양대학교 산학협력단
Priority date: 2014-12-29
Filing date: 2014-12-29
Publication date: 2016-07-08
Also published as: US20160191069A1; KR102210273B1; US9432040B2

Abstract

본 발명은 상위 비트 변환부와 하위 비트 변환부 및 오차 보정부를 갖는 아날로그 디지털 컨버터를 제공한다. 상위 비트 변환부는 입력 신호로부터 상위 비트들을 샘플링하여 출력한다. 하위 비트 변환부는 상기 상위 비트 변환부가 샘플링하고 남은 잔여 전압을 수신하고, 상기 잔여 전압으로부터 하위 비트들을 샘플링하여 출력한다. 오차 보정부는 상기 상위 비트들과 상기 하위 비트들을 수신하고, 이들의 오차를 보정하여 출력한다.

Description

오차를 보정하는 아날로그 디지털 컨버터 {Analog-digital converter for error correction}

본 발명은 아날로그 디지털 컨버터에 관한 것으로서, 특히 내부에서 발생하는 오차를 보정하는 아날로그 디지털 컨버터에 관한 것이다.

아날로그 디지털 컨버터(analog digital converter)는 아날로그 신호를 디지털 신호로 변환한다. 아날로그 디지털 컨버터는 디지털 신호를 처리하는 장치, 예컨대, 이미지 센서와 같이, 외부로부터 광 신호를 수신하고, 이를 내부에서 디지털 신호로 변환하여 처리하는 장치에 필수적으로 사용된다. 즉, 이미지 센서는 광 신호를 수신하기 위한 픽셀 어레이를 구비하고, 고속으로 많은 양의 데이터를 읽어들이기 위하여 픽셀 어레이의 각 열마다 아날로그 디지털 컨버터를 구비한다. 이미지 센서에 사용되는 아날로그 디지털 컨버터로써, 소면적,및 저전력으로 동작할 수 있고, 고해상도를 갖는 것이 요구된다.

이러한 요구에 부응하기 위해 SAR (Successive Approximation Register) 아날로그 디지털 컨버터가 사용되고 있다. SAR 아날로그 디지털 컨버터는 한번의 클럭에 하나의 비트를 디지털로 변환하기 때문에 변환 속도가 빠르고 소비 전력이 작다는 장점을 가진다. 그러나, 내부에 구비되는 캐패시터 어레이가 넓은 면적을 차지하기 때문에 이미지 센서와 같이 소면적을 요구하는 분야에는 적합하지 않다.

또한, SAR 아날로그 디지털 컨버터는 아날로그 디지털 변환 동작시 내부에 구비되는 비교기가 비교 동작을 수행할 때 회로의 잡음에 의해 잘못된 값을 출력할 수가 있다. 특히, 이미지 센서의 경우, 많은 수의 SAR 아날로그 디지털 컨버터를 구동하기 때문에 기준 전압의 구동 능력의 한계로 인해 비교기가 비교 동작을 제대로 수행하지 못하여 디지털 신호의 오차가 발생하는 경우가 있다.

참증 문서 (한국공개특허 2010-0031831)는 오차를 보정하기 위해 다단으로 연결된 SAR 아날로그 디지털 컨버터를 개시하고 있다.

본 발명은 아날로그 신호를 디지털 신호로 변환할 때 발생하는 오차를 보정하는 아날로그 디지털 컨버터를 제공하기 위한 것이다.

상기 과제를 해결하기 위하여 본 발명은,

입력 신호로부터 상위 비트들을 샘플링하여 출력하는 상위 비트 변환부; 상기 상위 비트 변환부가 샘플링하고 남은 잔여 전압을 수신하고, 상기 잔여 전압으로부터 하위 비트들을 샘플링하여 출력하는 하위 비트 변환부; 및 상기 상위 비트들과 상기 하위 비트들을 수신하고, 이들의 오차를 보정하여 출력하는 오차 보정부를 구비하는 아날로그 디지털 컨버터를 제공한다.

본 발명에 따르면, 많은 수의 아날로그 디지털 컨버터들을 구비하는 장치에서 발생하는 아날로그 디지털 컨버터의 오차를 보정함으로써, 아날로그 디지털 컨버터는 높은 선형성 및 저잡음 신호를 얻을 수 있다.

예컨대, 이미지 센서에서는 많은 수의 아날로그 디지털 컨버터들을 동시에 구동하며, 그에 따라 기준 전압 및 전원 공급부의 구동 능력의 한계로 인해 아날로그 디지털 컨버터의 잡음이 증가하여 출력 신호의 오차가 발생하게 되는데, 본 발명은 이러한 오차를 보정함으로써 높은 선형성 및 낮은 잡음 특성을 갖는 아날로그 디지털 컨버터를 제공한다.

도 1은 본 발명의 바람직한 실시예에 따른 아날로그 디지털 컨버터의 블록도이다.
도 2는 도 1에 도시된 상위 비트 변환부와 하위 비트 변환부의 회로도이다.
도 3은 입력 신호로부터 상위 비트들이 샘플링된 후에 발생하는 캐패시터 어레이의 출력 전압을 보여준다.
도 4a 및 도 4b는 도 2에 도시된 비교기가 정상 동작 시 상위 비트들이 샘플링될 때의 캐패시터 어레이의 출력 전압의 변화를 보여주는 파형도들이다.
도 5a 및 도 5b는 도 2에 도시된 비교기가 비정상 동작 시 상위 비트들이 샘플링될 때의 캐패시터 어레이의 출력 전압의 변화를 보여주는 파형도들이다.
도 6은 상위 비트들과 하위 비트들이 샘플링될 때의 캐패시터 어레이의 출력 전압의 파형도이다.
도 7은 도 6에 표시된 A부분을 확대 도시한 파형도이다.

이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 바람직한 실시예에 따른 아날로그 디지털 컨버터의 블록도이다. 도 1을 참조하면, 아날로그 디지털 컨버터(101)는 상위 비트 변환부(110), 하위 비트 변환부(120) 및 오차 보정부(130)를 구비한다.

상위 비트 변환부(110)는 외부로부터 입력되는 신호(VIN) 즉, 아날로그 신호를 수신하고, 입력 신호(VIN)로부터 상위 비트들을 샘플링하고, 이를 디지털 신호(Dup)로 변환하여 출력한다. 상기 상위 비트들(Dup)은 MSB (Most Significant Bit)를 포함하여 N (2 이상의 자연수) 비트들로 구성된다. 입력 신호(VIN)가 N 비트로 샘플링되는 과정에서, 샘플링되지 않고 남는 전압, 즉, 잔여 전압(VRES)이 발생한다. 상위 비트 변환부(110)는 상기 디지털 신호(Dup)를 오차 보정부(130)로 전송하고, 잔여 전압(VRES)을 하위 비트 변환부(120)로 전송한다.

하위 비트 변환부(120)는 상위 비트 변환부(110)와 전기적으로 연결된다. 하위 비트 변환부(120)는 상위 비트 변환부(110)로부터 출력되는 잔여 전압(VRES)을 수신하고, 잔여 전압(VRES)으로부터 하위 비트들(Dlow)을 샘플링하고, 이를 디지털 신호(Dlow)로 변환하여 출력한다. 하위 비트들은 LSB (Least Significant Bit)를 포함하는 (M+A) (M은 2 이상의 자연수이고, A는 1) 비트들로 구성된다. 하위 비트 변환부(120)는 상기 하위 비트들을 갖는 디지털 신호(Dlow)를 오차 보정부(130)로 전송한다.

오차 보정부(130)는 상위 비트 변환부(110)로부터 출력되는 상위 비트의 디지털 신호(Dup)와 하위 비트 변환부(120)로부터 출력되는 하위 비트의 디지털 신호(Dlow)를 결합한 신호 즉, (N+M) 비트의 디지털 신호(Dout)를 출력한다. 이 때, 오차 보정부(130)는 상기 A 비트를 이용하여 상기 상위 비트 및 하위 비트에 포함된 오차를 보정한다.

도 2는 도 1에 도시된 상위 비트 변환부(110)와 하위 비트 변환부(120)의 회로도이다. 도 2를 참조하면, 상위 비트 변환부(110)는 캐패시터 어레이 (capacitor array)(111), 비교기(112), 및 메모리(113)를 구비한다. 즉, 상위 비트 변환부(110)는 SAR (Successive Approximation Register) 아날로그 디지털 컨버터로 구성될 수 있다.

필요에 따라, 아날로그 디지털 컨버터(101)는 입력 신호(VIN)의 입력을 제어하는 스위치(SWk)를 더 구비할 수 있다.

캐패시터 어레이(111)는 복수개의 캐패시터들(C0~Cn)과 복수개의 스위칭 소자들SW1~SWn)을 구비한다. 각 스위칭 소자는 예컨대, 하나 이상의 MOSFET (Metal Oxide Semiconductor Field Effect Transistor)로 구성되며, 오차 보정부(130) 또는 제어부(도시되지 않음)의 제어를 받아서 온(on) 또는 오프(off)된다. 하나의 캐패시터에는 하나의 스위칭 소자가 연결되는 것이 바람직하다. 복수개의 캐패시터들(C0~Cn)은 서로 병렬로 연결된다. 또한, 캐패시터들(C1~Cn)의 일단들은 입력 신호(VIN)에 연결되고, 그 타단들은 스위칭 소자들(SW1~SWn)의 일단들에 연결되며, 스위칭 소자들(SW1~SWn)의 타단들은 접지단(GND) 또는 기준 전압(VREF)에 선택적으로 연결된다. 스위칭 소자들(SW1~SWn)은 오차 보정부(130) 또는 상기 제어부의 제어를 받아서 상기 접지단(GND) 또는 기준 전압(VREF)에 선택적으로 연결된다. 캐패시터 어레이(111)는 디지털 신호(VIN)로부터 상위 비트를 샘플링하는 역할을 수행한다. 복수개의 캐패시터들(C0~Cn) 각각은 1개의 비트를 출력한다. 복수개의 캐패시터들(C0~Cn) 중 도 2의 최우측에 있는 최상위 캐패시터(Cn)에서 출력되는 신호는 상위 비트 변환부(110)에서 출력되는 상위 비트들 중 최상위비트 즉, MSB에 해당하고, 도 2의 최좌측에 있는 최하위 캐패시터(C0)에서 출력되는 신호는 상위 비트 변환부(110)에서 출력되는 비트들 중 최하위비트에 해당한다. 캐패시터 어레이(111)에서 출력되는 신호는 비교기(112)로 입력된다.

여기서, 최하위 캐패시터(C0)의 일단에는 입력 신호가 인가되고, 타단에는 램프 신호 발생기(121)로부터 출력되는 램프 신호(VRAMP)가 인가된다. 램프 신호(VRAMP)는 계단 파형의 신호이다. 따라서, 램프 신호(VRAMP)가 인가될 때, 캐패시터 어레이(111)는 램프 신호(VRAMP)에 동기되어 계단 파형의 신호를 출력한다.

초기에, 복수개의 스위칭 소자들(SW1~SWn)의 타단들은 모두 접지단(GND)에 연결된다. 그러다가 외부로부터 신호(VIN)가 캐패시터 어레이(111)로 입력되면, 도 2의 최우측의 스위칭 소자(SWn)부터 최좌측의 스위칭 소자(SW1)까지 순차적으로 기준 전압(VREF)에 연결된다. 따라서, 도 2의 최우측의 캐패시터(Cn)의 전압부터 최좌측의 두번째의 캐패시터(C1)의 전압까지 순차적으로 출력된다.

비교기(112)는 캐패시터 어레이(111)에서 출력되는 신호를 기준 전압(VREF)과 비교하고, 그 결과를 메모리(113) 및 하위 비트 변환부(120)로 전송한다. 즉, 비교기(112)는 입력되는 신호가 기준 전압(VREF)보다 높으면 하이 레벨(high level)의 전압 즉, 비교기(112)의 전원 전압을 출력하고, 입력되는 신호가 기준 전압(VREF)보다 낮으면 로우 레벨(low level)의 전압 즉, 접지 전압을 출력한다. 여기서, 상기 하이 레벨의 전압은 "1"로써 표시되고, 상기 로우 레벨의 전압은 "0"으로써 표시된다.

캐패시터 어레이(111)에 인가되는 기준 전압(VREF)과 비교기에 인가되는 기준 전압(VREF)은 서로 다르게 구성될 수도 있고, 동일하게 구성될 수도 있다.

메모리(113)는 비교기(112)로부터 출력되는 신호를 받아서 저장한다. 메모리(113)는 RAM (Random Access Memory) 또는 플래시 메모리(113)로 구성될 수 있다. 메모리(113)에 저장된 데이터는 제어부(도시되지 않음)의 제어를 받아서 외부로 출력된다.

도 2를 참조하면, 하위 비트 변환부(120)는 램프 신호 발생기(121), 비교기(112) 및 카운터(123)를 구비한다. 즉, 하위 비트 변환부(120)는 SS (Single Slope) 아날로그 디지털 컨버터로 구성될 수 있다.

램프 신호 발생기(121)는 외부로부터 클럭 신호(CLK)를 받아서 램프 신호(VRAMP)를 출력한다. 즉, 램프 신호 발생기(121)는 램프 신호(VRAMP)를 상위 비트 변환부(110)의 하위비트 생성용 캐패시터(C0)로 전송한다. 램프 신호 발생기(121)로부터 출력되는 램프 신호(VRAMP)는 (M+A) (M은 2 이상의 자연수, A는 1) 비트로 구성된다.

비교기(112)는 상위 비트 변환부(110)에 구비된 것을 공통으로 사용할 수 있다.

카운터(123)는 클럭 신호(CLK)와. 비교기(112)로부터 출력되는 잔여 전압(VRES)을 입력하고, 하위 비트를 샘플링하여 출력한다. 상기 잔여 전압(VRES)은 상위 비트 변환부(110)가 입력 신호를 상위 비트의 디지털 신호로 변환하고 남은 전압이다. 카운터(123)로부터 출력되는 하위 비트들은 (M+A) 비트로 구성된다. 여기서, 상위 비트 변환부(110)로부터 출력되는 N 비트와 하위 비트 변환부(120)에서 처리하는 M 비트는 동일한 수로 구성될 수 있다.

상술한 바와 같이 본 발명에 따르면, 입력 신호(VIN)를 디지털 신호(Dout)로 변환하는 과정에서 발생하는 오차를 보정할 수 있고, 그에 따라 아날로그 디지털 컨버터(101)로부터 출력되는 디지털 신호(Dout)는 높은 선형성과 낮은 잡음 특성을 갖는다.

본 발명에 따른 아날로그 디지털 컨버터(101)의 동작을 설명하면 다음과 같다.

상위 비트 변환부(110)는 입력 신호(VIN)로부터 상위 비트들을 샘플링하고, 이를 기준 전압(VREF)과 비교하며, 이 때, 캐패시터 어레이(111)의 각 캐패시터에 연결되는 기준 전압(VREF)을 조절함으로써 상위 N 비트들에 대한 아날로그 디지털 변환 동작을 수행한다. 상기 N 비트들 중 최하위 비트를 샘플링할 때, 비교기(112)가 동작 전에 캐패시터 어레이(111)의 하위 커패시터(C1)는 기준 전압(VREF)과 연결된다. 이 때의 캐패시터 어레이(111)의 출력 전압(VDAC)을 기준 전압(VREF)과 비교함으로써 상위 비트들 중 최하위 비트를 얻을 수 있다. 이 후, 캐패시터 어레이(111)는 최하위 비트가 '1'일 경우, 즉 최하위 캐패시터(C1)의 출력 전압(VDAC)이 기준 전압(VREF)보다 클 경우, 기준 전압(VREF)에서 접지단(GND)으로 연결되고, 최하위 비트가 '0'일 경우, 즉 하위 캐패시터(C1)의 출력 전압(VDAC)이 기준 전압(VREF)보다 작을 경우, 연결된 기준 전압(VREF)을 유지함으로써 캐패시터 어레이(111)의 출력은 도 3에 도시된 바와 같이, 샘플링되지 않은 잔여 전압(VRES)을 갖는다. 이 후, 하위 비트 변환부(120)의 동작 구간에서 램프 신호 발생기(121)로부터 램프 신호(VRAMP)가 공급되고, 이에 따른 캐패시터 어레이(111)의 출력 전압(VDAC)과 기준 전압(VREF)을 비교하여 잔여 전압(VRES)의 크기를 판별하여 하위 비트들을 샘플링한다.

도 4와 도 5는 상위 비트들 중 최하위비트인 N 번째 비트를 샘플링할 때, 비교기(112)가 정상 값을 출력하는 경우와 잘못된 값을 출력하는 경우에 캐패시터 어레이(111)의 출력 전압(VDAC)의 변화를 보여준다. 상기 최하위 비트를 판별하기 위해, 캐패시터 어레이(111)의 최하위 커패시터(C1)가 기준 전압(VREF)에 연결되며, 그에 따라 출력 전압(VDAC)은 기준 전압(VREF)보다 높은 제1 전압(VDAC1)을 갖거나 혹은 기준 전압(VREF)보다 낮은 제2 전압(VDAC2)을 갖는다. 제1 전압(VDAC1)의 경우, 정상 동작 시 비교기(112)는 '1'을 출력하고, 이에 따라 캐패시터 어레이(111)의 최하위 커패시터(C1)는 기준 전압(VREF)에서 접지단(GND)으로 연결된다. 따라서 제1 잔여전압(VRES1)은 (VDAC1-VREF/2^N)의 값을 가진다. 그러나, 비교기(112)가 잘못된 값, 예컨대 '0'을 출력할 경우, 캐패시터 어레이(111)의 최하위 커패시터(C1)는 기 연결된 기준 전압(VREF)을 유지하기 때문에 제1 잔여 전압(VRES1)은 제1 전압(VDAC1)과 동일한 값을 갖는다. 제2 전압(VDAC2)의 경우, 정상 동작 시 비교기(112)는 '0'을 출력하며, 이에 따라 캐패시터 어레이(111)의 최하위 커패시터(C1)는 기 연결된 기준 전압(VREF)을 유지하고, 제2 잔여 전압(VRES2)은 제2 전압(VDAC2)과 동일한 전압을 갖는다. 그러나, 비교기(112)가 잘못된 전압, 예컨대, '1'을 출력할 경우 제2 잔여 전압(VRES2)은 (VDAC2-VREF/2^N)의 값을 갖는다. 따라서, 비교기(112)가 잘못된 전압을 출력 시 잔여 전압(VRES)은 (VREF/2^N)의 오차를 가지며 이상적인 잔여 전압(VRES)의 범위 (VREF-VREF/2^N)에서 기준 전압(VREF) 사이를 벗어남을 알 수 있다.

이를 보정하기 위하여, 본 발명에 따른 아날로그 디지털 컨버터(101)는 스텝 사이즈는 일정하지만 범위가 보다 넓은 램프 신호(VRAMP)를 사용한다. 즉, 램프 신호(VRAMP)의 스텝수가 증가하며, 그에 따라 하위 비트 변환부(120)의 해상도는 M 비트에서 (M+A) 비트로 증가한다. 이 때, 램프 신호(VRAMP)의 총 스텝 수는 2^M+A로 나타낼 수 있다.

도 6은 본 발명에 따른 커패시터 어레이(111)의 출력 전압을 보여준다. 도 6을 참조하면, 상위 비트 변환부(110)의 동작 구간에서는 접지 전압(GND)을 유지하고, 하위 비트 변환부(120)의 동작 구간에서는 접지 전압(GND)보다 더 낮은 전압, 예컨대, GND-(VREF/2^M)×(2^M+A-2^M)/2 에서부터 변화를 시작한다.

이 때, 스탭 사이즈는 (VREF/2^M)이며, 총 스텝의 수는 2^M에서 2^M+A로 증가한다. 이에 따라, 외부에서 인가되는 램프 신호(VRAMP)는 GND-(VREF/2^M)×(2^M+A-2^M)/2 에서부터 GND+VREF+(VREF/2^M)×(2^M+A-2^M]/2까지 변화한다.

도 6에서 하위 비트 변환부(120)의 동작 시작 시, 램프 신호 발생기(121)에서 인가되는 램프 신호(VRAMP)가 접지 전압(GND)에서 GND-(VREF/2^M)×(2^M+A-2^M)/2 로 변함에 따라 캐패시터 어레이(111)의 출력 전압(VDAC)은 VRES-(VREF/2^M+N)×(2^M+A-2^M)/2 로 변화한다. 이 후, 램프 신호(VRAMP) 인가 시 캐패시터 어레이(111)의 출력 전압(VDAC)은 VRES+VREF/2^N+(VREF/2^M+N)×(2^M+A-2^M)/2 까지 증가한다. 잔여 전압(VRES)의 크기를 판별하기 위해 출력 전압(VDAC)의 최대값은 기준 전압(VREF)보다 커야 함으로 본 발명에 따른 하위 비트 변환부(120)는 VREF-(VREF/2^M+N)×(2^M+A-2^M)/2 에서 VREF+(VREF/2^M+N]×([2^M+A-2^M)/2까지의 잔여 전압(VRES)을 샘플링 가능하다.

상위 비트(N 비트) 샘플링 결과와 하위 비트(M+A 비트)를 결합하여 최종 비트(N+M 비트)를 갖는 디지털 출력 신호(DOUT)를 얻기 위하여 오차 보정부(130)는 아래 수학식 1을 사용한다.

여기서, D_UPPER[i]는 상위 비트(N 비트)의 i번째 디지털 값을 나타내고 D_LOW[j]는 하위 비트(M+A 비트)의 j번째 출력을 나타낸다. 비교기(112)가 잘못된 값을 출력 시 잔여 전압(VRES)은 정상적인 값과 비교하여 VREF/2^N의 오차를 가진다. 여기서, 잔여 전압의 오차(VREF/2^N)는 하위 비트(M+A 비트)의 샘플링 시 2^M LSB에 해당하고, 수학식1은 이를 상위 비트(N 비트)와 곱한 후 하위 비트(M+A 비트)와 합하는 연산을 수행한다. 수학식1은 상위 비트에서 발생한 오차만큼 하위 비트에서 더하거나 빼줌으로써 오차를 보상한다.

상위 4 비트와 하위 5 비트를 순차적으로 샘플링하는 8 비트 아날로그 디지털 컨버터 예컨대, N=4, M=4, 및 A=1인 경우를 예로 들어 설명한다. 정상적인 상위 4 비트 아날로그 디지털 변환 결과가 '0111' 이고 하위 5 비트 아날로그 디지털 변환 결과가 '00101'이라고 가정하면, 이에 따른 정상적인 아날로그 디지털 컨버터의 최종 출력(DOUT)은 상기 수학식1에 의해 117 LSB가 된다.

상위 비트 변환부(110)의 상위 4 비트 아날로그 디지털 변환 과정에서 최하위 비트 샘플링 시 비교기(112)가 잘못된 값을 출력할 경우 상위 4 비트는 '0110'이 되고. 잔여 전압(VRES)은 정상적인 값과 (VREF/2⁴)의 오차를 가진다. 여기서, (VREF/2⁴)는 하위 비트 변환부(120)의 하위 5 비트의 16 LSB에 해당한다. 따라서, 하위 비트 변환부(120)에 대한 하위 5 비트의 출력은 앞선 정상 동작 시의 '00101'에서 '1000'을 더한 '10101'이 된다. 이에 따른 상위 4 비트 샘플링 결과인 '0110'과 하위 5 비트 샘플링 결과인 '10101'을 상기 수학식1에 따라 결합하면, 본 발명에 따른 아날로그 디지털 컨버터(101)의 최종 값은 117 LSB을 가지며 이 값은 정상적인 아날로그 디지털 컨버터의 최종 값과 동일하게 된다.

본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims

입력 신호로부터 상위 비트들을 샘플링하여 출력하는 상위 비트 변환부;
상기 상위 비트 변환부가 샘플링하고 남은 잔여 전압을 수신하고, 상기 잔여 전압으로부터 하위 비트들을 샘플링하여 출력하는 하위 비트 변환부; 및
상기 상위 비트들과 상기 하위 비트들을 수신하고, 이들의 오차를 보정하여 출력하는 오차 보정부를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터.
제1항에 있어서,
상기 상위 비트들은 N (2 이상의 자연수) 비트들로 구성되고, 상기 하위 비트들은 (M+A) (N은 2 이상의 자연수, A는 1) 비트들로 구성되며, 상기 오차 보정부로부터 출력되는 디지털 신호는 (N+M)비트로 구성되는 것을 특징으로 하는 아날로그 디지털 컨버터.
제1항에 있어서,
상기 상위 비트 변환부는 SAR (Successive Approximation Register) 아날로그 디지털 컨버터로 구성되는 것을 특징으로 하는 아날로그 디지털 컨버터.
제1항에 있어서,
상기 하위 비트 변환부는 SS (Single Slope) 아날로그 디지털 컨버터로 구성되는 것을 특징으로 하는 아날로그 디지털 컨버터.
제1항에 있어서, 상기 상위 비트 변환부는
상기 입력 신호로부터 상기 상위 비트들을 샘플링하는 캐패시터 어레이; 및
상기 캐패시터 어레이로부터 출력되는 신호를 받아서 상기 상위 비트들을 갖는 디지털 신호로 변환하는 비교기를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터.
제5항에 있어서, 상기 캐패시터 어레이는
상기 입력 신호가 일단들에 인가되는 복수개의 캐패시터들;
상기 복수개의 캐패시터들 각각의 타단에 일단이 연결되고, 타단은 접지 전압과 제1 기준 전압 중 하나에 선택적으로 연결되는 복수개의 스위칭 소자들; 및
상기 입력 신호에 일단이 연결되고, 상기 하위 비트 변환부에 타단이 연결되는 최하위 캐패시터를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터.
제6항에 있어서,
상기 비교기는 상기 캐패시터 어레이로부터 출력되는 신호를 상기 기준 전압과 비교하는 것을 특징으로 하는 아날로그 디지털 컨버터.
제6항에 있어서, 상기 하위 비트 변환부는
램프 신호를 생성하여 상기 최하위 캐패시터에 인가하는 램프 신호 발생기; 및
상기 비교기로부터 출력되는 상기 잔여 전압으로부터 하위 비트들을 샘플링하여 출력하는 카운터를 구비하는 것을 특징으로 하는 아날로그 디지털 컨버터.
제8항에 있어서,
상기 비교기는 상기 최하위 캐패시터로부터 출력되는 전압을 제2 기준 전압과 비교하고, 그 결과를 상기 카운터로 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터.
제8항에 있어서,
상기 램프 신호는 계단 파형을 갖는 신호이며, 상기 캐패시터 어레이로부터 출력되는 잔여 전압은 상기 계단 파형에 동기되어 출력되는 신호인 것을 특징으로 하는 아날로그 디지털 컨버터.
제8항에 있어서,
상기 램프 신호 발생기는 상기 비교기에 입력되는 제2 기준 전압에서 상기 제1 기준 전압을 뺀 전압을 2^M(M은 하위비트의 수)로 나눈 값을 갖는 계단 파형의 램프 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터.
제8항에 있어서,
상기 상위 비트 변환부의 동작 구간에서 상기 제1 기준 전압보다 낮은 제3 기준 전압이 상기 캐패시터 어레이에 공급되며, 상기 램프 신호는 상기 제3 기준 전압보다 낮고 상기 제1 기준 전압보다 높은 범위의 계단 파형을 갖는 것을 특징으로 하는 아날로그 디지털 컨버터.
제8항에 있어서,
상기 상위 비트들은 N (2 이상의 자연수) 비트들로 구성되고, 상기 하위 비트들은 (M+A) (N은 2 이상의 자연수, A는 1) 비트들로 구성되며, 상기 오차 보정부로부터 출력되는 디지털 신호는 (N+M)비트로 구성되고,
상기 하위 비트 변환부의 동작 구간에서 상기 램프 신호는 2M^+A개의 계단 크기를 갖는 것을 특징으로 하는 아날로그 디지털 컨버터.
제13항에 있어서,
상기 오차 보정부는 상기 N 비트와 상기 잔여 전압의 오차에 대응하는 디지털 값을 곱한 후 상기 (M+A) 비트와 합하여 상기 (N+M) 비트를 갖는 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터.