JP5986119B2 - アナログデジタル変換器 - Google Patents
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Description
本発明は、クロック信号を所定の方向へカウントし、カウント信号を出力するカウンタと、前記カウント信号に基づきランプ波形信号を発生するランプ波形信号発生部と、複数の信号変換部と、該信号変換部を制御する制御部とを備え、前記信号変換部の各々は、入力されてきた信号の電圧をサンプリングして保持するサンプルホールド回路と、2倍ごとに容量値が異なる所定の数の容量を有し、これらの容量の接続を変更することによりレベルの異なるバイアス電圧を出力する逐次比較容量群と、前記ランプ波形信号の電圧および前記バイアス電圧の一方が選択された選択電圧と、前記サンプルホールド回路で保持された電圧および所定の参照電圧の一方とを加算した加算電圧を出力する電圧加算部と、前記サンプルホールド回路で保持された電圧および前記所定の参照電圧のうち他方である非加算対象電圧と前記加算電圧とを比較する比較部とを備え、前記制御部が、前記バイアス電圧を前記選択電圧として前記電圧加算部で加算された前記加算電圧と前記非加算対象電圧とを前記容量の前記所定の数の接続組合せにおいて前記比較部によって比較した結果に基づき生成された第1のデジタルデータと、前記ランプ波形信号の電圧を前記選択電圧として前記電圧加算部で加算された前記加算電圧と前記非加算対象電圧とを前記比較部で比較した結果に基づき生成された第2のデジタルデータとに基づき、前記サンプルホールド回路に保持された電圧をデジタル変換するとともに、前記逐次比較容量群の前記容量の接続組合せと、前記ランプ波形信号発生部が発生する信号とに基づき、前記逐次比較容量群を構成する全ての容量の各々について、大きな容量値を有する前記容量から順にキャリブレーション用データを取得し、キャリブレーション用データを取得する際に、対象とする前記容量のみに同一の大きさの基準電圧を印加し、他の全ての前記容量にグランド電圧を印加することを特徴とするアナログデジタル変換器を提供する。
本実施形態に係る固体撮像装置100は、図1に示されるように、複数の画素2が行列方向に配列されてなる画素アレイ(画素部)3と、画素2から信号電圧を読み出す垂直シフトレジスタ4および水平シフトレジスタ5と、これらのシフトレジスタ4,5によって読み出された信号電圧をデジタル変換するAD変換器1と、該AD変換器1の周辺に設けられた周辺回路とを備えている。
まず、垂直シフトレジスタ4が、画素アレイ3のうち1行目の画素2を選択する。水平シフトレジスタ5は、垂直シフトレジスタ4によって選択された1行目の画素2から信号電圧を受け取り、AD変換器1に出力する。AD変換器1によって信号電圧から変換された1行分の画素2のデジタル信号はメモリ回路7に記憶され後にパラレルシリアル変換回路8によってパラレル信号からシリアル信号に変換され、LVDSのようなシリアルデジタル出力回路9から図示しない外部の回路に出力される。これにより、1行目の画素2の信号電圧をデジタル信号として外部に出力する。
図中、符号10は電源回路、符号11は各回路を駆動するためのパルスを発生するパルス発生回路を示している。
AD変換器1は、画素2からの信号電圧の上位ビットを逐次比較方式によりデジタル変換する構成と、下位ビットをカウンタ・ランプ方式を用いてデジタル変換する構成とを備えている。具体的には、AD変換器1は、画素アレイ3の各列に対応して設けられた複数のサンプルホールド回路(信号変換部)12および信号変換回路(信号変換部)13と、これらの信号変換回路13にランプ電圧(ランプ波形信号)を供給するランプ波形発生回路(ランプ波形信号発生部)14と、クロック信号をカウントするカウンタ回路(カウンタ)15とを備えている。
ランプ波形発生回路14は、カウンタ回路15のカウント動作の開始に同期して、時間軸方向に一定の傾きで電圧値が小さくなるランプ電圧Vrampを発生してDAC回路16に出力する。
水平シフトレジスタ5が読み出した1行分の画素2の信号電圧Vinは、対応する列のサンプルホールド回路12に入力されて該サンプルホールド回路12に保持される。次に、スイッチSWinが閉じられることにより、各サンプルホールド回路12は後段の対応する列の信号変換回路13に信号電圧Vinを出力する。このときに、制御回路18によりスイッチSW0〜SW6はグランド電圧GND側に切り替えられる。これにより、DAC回路16の出力電圧Vdacは信号電圧Vinと等しくなる。この後、スイッチSWinが開放されることにより、DAC回路16の出力電圧VdacはVinに保持される。
以上の2段階で生成された上位ビットのデジタルデータと下位ビットのデジタルデータを結合することにより、信号電圧Vinのデジタル信号が得られる。
V261=VrefX(Ctot/2−ΔC26)/Ctot
V262=VrefX(Ctot/2+ΔC26)/Ctot
これにより、電圧V261と電圧V262との差は以下となる。
V262−V261=VrefX(2XΔC26/Ctot)
よって、容量26の製造誤差による変換誤差は、(V262−V261)/2と求められ、これを容量26による変換時の校正データとして用いる。
V251=VrefX(3XCtot/4−ΔC26/2−ΔC25)/Ctot
V252=VrefX(3XCtot/4−ΔC26/2+ΔC25)/Ctot
V252−V251=VrefX(2XΔC25/Ctot)
よって、容量25の製造誤差による変換誤差は、(V252−V251)/2と求められ、これを容量25による変換時の校正データとして用いる。
同様にして容量24〜21についても容量25,26と同様の容量で処理を行って校正データを得た後、スイッチSWinputを「1」側、スイッチSWcalを「1」側へ切り替え、キャリブレーションを終了する(ステップS8)。
図11に示される例では、水平シフトレジスタ5が省略され、各列の画素2からの信号電圧Vinが直接サンプルホールド回路12に入力されるようになっている。
このように画素2を列によって半分に分けて時間差で処理することにより、途切れなく処理を行うことができる。
2 画素
3 画素アレイ(画素部)
4 垂直シフトレジスタ
5 水平シフトレジスタ
6 配線
7 メモリ回路
8 パラレルシリアル変換回路
9 シリアルデジタル出力回路
10 電源回路
11 パルス発生回路
12 サンプルホールド回路(信号変換部)
13 信号変換回路(信号変換部)
14 ランプ波形発生回路(ランプ波形信号発生部)
15 カウンタ回路(カウンタ)
16 DAC回路(逐次比較容量群、電圧加算部)
17 コンパレータ(比較部)
18 制御回路(制御部)
19 ラッチ回路
20〜26 容量
100 固体撮像装置
100a,100b,100c 半導体基板
SWin,SW0〜SW6 スイッチ
Vin 信号電圧
Vref 基準電圧
V0 参照電圧
Vramp ランプ電圧(ランプ波形信号)
Claims (1)
- クロック信号を所定の方向へカウントし、カウント信号を出力するカウンタと、
前記カウント信号に基づきランプ波形信号を発生するランプ波形信号発生部と、
複数の信号変換部と、
該信号変換部を制御する制御部とを備え、
前記信号変換部の各々は、
入力されてきた信号の電圧をサンプリングして保持するサンプルホールド回路と、
2倍ごとに容量値が異なる所定の数の容量を有し、これらの容量の接続を変更することによりレベルの異なるバイアス電圧を出力する逐次比較容量群と、
前記ランプ波形信号の電圧および前記バイアス電圧の一方が選択された選択電圧と、前記サンプルホールド回路で保持された電圧および所定の参照電圧の一方とを加算した加算電圧を出力する電圧加算部と、
前記サンプルホールド回路で保持された電圧および前記所定の参照電圧のうち他方である非加算対象電圧と前記加算電圧とを比較する比較部とを備え、
前記制御部が、
前記バイアス電圧を前記選択電圧として前記電圧加算部で加算された前記加算電圧と前記非加算対象電圧とを前記容量の前記所定の数の接続組合せにおいて前記比較部によって比較した結果に基づき生成された第1のデジタルデータと、前記ランプ波形信号の電圧を前記選択電圧として前記電圧加算部で加算された前記加算電圧と前記非加算対象電圧とを前記比較部で比較した結果に基づき生成された第2のデジタルデータとに基づき、前記サンプルホールド回路に保持された電圧をデジタル変換するとともに、
前記逐次比較容量群の前記容量の接続組合せと、前記ランプ波形信号発生部が発生する信号とに基づき、前記逐次比較容量群を構成する全ての前記容量の各々について、大きな容量値を有する前記容量から順にキャリブレーション用データを取得し、
キャリブレーション用データを取得する際に、対象とする前記容量のみに同一の大きさの基準電圧を印加し、他の全ての前記容量にグランド電圧を印加することを特徴とするアナログデジタル変換器。
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JP2014004225A JP5986119B2 (ja) | 2014-01-14 | 2014-01-14 | アナログデジタル変換器 |
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