JP2014112818A - 逐次比較型ａ／ｄ変換器 - Google Patents
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Abstract
【課題】簡易な構成でメタステーブルに陥らない頑健な逐次比較型のＡ／Ｄ変換器を提供すること。
【解決手段】キャパシタ１０６＿１〜１０６＿ｘのうちの該当する各キャパシタの他端に接続されスイッチ群制御信号Ｃｔ１に応答して逐次比較に適用するキャパシタを逐次選択的に切替えるスイッチ群１０５＿１〜１０５＿ｘと、キャパシタのうちスイッチ群によって選択されたキャパシタにおける保持電圧に基づく比較電圧ＶＳＮと既定の参照電圧ＶＣとをタイミング制御信号ＣＬＫに同期して逐次比較し、比較結果に応じた判定出力を得るコンパレータ１０４と、逐次比較した後であって所定時間経過後に所定期間だけ所定電圧を電圧印加制御信号Ｃｔ２に基づき比較電圧に印加する電圧印加部１０７とを備えている。
【選択図】図１
【解決手段】キャパシタ１０６＿１〜１０６＿ｘのうちの該当する各キャパシタの他端に接続されスイッチ群制御信号Ｃｔ１に応答して逐次比較に適用するキャパシタを逐次選択的に切替えるスイッチ群１０５＿１〜１０５＿ｘと、キャパシタのうちスイッチ群によって選択されたキャパシタにおける保持電圧に基づく比較電圧ＶＳＮと既定の参照電圧ＶＣとをタイミング制御信号ＣＬＫに同期して逐次比較し、比較結果に応じた判定出力を得るコンパレータ１０４と、逐次比較した後であって所定時間経過後に所定期間だけ所定電圧を電圧印加制御信号Ｃｔ２に基づき比較電圧に印加する電圧印加部１０７とを備えている。
【選択図】図１
Description
本発明は、デジタル機器の入力回路などに適用される逐次比較型Ａ／Ｄ変換器に関し、より詳細には、メタステーブルに陥らない頑健な逐次比較型Ａ／Ｄ変換器（Ａ／Ｄコンバータ）に関する。
従来の逐次比較型Ａ／Ｄ変換器として、例えば、非特許文献１などに開示されたものがある。この逐次比較型Ａ／Ｄ変換器は、アナログ入力信号Ａｉｎを、ｎビット（ｎは３以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換するものである。
図７は、従来の逐次比較型Ａ／Ｄ変換器を説明するための回路構成図で、特許文献３（図５参照）に示されている図である。
図７は、従来の逐次比較型Ａ／Ｄ変換器を説明するための回路構成図で、特許文献３（図５参照）に示されている図である。
図７に示すように、この逐次比較型Ａ／Ｄ変換器には、静電容量の値が所定の基準容量Ｃに設定された１個のキャパシタ５０６＿１が設けられている。また、上述の基準容量Ｃを２の累乗の逆数で段階的に重み付けした各静電容量Ｃ／２〜Ｃ／２（ｎ−２）を持つようにそれぞれ設定された（ｎ−２）個のキャパシタ５０６＿２〜５０６＿（ｎ−１）が設けられている。更に、静電容量が、上述のキャパシタ５０６＿（ｎ−１）と同じく基準容量Ｃを１／２（ｎ−２）で重み付けしたＣ／２（ｎ−２）であるように設定された１個のキャパシタ５０６＿ｎが設けられている。
以上の複数のキャパシタ５０６＿１〜５０６＿ｎによってキャパシタアレイ５０６が構成され、このキャパシタアレイ５０６におけるキャパシタのうちの該当するキャパシタにおける保持電圧が順次選択的に適用されて、以下に説明するように、アナログ入力信号Ａｉｎと参照電圧との逐次比較が行われる。
また、キャパシタ５０６＿１〜５０６＿（ｎ−１）と、キャパシタ５０６＿ｎとの右端が、電荷を保存できるストレージノード（図７中のＳＮ）に接続されている。また、キャパシタ５０６＿１〜５０６＿（ｎ−１）の左端は、それぞれスイッチ群５０５＿１，５０５＿２〜５０５＿（ｎ−１）の端子Ｏに接続されている。
また、キャパシタ５０６＿１〜５０６＿（ｎ−１）と、キャパシタ５０６＿ｎとの右端が、電荷を保存できるストレージノード（図７中のＳＮ）に接続されている。また、キャパシタ５０６＿１〜５０６＿（ｎ−１）の左端は、それぞれスイッチ群５０５＿１，５０５＿２〜５０５＿（ｎ−１）の端子Ｏに接続されている。
スイッチ群５０５＿１，５０５＿２〜５０５＿（ｎ−１）は、各スイッチ群に共通の端子Ｏとこれに対応する各別の端子Ｃ、Ｐ、Ｎとを有し、制御部５０１からの制御信号ＣＴＲＬによってスイッチ５０３ｄ＿ｋ（ｋは１〜（ｎ−１）の自然数）がオンした場合は端子Ｃと端子Ｏとが短絡される。
また、スイッチ５０３ｅ＿ｋがオンした場合は、端子Ｐと端子Ｏとが短絡され、スイッチ５０３ｆ＿ｋがオンした場合は端子Ｎと端子Ｏとが短絡される。また、スイッチ５０３ｄ＿ｋと、スイッチ５０３ｅ＿ｋと、スイッチ５０３ｆ＿ｋは２つ以上が同時にオンすることはない。
また、スイッチ５０３ｅ＿ｋがオンした場合は、端子Ｐと端子Ｏとが短絡され、スイッチ５０３ｆ＿ｋがオンした場合は端子Ｎと端子Ｏとが短絡される。また、スイッチ５０３ｄ＿ｋと、スイッチ５０３ｅ＿ｋと、スイッチ５０３ｆ＿ｋは２つ以上が同時にオンすることはない。
スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、スイッチ５０３ｂとスイッチ５０３ｃに接続されている。そして、スイッチ５０３ｃがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、入力ノード（図７中のＡｉｎ）に接続される。
また、スイッチ５０３ｂがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、後述する参照電圧であるアナログコモン電圧ＶＣのノードに接続される。
また、スイッチ５０３ｂがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、後述する参照電圧であるアナログコモン電圧ＶＣのノードに接続される。
スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｐは、アナログコモン電圧ＶＣを基準にした正極側のフルスケール基準電圧ＶＲＰのノードに接続され、スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｎは、ＶＣを基準にした負極側のフルスケール基準電圧ＶＲＮのノードに接続される。
キャパシタ５０６＿１〜５０６＿（ｎ−１）の右端と、キャパシタ５０６＿ｎの右端とは、ストレージノードＳＮを介してスイッチ５０３ａ、及びコンパレータ５０４の反転入力端子に接続される。スイッチ５０３ａがオンした場合、ストレージノードＳＮはアナログコモン電圧ＶＣのノードに接続される。また、コンパレータ５０４からの判定信号ＤＯは制御部５０１、及び出力レジスタ５０２に入力される。
キャパシタ５０６＿１〜５０６＿（ｎ−１）の右端と、キャパシタ５０６＿ｎの右端とは、ストレージノードＳＮを介してスイッチ５０３ａ、及びコンパレータ５０４の反転入力端子に接続される。スイッチ５０３ａがオンした場合、ストレージノードＳＮはアナログコモン電圧ＶＣのノードに接続される。また、コンパレータ５０４からの判定信号ＤＯは制御部５０１、及び出力レジスタ５０２に入力される。
制御部５０１は、組み合わせ回路（論理回路）などで構成され、スイッチ群５０５＿１〜５０５＿（ｎ−１）及びスイッチ５０３ａ〜５０３ｃの切替を制御する制御信号ＣＴＲＬを出力する。
すなわち、制御部５０１は、判定信号ＤＯに基づいて制御信号ＣＴＲＬを生成してスイッチ群５０５＿１〜５０５＿（ｎ−１）を順次切り替え、アナログ入力信号Ａｉｎに対応する内部電圧（ストレージノードＳＮの電圧）を得る。
すなわち、制御部５０１は、判定信号ＤＯに基づいて制御信号ＣＴＲＬを生成してスイッチ群５０５＿１〜５０５＿（ｎ−１）を順次切り替え、アナログ入力信号Ａｉｎに対応する内部電圧（ストレージノードＳＮの電圧）を得る。
また、制御部５０１が生成するトリガクロックＣＬＫがコンパレータ５０４に供給される。コンパレータ５０４では、このトリガクロックＣＬＫに同期してストレージノードＳＮの電圧と参照電圧ＶＣとの大小を判定し、ＳＮ＜ＶＣの場合はＤＯ＝Ｈ（１）を出力し、ＳＮ＞ＶＣの場合はＤＯ＝Ｌ（０）を出力する。
更に、制御部５０１からのトリガクロックＣＬＫが出力レジスタ５０２に供給され、かつ、コンパレータ５０４からは判定信号ＤＯがこの出力レジスタ５０２に供給される。
更に、制御部５０１からのトリガクロックＣＬＫが出力レジスタ５０２に供給され、かつ、コンパレータ５０４からは判定信号ＤＯがこの出力レジスタ５０２に供給される。
出力レジスタ５０２では、トリガクロックＣＬＫに同期して、コンパレータ５０４からの判定信号ＤＯ＝１のときＤＮ＝１（Ｎは１〜ｎの自然数）を保持し、また、判定信号ＤＯ＝０のときＤＮ＝０を保持する。
そして、出力レジスタ５０２からは、コンパレータ５０４からｎ個の出力値である判定信号Ｄ１〜Ｄｎが受信された後に、上述のように保持されたＤ１〜Ｄｎがデジタル出力信号Ｖｏｕｔとして出力されるように構成されている。
そして、出力レジスタ５０２からは、コンパレータ５０４からｎ個の出力値である判定信号Ｄ１〜Ｄｎが受信された後に、上述のように保持されたＤ１〜Ｄｎがデジタル出力信号Ｖｏｕｔとして出力されるように構成されている。
図８（ａ）乃至（ｄ）は、図７において、ビット数が６の場合の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。
ここで、図８（ａ）は、被判定電圧であるストレージノードＳＮの電圧の反転極性の電圧をプロットした一例を示す図であり、縦軸が電圧、横軸が時間を表している。また、図８（ｂ）は、制御部５０１から出力されるトリガクロックＣＬＫの変化の一例を示す図であり、コンパレータ５０４の一定間隔の判定タイミングを表している。また、図８（ｃ）は、コンパレータ５０４の判定信号ＤＯの値の一例を示す図である。さらに、図８（ｄ）は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。
ここで、図８（ａ）は、被判定電圧であるストレージノードＳＮの電圧の反転極性の電圧をプロットした一例を示す図であり、縦軸が電圧、横軸が時間を表している。また、図８（ｂ）は、制御部５０１から出力されるトリガクロックＣＬＫの変化の一例を示す図であり、コンパレータ５０４の一定間隔の判定タイミングを表している。また、図８（ｃ）は、コンパレータ５０４の判定信号ＤＯの値の一例を示す図である。さらに、図８（ｄ）は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。
また、図８（ａ）乃至（ｄ）では、一例としてＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲとし、この条件の下に、Ａｉｎ＝（１０．８／１６）×ＶＲのアナログ入力信号のアナログ入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態として、キャパシタ５０６＿１〜５０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、スイッチ５０３ａ及びスイッチ５０３ｃがオンになり、スイッチ５０３ｂがオフになる。また、スイッチ群スイッチ５０３ｄ＿１〜５０３ｄ＿（ｎ−１）がオンになり、スイッチ５０３ｅ＿１〜５０３ｅ＿（ｎ−１）及びスイッチ５０３ｆ＿１〜５０３ｆ＿（ｎ−１）がオフになる。
初期状態として、キャパシタ５０６＿１〜５０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、スイッチ５０３ａ及びスイッチ５０３ｃがオンになり、スイッチ５０３ｂがオフになる。また、スイッチ群スイッチ５０３ｄ＿１〜５０３ｄ＿（ｎ−１）がオンになり、スイッチ５０３ｅ＿１〜５０３ｅ＿（ｎ−１）及びスイッチ５０３ｆ＿１〜５０３ｆ＿（ｎ−１）がオフになる。
アナログ入力電圧Ａｉｎをキャパシタ５０６＿１〜５０６＿ｎによってサンプリング（離散化）する時刻において、制御部５０１からの制御信号ＣＴＲＬによってスイッチ５０３ａがオフし、ただちにスイッチ５０３ｃがオフする。その後にスイッチ５０３ｂがオンになることにより、サンプリングされたアナログ入力電圧Ａｉｎの極性が反転して−ＡｉｎとしてストレージノードＳＮに現れる。ここで、スイッチ５０３ｂとスイッチ５０３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。
上述のようなスイッチスイッチ５０３ａ、５０３ｂ、及び、５０３ｃの切替後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電圧が−Ａｉｎに十分に収束した時刻に、図８（ｂ）における第１判定立ち上がりクロック（図８（ａ）中、「１ｓｔ Ｊｕｄｇｅ」のタイミング）が、コンパレータ５０４に入力される。この第１判定立ち上がりクロックの入力に応答して、コンパレータ５０４において、ストレージノードＳＮの電圧と参照電圧ＶＣとが比較される。
コンパレータ５０４におけるこの比較は、直接的にはストレージノードＳＮの電圧と参照電圧ＶＣとの比較であるが、上述の現象から容易に理解されるとおり、ストレージノードＳＮの電圧を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。
従って、コンパレータ５０４からは、−Ａｉｎ＜ＶＣ、すなわちＡｉｎ＞ＶＣである場合には、ＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわちＡｉｎ＜ＶＣの場合にＤＯ＝０が第１判定結果として出力される。
従って、コンパレータ５０４からは、−Ａｉｎ＜ＶＣ、すなわちＡｉｎ＞ＶＣである場合には、ＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわちＡｉｎ＜ＶＣの場合にＤＯ＝０が第１判定結果として出力される。
上述における第１判定結果がＤＯ＝１である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｅ＿１がオンする。その結果、既述の正極側のフルスケール基準電圧ＶＲＰが端子Ｏに、すなわち、キャパシタ５０６＿１の左端に印加される。このため、ストレージノードＳＮの電圧は電荷再分配により−（Ａｉｎ−ＶＲ／２）［Ｖ］になる。
一方、第１判定結果がＤＯ＝０である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｆ＿１がオンする。その結果、負極側のフルスケール基準電圧ＶＲＮが端子Ｏに、すなわち、キャパシタ５０６＿１の左端に印加される。このため、ストレージノードＳＮの電圧は電荷再分配により−（Ａｉｎ＋ＶＲ／２）［Ｖ］になる。
同様に、第ｙ番目（ｙは２〜（ｎ−１）の自然数）の判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電圧と参照電圧ＶＣとを比較し、この判定結果に応じてスイッチ群５０５＿ｙを制御する。
同様に、第ｙ番目（ｙは２〜（ｎ−１）の自然数）の判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電圧と参照電圧ＶＣとを比較し、この判定結果に応じてスイッチ群５０５＿ｙを制御する。
そして、第（ｎ−１）判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧と参照電圧ＶＣとを比較し、その結果に応じてスイッチ群５０５＿（ｎ−１）を制御した後に、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧と参照電圧ＶＣとが比較される。
以上のようなコンパレータ５０４における漸次の比較動作により、１〜ｎビットの逐次比較動作が完了し、出力レジスタ５０２からはｎビットの出力データがデジタル出力信号Ｖｏｕｔとして出力される。
以上のようなコンパレータ５０４における漸次の比較動作により、１〜ｎビットの逐次比較動作が完了し、出力レジスタ５０２からはｎビットの出力データがデジタル出力信号Ｖｏｕｔとして出力される。
図８（ａ）に一例として、ストレージノードＳＮの電圧ＶＳＮ＝−（１０．８／１６）×ＶＲがサンプリングされた場合の被判定信号の変遷が表わされている。第１判定立ち上がりクロックにおいて−（１０．８／１６）×ＶＲ＜ＶＣであるため、図８（ｃ）に示すように、Ｄ１＝１が出力される。その結果、スイッチ群５０５＿１が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝−（１０．８／１６）×ＶＲ＋ＶＲ／２＝−（２．８／１６）×ＶＲとなる。
次いで、図８（ｂ）における第２判定立ち上がりクロック（図８（ａ）中、「２ｎｄ Ｊｕｄｇｅ」のタイミング）において、−（２．８／１６）×ＶＲ＜ＶＣであるため、図８（ｃ）に示すように、Ｄ２＝１が出力される。その結果、スイッチ群５０５＿２が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝−（２．８／１６）×ＶＲ＋ＶＲ／４＝（１．２／１６）×ＶＲとなる。
以降、同様の処理が（ｎ−１）回まで繰り返され、第ｎ判定立ち上がりクロックによってＤｎが決定されｎビットの逐次比較動作が完了すると、出力レジスタ５０２は、格納されたＤ１〜Ｄｎに基づき、ｎビットの出力データをデジタル出力信号Ｖｏｕｔとして出力する。
以降、同様の処理が（ｎ−１）回まで繰り返され、第ｎ判定立ち上がりクロックによってＤｎが決定されｎビットの逐次比較動作が完了すると、出力レジスタ５０２は、格納されたＤ１〜Ｄｎに基づき、ｎビットの出力データをデジタル出力信号Ｖｏｕｔとして出力する。
図８（ｄ）は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。図８（ｃ）に示すように、上位６ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「１」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「０」、Ｄ６＝「１」となる。出力レジスタ５０２は、図８（ｄ）に示すように、これらを上位ビットから順番に並べ、デジタル出力信号Ｖｏｕｔの上位６ビット「１１０１０１」を出力する。ここで、出力レジスタ５０２は、例えば、シフトレジスタなどで構成される。
図９（ａ）乃至（ｄ）は、図８（ａ）乃至（ｄ）と同様に、ビット数が６の場合の逐次比較型Ａ／Ｄ変換器の動作を説明するための図である。
図９（ａ）に一例として、ストレージノードＳＮの電圧ＶＳＮ＝−（１０．０／１６）×ＶＲがサンプリングされた場合の被判定信号の変遷が表わされている。第１判定立ち上がりクロック（図９（ａ）中、「１ｓｔ Ｊｕｄｇｅ」のタイミング）において−（１０．０／１６）×ＶＲ＜ＶＣであるため、図９（ｃ）に示すように、Ｄ１＝１が出力される。その結果、スイッチ群５０５＿１が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝−（１０．０／１６）×ＶＲ＋ＶＲ／２＝−（２．０／１６）×ＶＲとなる。
図９（ａ）に一例として、ストレージノードＳＮの電圧ＶＳＮ＝−（１０．０／１６）×ＶＲがサンプリングされた場合の被判定信号の変遷が表わされている。第１判定立ち上がりクロック（図９（ａ）中、「１ｓｔ Ｊｕｄｇｅ」のタイミング）において−（１０．０／１６）×ＶＲ＜ＶＣであるため、図９（ｃ）に示すように、Ｄ１＝１が出力される。その結果、スイッチ群５０５＿１が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝−（１０．０／１６）×ＶＲ＋ＶＲ／２＝−（２．０／１６）×ＶＲとなる。
次いで、図９（ｂ）における第２判定立ち上がりクロック（図９（ａ）中、「２ｎｄ Ｊｕｄｇｅ」のタイミング）において、−（２．０／１６）×ＶＲ＜ＶＣであるため、図９（ｃ）に示すように、Ｄ２＝１が出力される。その結果、スイッチ群５０５＿２が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝−（２．０／１６）×ＶＲ＋ＶＲ／４＝（２．０／１６）×ＶＲとなる。なお、図９（ｄ）は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。
「図解Ａ／Ｄコンバータ入門」オーム社（１９８３年９月発行）ｐ．９９〜１０４
しかしながら、同様の処理が３回まで繰り返され、第４判定立ち上がりクロック（図６及び図９（ａ）中、「４ｔｈ Ｊｕｄｇｅ」のタイミング）が立ち上がる時刻においてＶＳＮ＝−（０．０／１６）×ＶＲとなり、判定不可能となる。すなわち、コンパレータが判定動作を行えず、次のステートへ遷移できなくなる可能性がある。その結果、Ｄ４、Ｄ５、Ｄ６が不定出力となりＡ／Ｄ変換が正常に行えない状態に陥る。
このようなＡ／Ｄ変換器では、第ｙ番目（ｙは１〜ｎの自然数）の判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電圧と参照電圧ＶＣとの差が、コンパレータが判定不可能であるレベル、一例として１ＬＳＢ以下であった場合、コンパレータが出力を確定できずメタステーブル（不安定状態）に陥る可能性がある。なお、メタステーブル（ｍｅｔａｓｔａｂｌｅ）とは、電子回路おいて、セットアップ時間やホールド時間が一定時間を超えた場合に、出力信号が不安定になる状態のことを意味している。
本発明は、上述したような状況に鑑みてなされたもので、その目的とするところは、簡易な構成でメタステーブルに陥らない頑健な逐次比較型のＡ／Ｄ変換器を提供することにある。
本発明は、上述したような状況に鑑みてなされたもので、その目的とするところは、簡易な構成でメタステーブルに陥らない頑健な逐次比較型のＡ／Ｄ変換器を提供することにある。
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のキャパシタ（１０６＿１〜１０６＿ｎ）を有するキャパシタアレイ（１０６）と、該キャパシタアレイ（１０６）に接続された複数のスイッチ群（１０５＿１〜１０５＿ｎ−１）と、前記キャパシタアレイ（１０６）に接続され、タイミング制御信号（ＣＬＫ）に応じて逐次比較して判定出力信号（ＤＯ）を得る比較器（１０４）と、該比較器（１０４）による前記判定出力信号（ＤＯ）に応じて前記複数のスイッチ群（１０５＿１〜１０５＿ｎ−１）を制御する制御信号（ＣＴＲＬ）を発生する第１の制御部（１０１）とを備え、前記比較器（１０４）が、前記タイミング制御信号（ＣＬＫ）による比較タイミング時刻に前記判定出力信号（ＤＯ）が得られない場合に、前記比較タイミング時刻から所定の時間後に前記判定出力信号（ＤＯ）を得ることを特徴とする逐次比較型Ａ／Ｄ変換器である。（図１；実施例１）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記キャパシタアレイ（１０６）の前記複数のキャパシタ（１０６＿１〜１０６＿ｎ）のうちの該当する各キャパシタにおける保持電圧（ＶＳＮ）と既定の参照電圧（ＶＣ）との逐次比較によって入力アナログ信号（Ａｉｎ）に対応するデジタル出力信号（Ｖｏｕｔ）を得ることを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記キャパシタアレイ（１０６）が、各一端側が共通の導体にそれぞれ接続された前記複数のキャパシタ（１０６＿１〜１０６＿ｎ）を有することを特徴とする。
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記キャパシタアレイ（１０６）が、各一端側が共通の導体にそれぞれ接続された前記複数のキャパシタ（１０６＿１〜１０６＿ｎ）を有することを特徴とする。
また、請求項４に記載の発明は、請求項１，２又は３に記載の発明において、前記複数のスイッチ群（１０５＿１〜１０５＿ｎ−１）が、前記キャパシタアレイ（１０６）の前記複数のキャパシタ（１０６＿１〜１０６＿ｎ）のうちの該当する各キャパシタの他端にそれぞれ接続され、前記制御信号（ＣＴＲＬ）のスイッチ群制御信号（Ｃｔ１）に応じて前記逐次比較に適用するキャパシタを逐次選択的に切替えることを特徴とする。
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記比較器（１０４）が、前記複数のスイッチ群（１０５＿１〜１０５＿ｎ−１）によって選択されたキャパシタにおける保持電荷に基づく比較電圧（ＶＳＮ）と既定の参照電圧（ＶＣ）とを前記タイミング制御信号（ＣＬＫ）に応じて逐次比較し、比較結果に応じた判定出力信号（ＤＯ）を得ることを特徴とする。
また、請求項６に記載の発明は、請求項１乃至５のいずれかに記載の発明において、前記第１の制御部（１０１）が、前記比較器（１０４）からの判定出力信号（ＤＯ）に応じて前記スイッチ群制御信号（Ｃｔ１）を生成することを特徴とする。
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記比較器（１０４）における判定出力信号（ＤＯ）に応じて前記デジタル出力信号（Ｖｏｕｔ）における最上位ビットを決定する出力レジスタ（１０２）を備えていることを特徴とする。
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載の発明において、前記比較器（１０４）における判定出力信号（ＤＯ）に応じて前記デジタル出力信号（Ｖｏｕｔ）における最上位ビットを決定する出力レジスタ（１０２）を備えていることを特徴とする。
また、請求項８に記載の発明は、請求項１乃至７のいずれかに記載の発明において、前記所定の時間を任意に設定するカウンタを備えていることを特徴とする。
また、請求項９に記載の発明は、請求項１乃至８のいずれかに記載の発明において、非同期動作を行うことを特徴とする。
また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の発明において、所定の電圧を前記比較電圧（ＶＳＮ）又は前記参照電圧（ＶＣ）に印加する電圧印加部（１０７）を備えていることを特徴とする。
また、請求項９に記載の発明は、請求項１乃至８のいずれかに記載の発明において、非同期動作を行うことを特徴とする。
また、請求項１０に記載の発明は、請求項１乃至９のいずれかに記載の発明において、所定の電圧を前記比較電圧（ＶＳＮ）又は前記参照電圧（ＶＣ）に印加する電圧印加部（１０７）を備えていることを特徴とする。
また、請求項１１に記載の発明は、請求項１０に記載の発明において、前記電圧印加部（１０７）は、一端側が共通の導体に接続されたキャパシタ（１０６＿ｘ）と、該キャパシタ（１０６＿ｘ）の他端に接続されるスイッチ群（１０３ｄ＿ｘ，１０３ｅ＿ｘ，）とを備えていることを特徴とする。
また、請求項１２に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記比較器（１０４）からの判定出力信号（ＤＯ）を変換して前記第１の制御部（１０１）に出力する第２の制御部（１０８）を備えていることを特徴とする。（図５；実施例２）
また、請求項１２に記載の発明は、請求項１乃至９のいずれかに記載の発明において、前記比較器（１０４）からの判定出力信号（ＤＯ）を変換して前記第１の制御部（１０１）に出力する第２の制御部（１０８）を備えていることを特徴とする。（図５；実施例２）
本発明によれば、従来の逐次比較型のＡ／Ｄ変換器と比較して、簡易な構成でメタステーブルに陥らない頑健な逐次比較型のＡ／Ｄ変換器を実現することができる。また、簡易な構成の回路で実現できるため、半導体集積化におけるデザイン設計を容易に行うことができる。
以下、図面を参照して本発明の各実施例について説明する。
図１は、本発明に係る逐次比較型Ａ／Ｄ変換器の実施例１を説明するための回路構成図である。
本実施例１の逐次比較型Ａ／Ｄ変換器１は、アナログ入力信号Ａｉｎを、ｎビット（ｎは３以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換する非同期の逐次比較型Ａ／Ｄ変換器で、非同期動作を行うものである。
本実施例１の逐次比較型Ａ／Ｄ変換器１は、アナログ入力信号Ａｉｎを、ｎビット（ｎは３以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換する非同期の逐次比較型Ａ／Ｄ変換器で、非同期動作を行うものである。
本発明の逐次比較型Ａ／Ｄ変換器１は、各一端側が共通の導体にそれぞれ接続された複数のキャパシタを有するキャパシタアレイ１０６を備え、このキャパシタアレイ１０６の複数のキャパシタのうちの該当する各キャパシタにおける保持電圧と既定の参照電圧との逐次比較によってアナログ入力信号に対応するデジタル出力信号を得る逐次比較型Ａ／Ｄ変換器である。
また、複数のスイッチ群１０５＿１〜１０５＿ｎ−１は、キャパシタアレイ１０６の複数のキャパシタ１０６＿１〜１０６＿ｎのうちの該当する各キャパシタの他端にそれぞれ接続され、制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応答して逐次比較に適用するキャパシタを逐次選択的に切替えるものである。
つまり、キャパシタアレイ１０６は、複数のキャパシタ１０６＿１〜１０６＿ｎを有し、複数のスイッチ群１０５＿１〜１０５＿ｎ−１は、キャパシタアレイ１０６に接続されている。
つまり、キャパシタアレイ１０６は、複数のキャパシタ１０６＿１〜１０６＿ｎを有し、複数のスイッチ群１０５＿１〜１０５＿ｎ−１は、キャパシタアレイ１０６に接続されている。
また、コンパレータ（比較器）１０４は、キャパシタアレイ１０６の複数のキャパシタ１０６＿１〜１０６＿ｎうちスイッチ群１０５＿１〜１０５＿ｎ−１によって選択されたキャパシタにおける保持電圧に基づくストレージノードＳＮの比較電圧ＶＳＮと既定の参照電圧ＶＣとを、比較タイミングを制御するトリガクロックＣＬＫに同期して逐次比較し、比較結果に応じた判定出力信号ＤＯを得るものである。
つまり、コンパレータ（比較器）１０４は、キャパシタアレイ１０６に接続され、タイミング制御信号ＣＬＫに応じて逐次比較して判定出力信号ＤＯを得るもので、複数のスイッチ群１０５＿１〜１０５＿ｎ−１によって選択されたキャパシタにおける保持電荷に基づく比較電圧ＶＳＮと既定の参照電圧ＶＣとをタイミング制御信号ＣＬＫに応じて逐次比較し、比較結果に応じた判定出力信号（ＤＯ）を得るように構成されている。
また、電圧印加部１０７は、逐次比較した後であって所定時間経過後に所定期間だけ所定電圧を、電圧印加を制御する制御信号ＣＴＲＬｘに基づき比較電圧に印加するものである。つまり、電圧印加部１０７は、所定の電圧を比較電圧ＶＳＮ又は参照電圧ＶＣに印加するものである。
また、電圧印加部１０７は、一端側が共通の導体に接続されたキャパシタ１０６＿ｘと、キャパシタ１０６＿ｘの他端に接続され制御信号ＣＴＲＬｘに応答して所定の電圧に切替えるスイッチ群１０５＿ｘとを備えている。
また、電圧印加部１０７は、一端側が共通の導体に接続されたキャパシタ１０６＿ｘと、キャパシタ１０６＿ｘの他端に接続され制御信号ＣＴＲＬｘに応答して所定の電圧に切替えるスイッチ群１０５＿ｘとを備えている。
また、出力レジスタ１０２は、比較器１０４における判定出力信号ＤＯに応じてデジタル出力信号Ｖｏｕｔにおける最上位ビットを決定するものである。
また、第１の制御部１０１は、コンパレータ１０４からの判定出力に応答して、制御信号ＣＴＲＬ（スイッチ群制御信号Ｃｔ１、電圧印加形態制御信号Ｃｔ２）とトリガクロックＣＬＫ及び制御信号ＣＴＲＬｘを生成するものである。
また、第１の制御部１０１は、コンパレータ１０４からの判定出力に応答して、制御信号ＣＴＲＬ（スイッチ群制御信号Ｃｔ１、電圧印加形態制御信号Ｃｔ２）とトリガクロックＣＬＫ及び制御信号ＣＴＲＬｘを生成するものである。
つまり、第１の制御部１０１は、比較器１０４による判定出力信号ＤＯに応じて複数のスイッチ群１０５＿１〜１０５＿ｎ−１を制御する制御信号ＣＴＲＬを発生するものである。また、第１の制御部１０１は、比較器１０４からの判定出力信号ＤＯに応じてスイッチ群制御信号Ｃｔ１を生成するものである。
このような構成により、比較器１０４が、タイミング制御信号ＣＬＫによる比較タイミング時刻に判定出力信号ＤＯが得られない場合に、比較タイミング時刻から所定の時間後に判定出力信号ＤＯを得るようにしたものである。
このような構成により、比較器１０４が、タイミング制御信号ＣＬＫによる比較タイミング時刻に判定出力信号ＤＯが得られない場合に、比較タイミング時刻から所定の時間後に判定出力信号ＤＯを得るようにしたものである。
また、キャパシタアレイ１０６は、各一端側が共通の導体にそれぞれ接続された複数のキャパシタ１０６＿１〜１０６＿ｎを有しており、キャパシタアレイ１０６の複数のキャパシタ１０６＿１〜１０６＿ｎのうちの該当する各キャパシタにおける保持電圧ＶＳＮと既定の参照電圧ＶＣとの逐次比較によって入力アナログ信号Ａｉｎに対応するデジタル出力信号Ｖｏｕｔを得るように構成されている。
また、複数のスイッチ群１０５＿１〜１０５＿ｎ−１は、キャパシタアレイ１０６の複数のキャパシタ１０６＿１〜１０６＿ｎのうちの該当する各キャパシタの他端にそれぞれ接続され、制御信号ＣＴＲＬのスイッチ群制御信号Ｃｔ１に応じて逐次比較に適用するキャパシタを逐次選択的に切替えるように構成されている。
なお、所定の時間を任意に設定するカウンタ（図示せず）を備えるように構成しても良い。
なお、所定の時間を任意に設定するカウンタ（図示せず）を備えるように構成しても良い。
図１に示すように、本実施例１の逐次比較型Ａ／Ｄ変換器１には、静電容量の値が所定の基準容量Ｃに設定された１個のキャパシタ１０６＿１が設けられている。また、上述した基準容量Ｃを２の累乗の逆数で段階的に重み付けした各静電容量Ｃ／２〜Ｃ／２（ｎ−２）を持つようにそれぞれ設定された（ｎ−２）個のキャパシタ１０６＿２〜１０６＿（ｎ−１）が設けられている。更に、静電容量がＣ／２（ｎ−２）−Ｃｘであるように設定された１個のキャパシタ１０６＿ｎと、静電容量がＣｘであるように設定された１個のキャパシタ１０６＿ｘと、が設けられている。ここで、Ｃｘは０＜Ｃｘ＜Ｃ／２（ｎ−２）の任意の値に設定されるが、ここではＣｘ＝（１／４）×Ｃ／２（ｎ−２）の場合について説明する。
例えば、ｎ＝６の場合に、キャパシタ１０６＿１〜１０６＿６、１０６＿ｘの静電容量はそれぞれ、Ｃ，Ｃ／２，Ｃ／４，Ｃ／８，Ｃ／１６，（３／４）×（Ｃ／１６），（１／４）×（Ｃ／１６）となる。
以上のような複数のキャパシタ１０６＿１〜１０６＿ｎ、１０６＿ｘによって、静電容量の値が２の累乗の逆数で順次段階的に重み付けされ各一端側が共通の導体にそれぞれ接続された複数のキャパシタを含むキャパシタアレイ１０６が構成されている。そして、このキャパシタアレイ１０６におけるキャパシタのうちの該当するキャパシタにおける保持電圧が順次選択的に適用されて、アナログ入力電圧Ａｉｎと参照電圧との逐次比較が行われる。
以上のような複数のキャパシタ１０６＿１〜１０６＿ｎ、１０６＿ｘによって、静電容量の値が２の累乗の逆数で順次段階的に重み付けされ各一端側が共通の導体にそれぞれ接続された複数のキャパシタを含むキャパシタアレイ１０６が構成されている。そして、このキャパシタアレイ１０６におけるキャパシタのうちの該当するキャパシタにおける保持電圧が順次選択的に適用されて、アナログ入力電圧Ａｉｎと参照電圧との逐次比較が行われる。
キャパシタ１０６＿１〜１０６＿（ｎ−１）の一端（図示の例では左端）に各対応して、それぞれ複数（本例では各３つ）のスイッチを含むスイッチ群１０５＿１，１０５＿２〜１０５＿（ｎ−１）が設けられている。
これらのスイッチ群１０５＿１，１０５＿２〜１０５＿（ｎ−１）は、各スイッチ群に、共通の端子Ｏとこれに対応する各別の端子Ｃ、Ｐ、Ｎとを有し、共通の端子Ｏと各別の端子Ｃ、Ｐ、Ｎとの間に各対応するスイッチが設けられている。
これらのスイッチ群１０５＿１，１０５＿２〜１０５＿（ｎ−１）は、各スイッチ群に、共通の端子Ｏとこれに対応する各別の端子Ｃ、Ｐ、Ｎとを有し、共通の端子Ｏと各別の端子Ｃ、Ｐ、Ｎとの間に各対応するスイッチが設けられている。
すなわち、上述した端子Ｏ−Ｃ間にはスイッチ１０３ｄ＿ｋ（ｋは、１〜（ｎ−１）の自然数）が設けられ、また、端子Ｏ−Ｐ間にはスイッチ１０３ｅ＿ｋが設けられ、更に、端子Ｏ−Ｎ間にはスイッチ１０３ｆ＿ｋが、それぞれ図示のように設けられている。
図示の例では、スイッチ群１０５＿１は、スイッチ１０３ｄ＿１と、スイッチ１０３ｅ＿１と、スイッチ１０３ｆ＿１との３つのスイッチを含んで構成される。また、スイッチ群１０５＿（ｎ−１）は、スイッチ１０３ｄ＿（ｎ−１）と、スイッチ１０３ｅ＿（ｎ−１）と、スイッチ１０３ｆ＿（ｎ−１）との３つのスイッチを含んで構成されている。
図示の例では、スイッチ群１０５＿１は、スイッチ１０３ｄ＿１と、スイッチ１０３ｅ＿１と、スイッチ１０３ｆ＿１との３つのスイッチを含んで構成される。また、スイッチ群１０５＿（ｎ−１）は、スイッチ１０３ｄ＿（ｎ−１）と、スイッチ１０３ｅ＿（ｎ−１）と、スイッチ１０３ｆ＿（ｎ−１）との３つのスイッチを含んで構成されている。
そして、スイッチ群１０５＿１，１０５＿２〜１０５＿（ｎ−１）におけるこれらの各スイッチ（スイッチ１０３ｄ＿ｋ、１０３ｅ＿ｋ、１０３ｆ＿ｋ：ｋは、１〜（ｎ−１）の自然数）は、第１の制御部１０１から供給される制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じてオン・オフの状態が切替えられる。
上述した端子Ｃ及びキャパシタ１０６＿ｎの左端は、アナログコモン電圧ＶＣのノードにスイッチ１０３ｂを介して電気的に断続可能に接続されている。また、上述した端子Ｐは、アナログコモン電圧ＶＣを基準にした正極側のフルスケール基準電圧ＶＲＰのノード（正極側の電源ノード）に接続され、更に、上述した端子Ｎは、ＶＣを基準にした負極側のフルスケール基準電圧ＶＲＮのノード（負極側の電源ノード）に接続されている。
上述した端子Ｃ及びキャパシタ１０６＿ｎの左端は、アナログコモン電圧ＶＣのノードにスイッチ１０３ｂを介して電気的に断続可能に接続されている。また、上述した端子Ｐは、アナログコモン電圧ＶＣを基準にした正極側のフルスケール基準電圧ＶＲＰのノード（正極側の電源ノード）に接続され、更に、上述した端子Ｎは、ＶＣを基準にした負極側のフルスケール基準電圧ＶＲＮのノード（負極側の電源ノード）に接続されている。
キャパシタ１０６＿ｘの一端（図示の例では左端）に、複数（本実施例１では２つ）のスイッチを含むスイッチ群１０５＿ｘが設けられている。このスイッチ群１０５＿ｘは、端子Ｏと端子Ｃ、Ｐとを有し、共通の端子Ｏと各別の端子Ｃ、Ｐとの間に各対応するスイッチが設けられている。すなわち、上述した端子Ｏ−Ｃ間にはスイッチ１０３ｄ＿ｘが設けられ、また、端子Ｏ−Ｐ間にはスイッチ１０３ｅ＿ｘが設けられている。
そして、スイッチ群１０５＿ｘにおけるこれらの各スイッチ（スイッチ１０３ｄ＿ｘ、１０３ｅ＿ｘ）は、第１の制御部１０１から供給される制御信号ＣＴＲＬｘに応じてオン・オフの状態が切替えられる。
そして、スイッチ群１０５＿ｘにおけるこれらの各スイッチ（スイッチ１０３ｄ＿ｘ、１０３ｅ＿ｘ）は、第１の制御部１０１から供給される制御信号ＣＴＲＬｘに応じてオン・オフの状態が切替えられる。
本実施例１では、スイッチ群１０５＿ｘの端子Ｐが正極側のフルスケール基準電位電圧ＶＲＰに接続されているが、スイッチ群１０５＿ｘの端子Ｐが正極側のフルスケール基準電位電圧ＶＲＰに接続されている例に限定されるものではない。スイッチ群１０５＿ｘの端子Ｐは、任意の電圧に接続されることで本発明の効果が得られる。例えば、スイッチ群１０５＿ｘの端子Ｐを負極側のフルスケール基準電位電圧ＶＲＮに接続する例などが挙げられ、その場合でも本発明の効果は同様に得られる。
スイッチ１０３ｃは、スイッチ１０３ｂに並列に設けられている。このスイッチ１０３ｃの右端がスイッチ１０３ｂの右端に接続され、かつ、このスイッチ１０３ｃの左端は、アナログ入力信号Ａｉｎが入力される入力ノードに接続されている。
一方、各キャパシタ１０６＿１〜１０６＿（ｎ−１）及びキャパシタ１０６＿ｎ、１０６＿ｘの各他端（図示の例では右端）は、それらに共通の導体であって電荷を保持できるストレージノード（図１中のＳＮ）に接続されている。
一方、各キャパシタ１０６＿１〜１０６＿（ｎ−１）及びキャパシタ１０６＿ｎ、１０６＿ｘの各他端（図示の例では右端）は、それらに共通の導体であって電荷を保持できるストレージノード（図１中のＳＮ）に接続されている。
そして、ストレージノードＳＮは、参照電圧ＶＣのノードにスイッチ１０３ａを介して電気的に断続可能に接続されている。更に、ストレージノードＳＮは、コンパレータ１０４の反転入力端子に接続され、コンパレータ１０４は、その非反転入力端子が、上述した参照電圧ＶＣの参照電圧ノードに電気的に接続される。
すなわち、スイッチ１０３ａ〜１０３ｃは、コンパレータ１０４での既述の逐次比較における、該当する各キャパシタに関する電圧保持のタイミングと印加電圧の極性反転のタイミングとを制御信号ＣＴＲＬ（そのうち電圧印加形態切替え制御信号Ｃｔ２）に応答して切替える電圧印加形態切替えスイッチを構成している。
すなわち、スイッチ１０３ａ〜１０３ｃは、コンパレータ１０４での既述の逐次比較における、該当する各キャパシタに関する電圧保持のタイミングと印加電圧の極性反転のタイミングとを制御信号ＣＴＲＬ（そのうち電圧印加形態切替え制御信号Ｃｔ２）に応答して切替える電圧印加形態切替えスイッチを構成している。
また、第１の制御部１０１は、トリガクロックＣＬＫをコンパレータ１０４及び出力レジスタ１０２に供給する。コンパレータ１０４では、比較タイミングを制御するこのトリガクロックＣＬＫに同期して、ストレージノードＳＮの電圧ＶＳＮと参照電圧ノードの参照電圧ＶＣとの大小を判定し、ＶＳＮ＜ＶＣの場合は信号ＤＯ＝Ｈ（１）を出力し、ＶＳＮ＞ＶＣの場合は信号ＤＯ＝Ｌ（０）を出力し、第１の制御部１０１及び出力レジスタ１０２に供給する。
第１の制御部１０１は、判定信号ＤＯに基づいて制御信号ＣＴＲＬを生成し出力する。この制御信号ＣＴＲＬによってスイッチ群１０５＿１〜１０５＿（ｎ−１）が順次切り替えられ、アナログ入力信号Ａｉｎに対応する内部電圧（本実施例１ではストレージノードＳＮの電圧ＶＳＮ）が得られる。
一方、出力レジスタ１０２は、コンパレータ１０４の出力する比較判定結果を示す信号ＤＯの値（ＤＯ１〜ＤＯｎ）を保持する機能と、保持した判定結果ＤＯ１〜ＤＯｎに基づきｎビットのデジタル出力信号Ｖｏｕｔを出力する機能とを有している。
一方、出力レジスタ１０２は、コンパレータ１０４の出力する比較判定結果を示す信号ＤＯの値（ＤＯ１〜ＤＯｎ）を保持する機能と、保持した判定結果ＤＯ１〜ＤＯｎに基づきｎビットのデジタル出力信号Ｖｏｕｔを出力する機能とを有している。
また、出力レジスタ１０２は、コンパレータ１０４における判定出力に応じてデジタル出力信号Ｖｏｕｔにおける最上位ビット（ＭＳＢ）を決定するものである。
なお、ＭＳＢ（Ｍｏｓｔ−Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；最上位ビット）は２進数で、数の中で最も重み付けされているビットを意味し、通常、２進数は左端にＭＳＢを位置させ書かれ、ＬＳＢは右端に位置するビットである。これに対して、ＬＳＢ（Ｌｅａｓｔ−Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；最下位ビット）は２進数で、数の中で最も重み付けされていないビットを意味し、通常、２進数は左端にＭＳＢを位置させ書かれ、ＬＳＢは右端に位置するビットである。
なお、ＭＳＢ（Ｍｏｓｔ−Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；最上位ビット）は２進数で、数の中で最も重み付けされているビットを意味し、通常、２進数は左端にＭＳＢを位置させ書かれ、ＬＳＢは右端に位置するビットである。これに対して、ＬＳＢ（Ｌｅａｓｔ−Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ；最下位ビット）は２進数で、数の中で最も重み付けされていないビットを意味し、通常、２進数は左端にＭＳＢを位置させ書かれ、ＬＳＢは右端に位置するビットである。
以上の構成を有する図１に示した逐次比較型Ａ／Ｄ変換器の一つの特徴は、次のような点である。すなわち、図７を参照して説明した従来技術においては、コンパレータ５０４の判定時、すなわち、制御信号ＣＬＫの立ち上がりエッジ時刻においてＶＳＮ＝ＶＣとなるアナログ入力電圧Ａｉｎが入力された場合、コンパレータ５０４がメタステーブルに陥り、出力が不定となる可能性があったことに対し、図１に示した本実施例１では、コンパレータ１０４の判定時、すなわち、制御信号ＣＬＫの立ち上がりエッジ時刻においてＶＳＮ＝ＶＣとなるアナログ入力電圧Ａｉｎが入力された場合、制御信号ＣＬＫの立ち上がりエッジから一定の時刻後、例えば、０．５ｎｓ後に発行される制御信号ＣＴＲＬｘにより駆動されるスイッチ群１０５＿ｘの遷移により、ＶＳＮの電圧がＶＣから（１／４）×Ｃ／２（ｎ−２）の電荷移動に相当するＶＲ／（２（ｎ＋１））に強制的に変化し、コンパレータが判定可能な電位差となりメタステーブルが解消される。
次に、上述の各スイッチの動作について、より具体的に説明する。
スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）は、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｃと端子Ｏとを接続する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、キャパシタ１０６＿ｎの左端、スイッチ１０３ｂ及び１０３ｃの右端に接続する。
スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）は、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｃと端子Ｏとを接続する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、キャパシタ１０６＿ｎの左端、スイッチ１０３ｂ及び１０３ｃの右端に接続する。
また、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ−１）は、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｐと端子Ｏとを接続する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、フルスケール基準電位電圧ＶＲＰの電源ノードに接続する。
更にまた、スイッチ１０３ｆ＿１〜１０３ｆ＿（ｎ−１）は、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じてオン・オフを切り替え、オン状態のときに、端子Ｎと端子Ｏとを接続する。これにより、キャパシタ１０６＿１〜１０６＿（ｎ−１）の左端を、フルスケール基準電位電圧ＶＲＮの電源ノードに接続する。
スイッチ１０３ｄ＿ｘは、第１の制御部１０１からの制御信号ＣＴＲＬｘに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｃと端子Ｏとを接続する。これにより、キャパシタ１０６＿ｘの左端を、キャパシタ１０６＿ｎの左端、スイッチ１０３ｂ及び１０３ｃの右端に接続する。
スイッチ１０３ｄ＿ｘは、第１の制御部１０１からの制御信号ＣＴＲＬｘに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｃと端子Ｏとを接続する。これにより、キャパシタ１０６＿ｘの左端を、キャパシタ１０６＿ｎの左端、スイッチ１０３ｂ及び１０３ｃの右端に接続する。
また、スイッチ１０３ｅ＿ｘは、第１の制御部１０１からの制御信号ＣＴＲＬｘに応じてオン・オフの状態を切り替え、オン状態のときに、端子Ｐと端子Ｏとを接続する。これにより、キャパシタ１０６＿ｘの左端を、フルスケール基準電位電圧ＶＲＰの電源ノードに接続する。
一方、スイッチ１０３ａは、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）に応じてオン・オフの状態を切り替え、オン状態のときに、ストレージノードＳＮを参照電圧ＶＣの電源ノードに接続する。
一方、スイッチ１０３ａは、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）に応じてオン・オフの状態を切り替え、オン状態のときに、ストレージノードＳＮを参照電圧ＶＣの電源ノードに接続する。
また、スイッチ１０３ｃは、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）に応じてオン・オフの状態を切り替え、オン状態のときに、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃをアナログ入力信号Ａｉｎの入力ノードに接続する。
更にまた、スイッチ１０３ｂは、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）に応じてオン・オフを切り替え、オン状態のときに、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃを電圧ＶＣの電源ノードに接続する。
更にまた、スイッチ１０３ｂは、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）に応じてオン・オフを切り替え、オン状態のときに、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）の端子Ｃを電圧ＶＣの電源ノードに接続する。
なお、スイッチ１０３ｂとスイッチ１０３ｃとは、同時にオン状態とならないようにスイッチング動作が制御（ノンオーバーラップ制御）される。
コンパレータ１０４は、第１の制御部１０１からのトリガクロックＣＬＫの立ち上がりエッジに応じて、反転入力端子の入力電圧であるストレージノードＳＮの電圧ＶＳＮと参照電圧ノードの参照電圧ＶＣとを比較する。
コンパレータ１０４は、第１の制御部１０１からのトリガクロックＣＬＫの立ち上がりエッジに応じて、反転入力端子の入力電圧であるストレージノードＳＮの電圧ＶＳＮと参照電圧ノードの参照電圧ＶＣとを比較する。
コンパレータ１０４におけるこの比較は、直接的にはストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとの比較であるが、上述した現象から容易に理解されるとおり、ストレージノードＳＮの電圧を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。
したがって、コンパレータ１０４からは、ＶＳＮ＜ＶＣのときは、判定出力ＤＯＮ（Ｎは１〜ｎの自然数）として、ハイレベルの信号（ＤＯＮ＝１）が出力される。また、ＶＳＮ≧ＶＣのときは、判定出力ＤＯＮとして、ローレベルの信号（ＤＯＮ＝０）が出力される。
したがって、コンパレータ１０４からは、ＶＳＮ＜ＶＣのときは、判定出力ＤＯＮ（Ｎは１〜ｎの自然数）として、ハイレベルの信号（ＤＯＮ＝１）が出力される。また、ＶＳＮ≧ＶＣのときは、判定出力ＤＯＮとして、ローレベルの信号（ＤＯＮ＝０）が出力される。
図２（ａ）乃至（ｃ）は、本発明の逐次比較型Ａ／Ｄ変換器の状態遷移を説明するための図である。
図２（ａ）乃至（ｃ）に基づいて、第１の制御部１０１からコンパレータ１０４及び出力レジスタ１０２に供給されるトリガクロックＣＬＫと、第１の制御部１０１からスイッチ群１０５＿ｘに供給される制御信号ＣＴＲＬｘと、本発明の逐次比較型Ａ／Ｄ変換器１の状態遷移について説明する。
図２（ａ）乃至（ｃ）に基づいて、第１の制御部１０１からコンパレータ１０４及び出力レジスタ１０２に供給されるトリガクロックＣＬＫと、第１の制御部１０１からスイッチ群１０５＿ｘに供給される制御信号ＣＴＲＬｘと、本発明の逐次比較型Ａ／Ｄ変換器１の状態遷移について説明する。
図２（ａ）乃至（ｃ）は、図１の逐次比較型Ａ／Ｄ変換器１の第１の制御部１０１からスイッチ群１０５＿ｘに供給される制御信号ＣＴＲＬｘと、第１の制御部１０１から出力されるトリガクロックＣＬＫの変化と、逐次比較型Ａ／Ｄ変換器１の状態の遷移を表わしている。
図２（ａ）は、第１の制御部１０１から出力される制御信号であるＣＴＲＬｘの変化の一例を示し、図２（ｂ）は、第１の制御部１０１から出力される比較タイミング制御信号であるトリガクロックＣＬＫの変化の一例を示し、図２（ｃ）は、第１の制御部１０１により制御される本発明の逐次比較型Ａ／Ｄ変換器１の状態遷移を示している。
図２（ａ）は、第１の制御部１０１から出力される制御信号であるＣＴＲＬｘの変化の一例を示し、図２（ｂ）は、第１の制御部１０１から出力される比較タイミング制御信号であるトリガクロックＣＬＫの変化の一例を示し、図２（ｃ）は、第１の制御部１０１により制御される本発明の逐次比較型Ａ／Ｄ変換器１の状態遷移を示している。
図２（ｂ）において、サンプリングエッジ（図２（ｂ）中、「Ｓａｍｐｌｅ Ｅｄｇｅ」と表記）において、サンプリングが行われる。更に、第１判定立ち上がりクロック（図２（ｃ）中、「１ｓｔ Ｊｕｄｇｅ」と表記）によりＶＳＮとＶＣが比較され、例えば、ＶＳＮ＜ＶＣの場合、Ｄ１＝１が出力レジスタ１０２に出力されると同時に第１の制御部１０１に出力され、スイッチ群１０５＿１に制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）が送られ、ＶＲＮと設定される。そして、第２判定立ち上がりクロック以降も同様に逐次比較動作が行われる。
図２（ａ）に示す制御信号ＣＴＲＬｘは、トリガクロックＣＬＫの立ち上がりに対し一定時間ｄｘ後に立ち上がり、その一定時間後ｐｘ後に立ち下がることを特徴としている。ｄｘはコンパレータ１０４がメタステーブルに陥らない場合に判定が完了する十分な時間が設定され、例えば、ラッチ型コンパレータの場合は０．５ｎｓ程度が適切である。ｐｘは外乱電圧ＶＲ／（２（ｎ＋１））がストレージノードに伝搬するのに十分な時間に設定され、ｎ＝６の場合は０．５ｎｓ程度が適切である。
また、制御信号ＣＴＲＬｘの一定時間ｄｘ及びｐｘは、例えば、カウンタ（図示せず）のカウント数を可変にすることにより、所望の長さに変えることができる。
また、制御信号ＣＴＲＬｘの一定時間ｄｘ及びｐｘは、例えば、カウンタ（図示せず）のカウント数を可変にすることにより、所望の長さに変えることができる。
制御信号ＣＴＲＬｘがＬであるとき、スイッチ１０３ｄ＿ｘがオンし、スイッチ１０３ｅ＿ｘがオフする。制御信号ＣＴＲＬｘがＨであるとき、スイッチ１０３ｄ＿ｘがオフし、スイッチ１０３ｅ＿ｘがオンする。制御信号ＣＴＲＬｘがＬからＨへ遷移することにより、キャパシタ１０６＿ｘと、ＶＣ−ＶＲＰ＝−ＶＲに比例した電圧ＶＲ／（２（ｎ＋１））がストレージノードＳＮの電圧ＶＳＮに印加され、ＶＲ／（２（ｎ＋１））が外乱として比較動作のメタステーブルを解消する。
また、トリガクロックＣＬＫがＨとなってｄｘ以内にＶＳＮとＶＣが十分に離れメタステーブルに陥らない場合は、出力レジスタ１０２に書き込まれた判定結果を覆さない機構を持たせることが望ましい。例えば、コンパレータをラッチ型とし、各判定前にリセット信号を備える機構で本機能は実現できる。
また、トリガクロックＣＬＫがＨとなってｄｘ以内にＶＳＮとＶＣが十分に離れメタステーブルに陥らない場合は、出力レジスタ１０２に書き込まれた判定結果を覆さない機構を持たせることが望ましい。例えば、コンパレータをラッチ型とし、各判定前にリセット信号を備える機構で本機能は実現できる。
図３（ａ）乃至（ｅ）は、本発明の逐次比較型Ａ／Ｄ変換器におけるビット数が６の場合の動作を説明するための図で、図１に示した逐次比較型Ａ／Ｄ変換器１における或るアナログ入力信号Ａｉｎに関する被判定電圧（コンパレータ１０４への比較入力信号）ＶＳＮの遷移、トリガクロックＣＬＫ、コンパレータ１０４の判定出力信号の値及び上位６ビットの判定結果に基づくデジタル出力信号Ｖｏｕｔを例示している。
図３（ａ）は、被判定電圧である、ストレージノードＳＮの電圧ＶＳＮの反転極性の電圧をプロットした一例を示している。図３（ａ）において、縦軸が電圧、横軸が時間を表している。また、図３（ｂ）は、第１の制御部１０１から出力されるトリガクロックＣＬＫの変化の一例を示し、これはコンパレータ１０４における一定間隔の判定タイミングを表している。また、図３（ｃ）は、コンパレータ１０４の判定出力信号ＤＯの値の一例を示している。
また、図３（ａ）乃至（ｅ）では、一例としてＡｉｎ＝（２．８／８）×ＶＲなるアナログ入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態としてキャパシタ１０６＿１〜１０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、第１の制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）に応じて、スイッチ１０３ａ及びスイッチ１０３ｃがオンであり、スイッチ１０３ｂがオフである。
初期状態としてキャパシタ１０６＿１〜１０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、第１の制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）に応じて、スイッチ１０３ａ及びスイッチ１０３ｃがオンであり、スイッチ１０３ｂがオフである。
また、第１の制御部１０１から供給される制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じて、スイッチ群１０５＿１〜１０５＿（ｎ−１）における、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）がオンであり、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ−１）及び１０３ｆ＿１〜１０３ｆ＿（ｎ−１）がオフである。
アナログ入力電圧Ａｉｎをキャパシタ１０６＿１〜１０６＿ｎによってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）によってスイッチ１０３ａがオフし、ただちにスイッチ１０３ｃがオフする。その後にスイッチ１０３ｂがオンすることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ［Ｖ］としてストレージノードＳＮに現れる。
アナログ入力電圧Ａｉｎをキャパシタ１０６＿１〜１０６＿ｎによってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）によってスイッチ１０３ａがオフし、ただちにスイッチ１０３ｃがオフする。その後にスイッチ１０３ｂがオンすることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ［Ｖ］としてストレージノードＳＮに現れる。
上述したように、スイッチ１０３ｂとスイッチ１０３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。
スイッチの切替え後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電圧が−Ａｉｎに十分に収束した時刻に、図３（ｂ）のトリガクロックＣＬＫにおける第１判定立ち上がりクロック（図３（ａ）中、「１ｓｔ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
スイッチの切替え後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電圧が−Ａｉｎに十分に収束した時刻に、図３（ｂ）のトリガクロックＣＬＫにおける第１判定立ち上がりクロック（図３（ａ）中、「１ｓｔ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
この第１判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。
上述したように、コンパレータ１０４におけるこの比較は、直接的にはストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとの比較であるが、上述した現象から容易に理解されるとおり、ストレージノードＳＮの電圧を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。
上述したように、コンパレータ１０４におけるこの比較は、直接的にはストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとの比較であるが、上述した現象から容易に理解されるとおり、ストレージノードＳＮの電圧を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。
コンパレータ１０４からは、−Ａｉｎ＜ＶＣ、すなわちＡｉｎ＞ＶＣの場合にＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわちＡｉｎ＜ＶＣの場合にＤＯ＝０が出力される。
この第１判定結果がＤＯ＝１である場合、第１の制御部１０１によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｅ＿１がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ−ＶＲ／２）［Ｖ］になる。
この第１判定結果がＤＯ＝１である場合、第１の制御部１０１によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｅ＿１がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ−ＶＲ／２）［Ｖ］になる。
また、第１判定結果がＤＯ＝０である場合、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｆ＿１がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ＋ＶＲ／２）［Ｖ］になる。
次いで、図３（ｂ）のトリガクロックＣＬＫにおける第２判定立ち上がりクロック（図３（ａ）中、「２ｎｄ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
次いで、図３（ｂ）のトリガクロックＣＬＫにおける第２判定立ち上がりクロック（図３（ａ）中、「２ｎｄ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
この第２判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。この結果、コンパレータ１０４からは、−Ａｉｎ＜ＶＣ、すなわちＡｉｎ＞ＶＣの場合にＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわちＡｉｎ＜ＶＣの場合にＤＯ＝０が出力される。
この第２判定結果がＤＯ＝１である場合、第１の制御部１０１によってスイッチ群１０５＿２が制御され、スイッチ１０３ｄ＿２がオフし、スイッチ１０３ｅ＿２がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ−ＶＲ／４）［Ｖ］になる。
この第２判定結果がＤＯ＝１である場合、第１の制御部１０１によってスイッチ群１０５＿２が制御され、スイッチ１０３ｄ＿２がオフし、スイッチ１０３ｅ＿２がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ−ＶＲ／４）［Ｖ］になる。
また、第２判定結果がＤＯ＝０である場合、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）によってスイッチ群１０５＿２が制御され、スイッチ１０３ｄ＿２がオフし、スイッチ１０３ｆ＿２がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ＋ＶＲ／４）［Ｖ］になる。
同様に、第ｙ番目（ｙは３〜ｎの自然数）の判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとを比較し、この判定結果に応じてスイッチ群１０５＿（ｙ−２）を制御する。
同様に、第ｙ番目（ｙは３〜ｎの自然数）の判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとを比較し、この判定結果に応じてスイッチ群１０５＿（ｙ−２）を制御する。
そして、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとを比較し、その結果に応じてスイッチ群１０５＿（ｎ−１）を制御した後に、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。
これにより、１〜ｎビットの逐次比較動作が完了し、出力レジスタ１０２からはＡ／Ｄ変換結果であるｎビットの出力データＶｏｕｔが出力される。
これにより、１〜ｎビットの逐次比較動作が完了し、出力レジスタ１０２からはＡ／Ｄ変換結果であるｎビットの出力データＶｏｕｔが出力される。
上述のように参照した図３（ａ）では、一例として、ストレージノードＳＮの電圧ＶＳＮについて、ＶＳＮ＝−（２．８／８）×ＶＲとしてサンプリングされた場合の被判定信号の変遷が表わされている。
図３（ｂ）におけるトリガクロックＣＬＫのうち、既述の第１判定立ち上がりクロックがコンパレータ１０４に入力される時点において−（２．８／８）×ＶＲ＜ＶＣであるため、図３（ｃ）に示すように、Ｄ１＝１が出力される。
図３（ｂ）におけるトリガクロックＣＬＫのうち、既述の第１判定立ち上がりクロックがコンパレータ１０４に入力される時点において−（２．８／８）×ＶＲ＜ＶＣであるため、図３（ｃ）に示すように、Ｄ１＝１が出力される。
その結果、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）によってスイッチ群１０５＿１が制御され、ＶＳＮ＝−（２．８／８）×ＶＲ＋ＶＲ／２＝（１．２／８）×ＶＲとなる。そして、第２判定立ち上がりクロックがコンパレータ１０４に入力される時点において（１．２／８）×ＶＲ＞ＶＣであるため、図３（ｃ）に示すように、Ｄ２＝０が出力される。その結果、スイッチ群１０５＿２が制御され、ストレージノードＳＮの電圧ＶＳＮが、ＶＳＮ＝（１．２／８）×ＶＲ−ＶＲ／４＝−（０．８／８）×ＶＲとなる。
次いで、図３（ｂ）におけるトリガクロックＣＬＫのうち、第３判定立ち上がりクロック（図３（ａ）中、「３ｒｄ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
この第３判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。そして、この比較において、−（０．８／８）×ＶＲ＜ＶＣであるため、図３（ｃ）に示すように、Ｄ３＝１が出力される。その結果、スイッチ群１０５＿３が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝−（０．８／８）×ＶＲ−ＶＲ／８＝（０．２／８）×ＶＲとなる。
この第３判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。そして、この比較において、−（０．８／８）×ＶＲ＜ＶＣであるため、図３（ｃ）に示すように、Ｄ３＝１が出力される。その結果、スイッチ群１０５＿３が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝−（０．８／８）×ＶＲ−ＶＲ／８＝（０．２／８）×ＶＲとなる。
これ以降、同様の処理がｎ回まで繰り返され、第（ｎ＋１）判定立ち上がりクロックによってＤ（ｎ＋１）が決定され（ｎ＋１）ビットの逐次比較動作が完了すると、出力レジスタ１０２は、格納されたＤ１〜Ｄ（ｎ＋１）に基づき、（ｎ＋１）ビットのデジタル出力データＶｏｕｔを出力する。
図３（ｄ）は、上位５ビットの判定結果Ｄ１〜Ｄ５に基づいて出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。図３（ｃ）に示すように、上位６ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「０」、Ｄ３＝「１」、Ｄ４＝「０」、Ｄ５＝「１」となる。出力レジスタ１０２は、図３（ｄ）に示すように、これらを上位ビットから順番に並べ、デジタル出力データＶｏｕｔの上位６ビット「１０１０１」を出力する。尚、出力レジスタ１０２は、例えば、シフトレジスタなどで構成される。
図３（ｄ）は、上位５ビットの判定結果Ｄ１〜Ｄ５に基づいて出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。図３（ｃ）に示すように、上位６ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「０」、Ｄ３＝「１」、Ｄ４＝「０」、Ｄ５＝「１」となる。出力レジスタ１０２は、図３（ｄ）に示すように、これらを上位ビットから順番に並べ、デジタル出力データＶｏｕｔの上位６ビット「１０１０１」を出力する。尚、出力レジスタ１０２は、例えば、シフトレジスタなどで構成される。
図３（ｅ）は、制御信号ＣＴＲＬｘのタイミングチャートを表す図である。
ここではコンパレータ１０４が、出力レジスタ１０２に書き込まれた判定結果を覆さない機構を持っている場合について説明した。例えば、コンパレータをラッチ型とし、各判定前にリセット信号を備える機構で本機能は実現できる。
遅延時間ｄｘが、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが十分に差違がある場合、一例として１ＬＳＢ以上差違がある場合、コンパレータ１０４が判定を十分に完了できる時間に設定してあるため、制御信号ＣＴＲＬｘの立ち上がりにより印加される外乱電圧（１／１２８）×ＶＲによって判定が覆ることがない。
ここではコンパレータ１０４が、出力レジスタ１０２に書き込まれた判定結果を覆さない機構を持っている場合について説明した。例えば、コンパレータをラッチ型とし、各判定前にリセット信号を備える機構で本機能は実現できる。
遅延時間ｄｘが、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが十分に差違がある場合、一例として１ＬＳＢ以上差違がある場合、コンパレータ１０４が判定を十分に完了できる時間に設定してあるため、制御信号ＣＴＲＬｘの立ち上がりにより印加される外乱電圧（１／１２８）×ＶＲによって判定が覆ることがない。
図４（ａ）乃至（ｅ）は、本発明の逐次比較型Ａ／Ｄ変換器におけるビット数が６の場合の動作を説明するための図で、図１の逐次比較型Ａ／Ｄ変換器１における或る入力Ａｉｎに関する被判定電圧（コンパレータへの比較入力信号）ＶＳＮの遷移，トリガクロック，コンパレータの判定出力信号の値及び上位６ビットの判定結果に基づく出力を例示している。
図４（ａ）は、被判定電圧である、ストレージノードＳＮの電圧ＶＳＮの反転極性の電圧をプロットした一例を示している。図４（ａ）において、縦軸が電圧、横軸が時間を表している。また、図４（ｂ）は、第１の制御部１０１から出力されるトリガクロックＣＬＫの変化の一例を示し、これはコンパレータ１０４における一定間隔の判定タイミングを表している。また、図４（ｃ）は、コンパレータ１０４の判定出力信号ＤＯの値の一例を示している。
また、図４（ｂ）では、一例としてＡｉｎ＝（２．０／８）×ＶＲなるアナログ入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態としてキャパシタ１０６＿１〜１０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、第１の制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）に応じて、スイッチ１０３ａ及びスイッチ１０３ｃがオンであり、スイッチ１０３ｂがオフである。
初期状態としてキャパシタ１０６＿１〜１０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、第１の制御部１０１から供給される制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）に応じて、スイッチ１０３ａ及びスイッチ１０３ｃがオンであり、スイッチ１０３ｂがオフである。
また、第１の制御部１０１から供給される制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）に応じて、スイッチ群１０５＿１〜１０５＿（ｎ−１）における、スイッチ１０３ｄ＿１〜１０３ｄ＿（ｎ−１）がオンであり、スイッチ１０３ｅ＿１〜１０３ｅ＿（ｎ−１）及び１０３ｆ＿１〜１０３ｆ＿（ｎ−１）がオフである。
アナログ入力電圧Ａｉｎをキャパシタ１０６＿１〜１０６＿ｎによってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）によってスイッチ１０３ａがオフし、ただちにスイッチ１０３ｃがオフする。その後にスイッチ１０３ｂがオンすることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ［Ｖ］としてストレージノードＳＮに現れる。
アナログ入力電圧Ａｉｎをキャパシタ１０６＿１〜１０６＿ｎによってサンプリング（離散化）する時刻において、制御信号ＣＴＲＬ（そのうちの電圧印加形態制御信号Ｃｔ２）によってスイッチ１０３ａがオフし、ただちにスイッチ１０３ｃがオフする。その後にスイッチ１０３ｂがオンすることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ［Ｖ］としてストレージノードＳＮに現れる。
上述したように、スイッチ１０３ｂとスイッチ１０３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。
スイッチの切替え後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電圧が−Ａｉｎに十分に収束した時刻に、図４（ｂ）のトリガクロックＣＬＫにおける第１判定立ち上がりクロック（図４（ａ）中、「１ｓｔ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。この第１判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。
スイッチの切替え後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電圧が−Ａｉｎに十分に収束した時刻に、図４（ｂ）のトリガクロックＣＬＫにおける第１判定立ち上がりクロック（図４（ａ）中、「１ｓｔ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。この第１判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。
上述したように、コンパレータ１０４におけるこの比較は、直接的にはストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとの比較であるが、上述した現象から容易に理解されるとおり、ストレージノードＳＮの電圧を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。
コンパレータ１０４からは、−Ａｉｎ＜ＶＣ、すなわちＡｉｎ＞ＶＣの場合にＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわちＡｉｎ＜ＶＣの場合にＤＯ＝０が出力される。
コンパレータ１０４からは、−Ａｉｎ＜ＶＣ、すなわちＡｉｎ＞ＶＣの場合にＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわちＡｉｎ＜ＶＣの場合にＤＯ＝０が出力される。
この第１判定結果がＤＯ＝１である場合、第１の制御部１０１によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｅ＿１がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ−ＶＲ／２）［Ｖ］になる。
また、第１判定結果がＤＯ＝０である場合、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｆ＿１がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ＋ＶＲ／２）［Ｖ］になる。
また、第１判定結果がＤＯ＝０である場合、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）によってスイッチ群１０５＿１が制御され、スイッチ１０３ｄ＿１がオフし、スイッチ１０３ｆ＿１がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ＋ＶＲ／２）［Ｖ］になる。
次いで、図４（ｂ）のトリガクロックＣＬＫにおける第２判定立ち上がりクロック（図４（ａ）中、「２ｎｄ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
この第２判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。この結果、コンパレータ１０４からは、−Ａｉｎ＜ＶＣ、すなわちＡｉｎ＞ＶＣの場合にＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわちＡｉｎ＜ＶＣの場合にＤＯ＝０が出力される。
この第２判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。この結果、コンパレータ１０４からは、−Ａｉｎ＜ＶＣ、すなわちＡｉｎ＞ＶＣの場合にＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわちＡｉｎ＜ＶＣの場合にＤＯ＝０が出力される。
この第２判定結果がＤＯ＝１である場合、第１の制御部１０１によってスイッチ群１０５＿２が制御され、スイッチ１０３ｄ＿２がオフし、スイッチ１０３ｅ＿２がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ−ＶＲ／４）［Ｖ］になる。
また、第２判定結果がＤＯ＝０である場合、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）によってスイッチ群１０５＿２が制御され、スイッチ１０３ｄ＿２がオフし、スイッチ１０３ｆ＿２がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ＋ＶＲ／４）［Ｖ］になる。
また、第２判定結果がＤＯ＝０である場合、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）によってスイッチ群１０５＿２が制御され、スイッチ１０３ｄ＿２がオフし、スイッチ１０３ｆ＿２がオンする。その結果、ストレージノードＳＮの電圧ＶＳＮは電荷再分配により−（Ａｉｎ＋ＶＲ／４）［Ｖ］になる。
同様に、第ｙ番目（ｙは３〜ｎの自然数）の判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとを比較し、この判定結果に応じてスイッチ群１０５＿（ｙ−２）を制御する。
そして、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとを比較し、その結果に応じてスイッチ群１０５＿（ｎ−１）を制御した後に、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。
そして、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとを比較し、その結果に応じてスイッチ群１０５＿（ｎ−１）を制御した後に、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。
これにより、１〜ｎビットの逐次比較動作が完了し、出力レジスタ１０２からはＡ／Ｄ変換結果であるｎビットの出力データＶｏｕｔが出力される。
上述のように参照した図４（ａ）では、一例として、ストレージノードＳＮの電圧ＶＳＮについて、ＶＳＮ＝−（２．０／８）×ＶＲとしてサンプリングされた場合の被判定信号の変遷が表わされている。
上述のように参照した図４（ａ）では、一例として、ストレージノードＳＮの電圧ＶＳＮについて、ＶＳＮ＝−（２．０／８）×ＶＲとしてサンプリングされた場合の被判定信号の変遷が表わされている。
図４（ｂ）におけるトリガクロックＣＬＫのうち、既述の第１判定立ち上がりクロックがコンパレータ１０４に入力される時点において−（２．０／８）×ＶＲ＜ＶＣであるため、図４（ｃ）に示すように、Ｄ１＝１が出力される。
その結果、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）によってスイッチ群１０５＿１が制御され、ＶＳＮ＝−（２．０／８）×ＶＲ＋ＶＲ／２＝（２．０／８）×ＶＲとなる。そして、第２判定立ち上がりクロックがコンパレータ１０４に入力される時点において（２．０／８）×ＶＲ＞ＶＣであるため、図４（ｃ）に示すように、Ｄ２＝０が出力される。その結果、スイッチ群１０５＿２が制御され、ストレージノードＳＮの電圧ＶＳＮが、ＶＳＮ＝（２．０／８）×ＶＲ−ＶＲ／４＝（０．０／８）×ＶＲとなる。
その結果、第１の制御部１０１からの制御信号ＣＴＲＬ（そのうちのスイッチ群制御信号Ｃｔ１）によってスイッチ群１０５＿１が制御され、ＶＳＮ＝−（２．０／８）×ＶＲ＋ＶＲ／２＝（２．０／８）×ＶＲとなる。そして、第２判定立ち上がりクロックがコンパレータ１０４に入力される時点において（２．０／８）×ＶＲ＞ＶＣであるため、図４（ｃ）に示すように、Ｄ２＝０が出力される。その結果、スイッチ群１０５＿２が制御され、ストレージノードＳＮの電圧ＶＳＮが、ＶＳＮ＝（２．０／８）×ＶＲ−ＶＲ／４＝（０．０／８）×ＶＲとなる。
次いで、図４（ｂ）におけるトリガクロックＣＬＫのうち、第３判定立ち上がりクロック（図４（ａ）中、「３ｒｄ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
この第３判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。そして、この比較において、（０．０／８）×ＶＲ＜１ＬＳＢであるため、図４（ｅ）の制御信号ＣＴＲＬｘの立ち上がりタイミングに印加される外乱によってＶＳＮ＝（１／１２８）×ＶＲと遷移され、ＶＳＮ＝（１／１２８）×ＶＲ＞ＶＣであるため、図４（ｃ）に示すように、Ｄ３＝０が出力される。その結果、スイッチ群１０５＿３が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝（０．０／８）×ＶＲ−ＶＲ／８＝−（１．０／８）×ＶＲとなる。
この第３判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。そして、この比較において、（０．０／８）×ＶＲ＜１ＬＳＢであるため、図４（ｅ）の制御信号ＣＴＲＬｘの立ち上がりタイミングに印加される外乱によってＶＳＮ＝（１／１２８）×ＶＲと遷移され、ＶＳＮ＝（１／１２８）×ＶＲ＞ＶＣであるため、図４（ｃ）に示すように、Ｄ３＝０が出力される。その結果、スイッチ群１０５＿３が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝（０．０／８）×ＶＲ−ＶＲ／８＝−（１．０／８）×ＶＲとなる。
これ以降、同様の処理がｎ回まで繰り返され、第（ｎ＋１）判定立ち上がりクロックによってＤ（ｎ＋１）が決定され（ｎ＋１）ビットの逐次比較動作が完了すると、出力レジスタ１０２は、格納されたＤ１〜Ｄ（ｎ＋１）に基づき、（ｎ＋１）ビットのデジタル出力データをデジタル出力信号Ｖｏｕｔとして出力する。
図４（ｄ）は、上位５ビットの判定結果Ｄ１〜Ｄ５に基づいて出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。図４（ｃ）に示すように、上位５ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「０」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「１」となる。出力レジスタ１０２は、図４（ｄ）に示すように、これらを上位ビットから順番に並べ、デジタル出力データの上位６ビット「１００１１」をデジタル出力信号Ｖｏｕｔとして出力する。なお、出力レジスタ１０２は、例えば、シフトレジスタなどで構成される。
図４（ｄ）は、上位５ビットの判定結果Ｄ１〜Ｄ５に基づいて出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。図４（ｃ）に示すように、上位５ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「０」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「１」となる。出力レジスタ１０２は、図４（ｄ）に示すように、これらを上位ビットから順番に並べ、デジタル出力データの上位６ビット「１００１１」をデジタル出力信号Ｖｏｕｔとして出力する。なお、出力レジスタ１０２は、例えば、シフトレジスタなどで構成される。
図４（ｅ）は、制御信号ＣＴＲＬｘのタイミングチャートを表す図である。第３判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。そして、この比較において、（０．０／８）×ＶＲ＜１ＬＳＢであるため、コンパレータ１０４は判定動作を行えず一時的にメタステーブルに陥るが、図４（ｅ）の制御信号ＣＴＲＬｘの立ち上がりタイミングに印加される外乱によってＶＳＮ＝（１／１２８）×ＶＲと遷移され、ＶＳＮ＝（１／１２８）×ＶＲ＞ＶＣとなり、メタステーブルが解消される。
本実施例１では、スイッチ１０３ｅ＿ｘの左端が正極側のフルスケール基準電位電圧ＶＲＰの電源ノードに接続される場合について説明し、外乱（１／１２８）×ＶＲが正である場合について説明した。外乱が正であるため、図４（ｃ）では、ＤＮ＝「１００１１」となったが、外乱が負の場合、例えば、スイッチ１０３ｅ＿ｘの左端が負極側のフルスケール基準電位電圧ＶＲＮの電源ノードに接続した場合は、ＤＮ＝「１０１００」となる。
これらはともにＡ／Ｄ変換器としての有効分解能以下（１ＬＳＢ以下）の入力時における結果であるため、ＤＮ＝「１００１１」又はＤＮ＝「１０１００」であることはどちらもＡ／Ｄ変換器の特性を劣化させる要因ではない。
なお、スイッチ１０３ｅ＿ｘの左端が正極側のフルスケール基準電圧ＶＲＰおよび負極側のフルスケール基準電圧ＶＲＮがランダムに出力されるノードに接続されても良く、スイッチ１０３ｅ＿ｘの左端が、ディザが出力されるノードに接続されても良い。
なお、スイッチ１０３ｅ＿ｘの左端が正極側のフルスケール基準電圧ＶＲＰおよび負極側のフルスケール基準電圧ＶＲＮがランダムに出力されるノードに接続されても良く、スイッチ１０３ｅ＿ｘの左端が、ディザが出力されるノードに接続されても良い。
なお、本実施例１では、ストレージノードＳＮの電圧ＶＳＮに外乱の電圧を印加する場合について説明したが、参照電圧ＶＣに印加してもよい。
以上のように、本実施例１の逐次比較型Ａ／Ｄ変換器では、従来と比較して、簡易な構成でメタステーブルに陥らない頑健な逐次比較型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）を提供することができる。また、簡易な構成の回路で実現できるため、半導体集積化におけるデザイン設計を容易に行うことができる。
以上のように、本実施例１の逐次比較型Ａ／Ｄ変換器では、従来と比較して、簡易な構成でメタステーブルに陥らない頑健な逐次比較型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）を提供することができる。また、簡易な構成の回路で実現できるため、半導体集積化におけるデザイン設計を容易に行うことができる。
次に、図面を参照して本発明の実施例２について説明する。
図５は、本発明に係る逐次比較型Ａ／Ｄ変換器の実施例２を説明するための回路構成図である。
本実施例２の逐次比較型Ａ／Ｄ変換器２は、図１に示した本実施例１の逐次比較型Ａ／Ｄ変換器１と比較して、電圧印加部１０７の代わりに、第２の制御部１０８を備えるところが異なる。なお、以下においては、図１に示した本実施例１の逐次比較型Ａ／Ｄ変換器１と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
図５は、本発明に係る逐次比較型Ａ／Ｄ変換器の実施例２を説明するための回路構成図である。
本実施例２の逐次比較型Ａ／Ｄ変換器２は、図１に示した本実施例１の逐次比較型Ａ／Ｄ変換器１と比較して、電圧印加部１０７の代わりに、第２の制御部１０８を備えるところが異なる。なお、以下においては、図１に示した本実施例１の逐次比較型Ａ／Ｄ変換器１と同じ機能を有する構成要素には同一の符号を付し、その説明は省略する。
つまり、本実施例２の逐次比較型Ａ／Ｄ変換器は、比較器１０４からの判定出力信号ＤＯを変換して第１の制御部１０１に出力する第２の制御部１０８を備えたもので、アナログ入力信号Ａｉｎを、ｎビット（ｎは３以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換するものである。
第２の制御部１０８は、第１の制御部１０１からの制御信号ＣＴＲＬｘに応答して、コンパレータ１０４からの判定信号ＤＯから判定出力ＤＯ’を生成するものである。
第２の制御部１０８は、第１の制御部１０１からの制御信号ＣＴＲＬｘに応答して、コンパレータ１０４からの判定信号ＤＯから判定出力ＤＯ’を生成するものである。
第１の制御部１０１は、第２の制御部１０８からの判定出力ＤＯ’に応答して、制御信号ＣＴＲＬ（スイッチ群制御信号Ｃｔ１、電圧印加形態制御信号Ｃｔ２）とトリガクロックＣＬＫ及び制御信号ＣＴＲＬｘを生成するものである。
また、第１の制御部１０１は、トリガクロックＣＬＫをコンパレータ１０４及び出力レジスタ１０２に供給し、制御信号ＣＴＲＬｘを第２の制御部１０８に供給する。
コンパレータ１０４では、比較タイミングを制御するこのトリガクロックＣＬＫに同期して、ストレージノードＳＮの電圧ＶＳＮと参照電圧ノードの参照電圧ＶＣとの大小を判定し、ＶＳＮ＜ＶＣの場合は信号ＤＯ＝Ｈ（１）を出力し、ＶＳＮ＞ＶＣの場合は信号ＤＯ＝Ｌ（０）を出力して第２の制御部１０８に供給する。
また、第１の制御部１０１は、トリガクロックＣＬＫをコンパレータ１０４及び出力レジスタ１０２に供給し、制御信号ＣＴＲＬｘを第２の制御部１０８に供給する。
コンパレータ１０４では、比較タイミングを制御するこのトリガクロックＣＬＫに同期して、ストレージノードＳＮの電圧ＶＳＮと参照電圧ノードの参照電圧ＶＣとの大小を判定し、ＶＳＮ＜ＶＣの場合は信号ＤＯ＝Ｈ（１）を出力し、ＶＳＮ＞ＶＣの場合は信号ＤＯ＝Ｌ（０）を出力して第２の制御部１０８に供給する。
また、第２の制御部１０８は、コンパレータ１０４の出力する比較判定結果を示す判定信号ＤＯの値（ＤＯ１〜ＤＯｎ）がＨまたはＬの場合はＤＯ’＝ＤＯを出力し、判定信号ＤＯの値が不定の場合は制御信号ＣＴＲＬｘをトリガとしてＤＯ’＝「０」または「１」を強制的に出力する機能を有している。
一方、出力レジスタ１０２は、第２の制御部１０８の出力する信号ＤＯ’の値を保持する機能と、保持した判定結果に基づきｎビットのデジタル出力信号Ｖｏｕｔを出力する機能とを有している。
一方、出力レジスタ１０２は、第２の制御部１０８の出力する信号ＤＯ’の値を保持する機能と、保持した判定結果に基づきｎビットのデジタル出力信号Ｖｏｕｔを出力する機能とを有している。
以上の構成を有する図５に示した逐次比較型Ａ／Ｄ変換器の一つの特徴は、次のような点である。すなわち、図７を参照して説明した従来技術においては、コンパレータ５０４の判定時、すなわち、制御信号ＣＬＫの立ち上がりエッジ時刻においてＶＳＮ＝ＶＣとなるアナログ入力電圧Ａｉｎが入力された場合、コンパレータ５０４がメタステーブルに陥り、出力が不定となる可能性があったことに対し、図５に示した本実施例２では、コンパレータ１０４の判定時、すなわち、制御信号ＣＬＫの立ち上がりエッジ時刻においてＶＳＮ＝ＶＣとなるアナログ入力電圧Ａｉｎが入力された場合、制御信号ＣＬＫの立ち上がりエッジから一定の時刻後、例えば、０．５ｎｓ後に発行される制御信号ＣＴＲＬｘにより駆動される第２の制御部１０８により、不定の値であった判定信号ＤＯを出力する代わりに、強制的に「０」又は「１」の値を出力し、メタステーブルによる不定の値が解消される。
図６（ａ）乃至（ｅ）は、本発明の逐次比較型Ａ／Ｄ変換器におけるビット数が６の場合の動作を説明するための図で、図５に示した逐次比較型Ａ／Ｄ変換器２における或る入力Ａｉｎに関する被判定電圧（コンパレータへの比較入力信号）ＶＳＮの遷移，トリガクロック，コンパレータの判定出力信号の値及び上位６ビットの判定結果に基づく出力を例示している。なお、以下においては、図４（ａ）乃至（ｅ）に示した本実施例２の逐次比較型Ａ／Ｄ変換器２における第２判定の動作までと同じなので、その説明は省略する。
図６（ａ）は、被判定電圧である、ストレージノードＳＮの電圧ＶＳＮの反転極性の電圧をプロットした一例を示している。図６（ａ）において、縦軸が電圧、横軸が時間を表している。また、図６（ｂ）は、第１の制御部１０１から出力されるトリガクロックＣＬＫの変化の一例を示し、これはコンパレータ１０４における一定間隔の判定タイミングを表す図である。また、図６（ｃ）は、制御部１０８の判定出力信号ＤＯ’の値の一例を示す図である。
図６（ｂ）におけるトリガクロックＣＬＫのうち、第３判定立ち上がりクロック（図６（ａ）中、「３ｒｄ Ｊｕｄｇｅ」と表記のタイミング）が、コンパレータ１０４に入力される。
この第３判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。そして、この比較において、（０．０／８）×ＶＲ＜１ＬＳＢであるため、図６（ｅ）の制御信号ＣＴＲＬｘの立ち上がりタイミングに第２の制御部１０８によって０と変換され、図６（ｃ）に示すように、Ｄ３＝０が出力される。その結果、スイッチ群１０５＿３が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝（０．０／８）×ＶＲ−ＶＲ／８＝−（１．０／８）×ＶＲとなる。
この第３判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。そして、この比較において、（０．０／８）×ＶＲ＜１ＬＳＢであるため、図６（ｅ）の制御信号ＣＴＲＬｘの立ち上がりタイミングに第２の制御部１０８によって０と変換され、図６（ｃ）に示すように、Ｄ３＝０が出力される。その結果、スイッチ群１０５＿３が制御され、ストレージノードＳＮの電圧が、ＶＳＮ＝（０．０／８）×ＶＲ−ＶＲ／８＝−（１．０／８）×ＶＲとなる。
これ以降、同様の処理がｎ回まで繰り返され、第（ｎ＋１）判定立ち上がりクロックによってＤ（ｎ＋１）が決定され（ｎ＋１）ビットの逐次比較動作が完了すると、出力レジスタ１０２は、格納されたＤ１〜Ｄ（ｎ＋１）に基づき、（ｎ＋１）ビットのデジタル出力データをデジタル出力信号Ｖｏｕｔとして出力する。
図６（ｄ）は、上位５ビットの判定結果Ｄ１〜Ｄ５に基づいて出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。図６（ｃ）に示すように、上位５ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「０」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「１」となる。
図６（ｄ）は、上位５ビットの判定結果Ｄ１〜Ｄ５に基づいて出力されるデジタル出力信号Ｖｏｕｔの一例を示す図である。図６（ｃ）に示すように、上位５ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「０」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「１」となる。
図６（ｅ）は、制御信号ＣＴＲＬｘのタイミングチャートを表す図である。第３判定立ち上がりクロックの入力に応答して、コンパレータ１０４において、ストレージノードＳＮの電圧ＶＳＮと参照電圧ＶＣとが比較される。そして、この比較において、（０．０／８）×ＶＲ＜１ＬＳＢであるため、コンパレータ１０４は判定動作を行えず一時的にメタステーブルに陥るが、図６（ｅ）の制御信号ＣＴＲＬｘの立ち上がりタイミングに第２の制御部１０８によって０と変換され、メタステーブルによる不定の値が解消される。
本実施例２では、第２の制御部１０８により「０」に変換される場合について説明した。そのため、図６（ｃ）では、ＤＮ＝「１００１１」となったが、「１」に変換される場合は、ＤＮ＝「１０１００」となる。
これらはともにＡ／Ｄ変換器としての有効分解能以下（１ＬＳＢ以下）の入力時における結果であるため、ＤＮ＝「１００１１」又はＤＮ＝「１０１００」であることはどちらもＡ／Ｄ変換器の特性を劣化させる要因ではない。
以上のように、本実施例２の逐次比較型Ａ／Ｄ変換器では、従来と比較して、簡易な構成でメタステーブルに陥らない頑健な逐次比較型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）を提供することができる。また、簡易な構成の回路で実現できるため、半導体集積化におけるデザイン設計を容易に行うことができる。
これらはともにＡ／Ｄ変換器としての有効分解能以下（１ＬＳＢ以下）の入力時における結果であるため、ＤＮ＝「１００１１」又はＤＮ＝「１０１００」であることはどちらもＡ／Ｄ変換器の特性を劣化させる要因ではない。
以上のように、本実施例２の逐次比較型Ａ／Ｄ変換器では、従来と比較して、簡易な構成でメタステーブルに陥らない頑健な逐次比較型のＡ／Ｄ変換器（Ａ／Ｄコンバータ）を提供することができる。また、簡易な構成の回路で実現できるため、半導体集積化におけるデザイン設計を容易に行うことができる。
１，２ 逐次比較型Ａ／Ｄ変換器
１０１ 第１の制御部
１０２，５０２ 出力レジスタ
１０３ａ乃至１０３ｃ，１０３ｄ＿１乃至１０３ｆ＿ｎ−１，１０３ｄ＿ｘ，１０３ｅ＿ｘ，５０３ａ乃至５０３ｃ，５０３ｄ＿１乃至５０３ｆ＿ｎ−１ スイッチ
１０４，５０４ コンパレータ（比較器）
１０５＿１乃至１０５＿ｎ−１，１０５＿１乃至５０５＿ｎ−１ スイッチ群
１０６，５０６ キャパシタアレイ
１０６＿１乃至１０６＿ｎ，１０６＿ｘ，５０６＿１乃至５０６＿ｎ キャパシタ
１０７ 電圧印加部
１０８ 第２の制御部
５０１ 制御部
１０１ 第１の制御部
１０２，５０２ 出力レジスタ
１０３ａ乃至１０３ｃ，１０３ｄ＿１乃至１０３ｆ＿ｎ−１，１０３ｄ＿ｘ，１０３ｅ＿ｘ，５０３ａ乃至５０３ｃ，５０３ｄ＿１乃至５０３ｆ＿ｎ−１ スイッチ
１０４，５０４ コンパレータ（比較器）
１０５＿１乃至１０５＿ｎ−１，１０５＿１乃至５０５＿ｎ−１ スイッチ群
１０６，５０６ キャパシタアレイ
１０６＿１乃至１０６＿ｎ，１０６＿ｘ，５０６＿１乃至５０６＿ｎ キャパシタ
１０７ 電圧印加部
１０８ 第２の制御部
５０１ 制御部
Claims (12)
- 複数のキャパシタを有するキャパシタアレイと、
該キャパシタアレイに接続された複数のスイッチ群と、
前記キャパシタアレイに接続され、タイミング制御信号に応じて逐次比較して判定出力信号を得る比較器と、
該比較器による前記判定出力信号に応じて前記複数のスイッチ群を制御する制御信号を発生する第１の制御部とを備え、
前記比較器が、前記タイミング制御信号による比較タイミング時刻に前記判定出力信号が得られない場合に、前記比較タイミング時刻から所定の時間後に前記判定出力信号を得ることを特徴とする逐次比較型Ａ／Ｄ変換器。 - 前記キャパシタアレイの前記複数のキャパシタのうちの該当する各キャパシタにおける保持電圧と既定の参照電圧との逐次比較によって入力アナログ信号に対応するデジタル出力信号を得ることを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換器。
- 前記キャパシタアレイが、各一端側が共通の導体にそれぞれ接続された前記複数のキャパシタを有することを特徴とする請求項１又は２に記載の逐次比較型Ａ／Ｄ変換器。
- 前記複数のスイッチ群が、前記キャパシタアレイの前記複数のキャパシタのうちの該当する各キャパシタの他端にそれぞれ接続され、前記制御信号のスイッチ群制御信号に応じて前記逐次比較に適用するキャパシタを逐次選択的に切替えることを特徴とする請求項１，２又は３に記載の逐次比較型Ａ／Ｄ変換器。
- 前記比較器が、前記複数のスイッチ群によって選択されたキャパシタにおける保持電荷に基づく比較電圧と既定の参照電圧とを前記タイミング制御信号に応じて逐次比較し、比較結果に応じた判定出力信号を得ることを特徴とする請求項１乃至４のいずれかに記載の逐次比較型Ａ／Ｄ変換器。
- 前記第１の制御部が、前記比較器からの判定出力信号に応じて前記スイッチ群制御信号を生成することを特徴とする請求項１乃至５のいずれかに記載の逐次比較型Ａ／Ｄ変換器。
- 前記比較器における判定出力信号に応じて前記デジタル出力信号における最上位ビットを決定する出力レジスタを備えていることを特徴とする請求項１乃至６のいずれかに記載の逐次比較型Ａ／Ｄ変換器。
- 前記所定の時間を任意に設定するカウンタを備えていることを特徴とする請求項１乃至７のいずれかに記載の逐次比較型Ａ／Ｄ変換器。
- 非同期動作を行うことを特徴とする請求項１乃至８のいずれかに記載の逐次比較型Ａ／Ｄ変換器。
- 所定の電圧を前記比較電圧又は前記参照電圧に印加する電圧印加部を備えていることを特徴とする請求項１乃至９のいずれかに記載の逐次比較型Ａ／Ｄ変換器。
- 前記電圧印加部は、一端側が共通の導体に接続されたキャパシタと、該キャパシタの他端に接続されるスイッチ群とを備えていることを特徴とする請求項１０に記載の逐次比較型Ａ／Ｄ変換器。
- 前記比較器からの判定出力信号を変換して前記第１の制御部に出力する第２の制御部を備えていることを特徴とする請求項１乃至９のいずれかに記載の逐次比較型Ａ／Ｄ変換器。
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