JP2011199443A - 逐次比較型ａ／ｄコンバータ、および逐次比較型ａ／ｄコンバータの比較時間検出方法 - Google Patents

Abstract

【課題】Ａ／Ｄ変換時間をビットごとに最適化することで高速Ａ／Ｄ変換を図ることが可能な逐次比較型Ａ／Ｄコンバータ、および逐次比較型Ａ／Ｄ変換方法を提供すること。
【解決手段】下位ビットの比較電圧を出力する抵抗部を備える。サンプリング期間には、抵抗部は（１／２^Ｘ）分圧の比較電圧を出力し、上位ビットに対応する第Ｘ容量素子および下位ビットに対応する下位容量素子の入力端に供給する。比較期間には、第Ｘ容量素子の入力端を低位電圧線または高位電圧線に接続し、下位容量素子の入力端に抵抗部から出力される電圧を供給する。抵抗部では第３スイッチ部を導通してオフセット電圧を出力する。比較電圧からオフセット電圧を減じた疑似入力電圧がサンプリングされた状態を現出し、この状態で、出力端の電圧がサンプリング期間における電圧より高電圧になるまでの時間を計時する。
【選択図】図４

Description

本願に開示の技術は、逐次比較型Ａ／Ｄコンバータ、および逐次比較型Ａ／Ｄ変換方法に関し、変換時間の最適化を図る逐次比較型Ａ／Ｄコンバータ、および逐次比較型Ａ／Ｄ変換方法に関するものである。

逐次比較型Ａ／Ｄコンバータにおける高速化と高精度化との両立を図る技術として、Ａ／Ｄ変換時間を短縮し一方サンプリング時間を長くして、両者の時間比を調整する技術が開示されている（例えば、特許文献１など）。この技術は、比較的変換時間には余裕があることに着目し、サンプリング時間とビット変換時間とを独立に変更できるように構成したものである。

特開平４−２９０３１０号公報

開示されている背景技術では、サンプリング時間と変換時間とを独立に変更する機能を備えて、変換時間を短縮する一方でサンプリング時間を長くするものである。変換時間には余裕があることを前提としている。

ここで、逐次比較型Ａ／Ｄコンバータでは、Ａ／Ｄ変換動作に先立つサンプリング動作において、ビットごとに備えられている容量素子の一方の端子を一律に入力電圧に接続し各容量素子を充電する。その後、Ａ／Ｄ変換動作に移行する。各容量素子の一方の端子を入力電圧から切り離し、高位電位あるいは低位電位の何れかに接続する。この接続は、各ビットの論理値を確定するごとに切り替えられる。これにより各容量素子を介して電荷の移動が生ずる。その結果、共通に結線された各容量素子の他方の端子に現れる電圧に応じてビットごとの論理値が定まる。

このため、逐次比較型Ａ／Ｄコンバータにおいて、デジタル出力を構成するビットごとに逐次に変換が行われる場合、変換時間はビットごとに異なる場合が考えられる。Ａ／Ｄ変換時の各容量素子の一方の端子に接続される電位はビットごとに異なるからである。接続関係に応じて各容量素子を介して移動する電荷量も異なることとなり、電荷の移動に要する時間は接続関係の違いに応じて異なる。その結果として、Ａ／Ｄ変換されるビットに応じて変換時間が異なることが考えられる。

例えば、サンプリング動作後に最初に行われる最上位ビットのＡ／Ｄ変換では、全ての容量素子の一方の端子が入力電圧から高位電位あるいは低位電位に切り替えられる。全ての容量素子において一方の端子の電位が切り替わる結果、移動する電荷量は大きなものとなる。これに対して、最上位ビットから１ビット下位ビットのＡ／Ｄ変換が行われる際には、一方の端子の電位が切り替わる容量素子は、変換の対象となっているビットの容量素子である。移動する電荷量は大きなものとはならない。

Ａ／Ｄ変換ごとに容量素子を介して移動する電荷量が異なり、電荷移動に要する時間も異なる。背景技術では、ビットごとに変換時間が異なることに関して記載はなく、ビット位置に関わらず一律の変換時間を割り当てているにすぎない。各ビットの変換時間を最も時間を要する変換時間に合わせざるを得ず、高速化を十分に図ることができないという課題を有している。

本願に開示される技術は、上記の課題に鑑み提案されたものであって、Ａ／Ｄ変換時間をビットごとに最適化することで高速Ａ／Ｄ変換を図ることが可能な逐次比較型Ａ／Ｄコンバータ、および逐次比較型Ａ／Ｄ変換方法を提供することを目的とする。

本願に開示される一の技術に係る逐次比較型Ａ／Ｄコンバータでは、Ｎビットの分解能を有する逐次比較型Ａ／Ｄコンバータに関するものである。第Ｘビット（Ｘ＝１〜Ｍ＋１）の各々のビットに対して降べきに対応して基本容量値の２^{（Ｍ―Ｘ）}倍の容量値を有する第Ｘ容量素子と、基本容量値を有する下位容量素子とは、出力端が共通に接続されている。また、低位電圧線と高位電圧線との間には抵抗部が接続されている。抵抗部は第Ｍ〜第Ｎビットの変換に供される分圧出力端子を有しており、２^{（Ｎ−Ｍ）}等分された各々の分割点および高位電圧線のうち何れかに接続される。各第Ｘ容量素子の入力端は、第１スイッチ部を介して、入力電圧線、低位電圧線、高位電圧線、および分圧出力端子の何れかに接続される。下位容量素子の入力端は、第２スイッチ部を介して、入力電圧線と分圧出力端子との何れかに接続される。抵抗部は、第３スイッチ部を介して、分圧出力端子に低位電圧線と隣接の分割点との間の抵抗片を分割した点が接続される。ここで、第３スイッチ部を介する接続は、２^{（Ｎ−Ｍ）}等分された各々の分割点および高位電圧線への接続と択一的である。第Ｘビットの比較時間をビットごとに検出する検出動作モードにおいて、サンプリング期間には、抵抗部は分圧出力端子に（１／２^Ｘ）分圧の比較電圧を出力し、第１スイッチ部および第２スイッチ部を分圧出力端子に接続する。これにより、第Ｘ容量素子および下位容量素子の入力端に前記比較電圧が入力される。比較期間には、第１スイッチ部を低位電圧線または高位電圧線に接続し、第２スイッチ部を分圧出力端子に接続し、第３スイッチ部を導通する。この状態で、出力端の電圧がサンプリング期間における電圧より高電圧になるまでの時間を計時する。

また、本願に開示される他の技術に係る逐次比較型Ａ／Ｄコンバータは、Ｎビットの分解能を有する逐次比較型Ａ／Ｄコンバータに関するものである。第Ｘ容量素子、抵抗部、下位容量素子、第１スイッチ部、および第２スイッチ部に関しては、一の技術に係る逐次比較型Ａ／Ｄコンバータと同様である。抵抗部は、第３スイッチ部を介して、分圧出力端子に（１／２^Ｘ）分圧の電圧が出力される分割点から１ＬＳＢの電圧幅より小さいオフセット電圧が減算あるいは加算される疑似入力電圧を出力する位置が接続される。また、第４スイッチ部を介して、分圧出力端子に低位電圧線が接続される。ここで、第３スイッチ部を介する接続、第４スイッチ部を介する接続、および２^{（Ｎ−Ｍ）}等分された各々の分割点および高位電圧線への接続は、択一的である。第Ｘビットの比較時間をビットごとに検出する検出動作モードにおいて、サンプリング期間には、第３スイッチ部を導通して分圧出力端子に疑似入力電圧を出力し、第１スイッチ部および第２スイッチ部を分圧出力端子に接続する。これにより、第Ｘ容量素子および下位容量素子の入力端に疑似入力電圧が入力される。比較期間には、第１スイッチ部を低位電圧線または高位電圧線に接続し、第２スイッチ部を分圧出力端子に接続し、第４スイッチ部を導通する。この状態で、出力端の電圧がサンプリング期間における電圧より、オフセット電圧が減算される場合には高電圧になるまでの時間を計時し、オフセット電圧が加算される場合には低電圧になるまでの時間を計時する。

本願に開示される技術によれば、下位第Ｍ〜第Ｎビットの変換に供される抵抗部を利用して疑似入力電圧およびオフセット電圧を供給することにより、上位第１〜第（Ｍ＋１）ビットに対する逐次比較の比較時間をビットごとに検出することにより、上位第１〜第（Ｍ＋１）ビットの比較時間をビットごとに最適化することができる。

実施形態のＡ／Ｄコンバータについてサンプリング状態を示す回路図である。 実施形態のＡ／Ｄコンバータについて比較状態（第１ビット）を示す回路図である。 実施形態のＡ／Ｄコンバータについて比較状態（第２ビット）を示す回路図である。 下位ビットの比較電圧を出力する抵抗部の回路図である。 逐次比較を行う際のビットごとの電圧条件を示す図である。 比較時間の検出を行うフロー図である。 他の実施形態の下位ビットの比較電圧を出力する抵抗部を示す回路図である。

以下の説明では、１０ビットの逐次比較型Ａ／Ｄコンバータを例にとり説明する。実施形態で例示するＡ／Ｄコンバータは、下位５ビットの比較電圧を抵抗部により出力する。図１がサンプリング状態を示す結線図である。図２が第１ビット（ＭＳＢ）の比較状態を示す結線図である。図３が第２ビット（２ＳＢ）の比較状態を示す結線図である。

先ず、逐次比較型Ａ／Ｄコンバータ１（図１〜３）の回路構成について説明する。上位５ビットの各々に対応する第１〜第５容量素子１１〜１５、および下位５ビットの逐次比較用に備えられる下位容量素子１６は、出力端ＶＯＵＴが共通に接続されている。第１〜第５容量素子１１〜１５は、各々の容量値が対応するビットの昇べきに順に２のべき乗の差異を有して大きくなる。すなわち、第５ビットに対応する第５容量素子１５が基本容量値Ｃであるとすると、第４〜第１ビットの各々に対応する第４〜第１容量素子１４〜１１の容量素子は、各々、２Ｃ、２^２Ｃ、２^３Ｃ、２^４Ｃである。下位容量素子１６の容量値は、第１容量素子１１の容量値と同じ基本容量値Ｃである。

第１〜第５容量素子１１〜１５の入力端は、第１スイッチ部１８を介して、入力電圧線ＶＩＮ、低位電圧線ＶＲＬ、高位電圧線ＶＲＨ、または分圧出力端子（ＲＯＵＴ）（後述）の何れかに接続される。下位容量素子１６の入力端は、第２スイッチ部１９を介して、入力電圧線ＶＩＮまたは分圧出力端子（ＲＯＵＴ）の何れかに接続される。

ここで、低位電圧線ＶＲＬは低位側の基準電圧である。例えば、接地電位が該当する。高位電圧線ＶＲＨは、逐次比較型Ａ／Ｄコンバータ１に入力される入力電圧ＶＩＮのダイナミックレンジである。以下の説明では、３Ｖを例示する。

分圧出力端子（ＲＯＵＴ）は、抵抗部１７の出力端子である。抵抗部１７の低位側端子（ＶＬ）に低位電圧線ＶＲＬが接続され、高位側端子（ＶＨ）に高位電圧線ＶＲＨが接続される。図４に抵抗部１７の主な構成を示す。低位側端子（ＶＬ）と高位側端子（ＶＨ）との間には、抵抗列が接続されている。この抵抗列は、３２等分され各々にスイッチＳ１〜Ｓ３２を介して分圧出力端子（ＲＯＵＴ）に接続される。ここで、３２＝２^５であり、これにより、下位５ビットの比較電圧が分圧出力端子（ＲＯＵＴ）から出力される。また、低位側端子（ＶＬ）とスイッチＳ３２との間に接続される抵抗片Ｒ３２を２等分に分割する分割点と、分圧出力端子（ＲＯＵＴ）との間に、第３スイッチ部２１が接続される。

共通に接続された出力端ＶＯＵＴは比較器２０の反転入力端子に接続されている。また、スイッチ１０を介して抵抗部１７の参照電圧端子（ＶＲ）に接続される。参照電圧端子（ＶＲ）からは参照電圧ＶＲが出力される。参照電圧端子（ＶＲ）は比較器２０の反転入力端子に接続されている。比較器２０の出力により比較が行われるタイミングを検出する。

次に、比較時間の検出動作について説明する。サンプリング期間には、図１に示す接続とされる。第１スイッチ部１８および第２スイッチ部１９は、第１〜第５容量素子１１〜１５および下位容量素子１６の入力端を分圧出力端子（ＲＯＵＴ）に接続する。このとき、分圧出力端子（ＲＯＵＴ）には、第１〜第５ビット（ＭＳＢ）〜（５ＳＢ）の比較時の比較電圧が出力される。具体的には、図５に示す電圧が分圧出力端子（ＲＯＵＴ）から出力される。第１ビット（ＭＳＢ）の比較の際には（１／２）ＶＲＨ、第２ビット（２ＳＢ）の比較の際には（１／４）ＶＲＨ、第３ビット（３ＳＢ）の比較の際には（１／８）ＶＲＨ、第４ビット（４ＳＢ）の比較の際には（１／１６）ＶＲＨ、第５ビット（５ＳＢ）の比較の際には（１／３２）ＶＲＨが出力される。サンプリング時にはスイッチ１０は導通状態とされ、出力端ＶＯＵＴに参照電圧ＶＲを供給する。比較器２０の入力端子間は同電位である。

サンプリング状態において各容量素子に充電される電荷量（Ｑ）は、以下のとおりである。
Ｑ＝１６Ｃ・（ＶＲ−ＲＯＵＴ）＋８Ｃ・（ＶＲ−ＲＯＵＴ）＋４Ｃ・（ＶＲ−ＲＯＵＴ）＋２Ｃ・（ＶＲ−ＲＯＵＴ）＋Ｃ・（ＶＲ−ＲＯＵＴ）＋Ｃ・（ＶＲ−ＲＯＵＴ）
＝３２Ｃ・ＶＲ−３２Ｃ・ＲＯＵＴ

したがって、比較対象が第１〜第５ビット（ＭＳＢ）〜（５ＳＢ）の各々での電荷量（Ｑ（ＭＳＢ）〜Ｑ（５ＳＢ））は、
Ｑ（ＭＳＢ）＝３２Ｃ・ＶＲ−（３２／２）Ｃ・ＶＲＨ
Ｑ（２ＳＢ）＝３２Ｃ・ＶＲ−（３２／４）Ｃ・ＶＲＨ
Ｑ（３ＳＢ）＝３２Ｃ・ＶＲ−（３２／８）Ｃ・ＶＲＨ
Ｑ（４ＳＢ）＝３２Ｃ・ＶＲ−（３２／１６）Ｃ・ＶＲＨ
Ｑ（５ＳＢ）＝３２Ｃ・ＶＲ−（３２／３２）Ｃ・ＶＲＨ

ここで、Ｃは基本容量値、ＶＲは参照電圧値、ＶＯＵＴは出力端の電圧、ＲＯＵＴは分圧出力端子（ＲＯＵＴ）から出力される電圧である。

逐次比較動作では、この比較電圧に対して入力電圧の高低をビットごとに比較する動作を行う。電圧が分圧出力端子（ＲＯＵＴ）から出力される電圧は、逐次比較動作において電圧比較の境界となる比較電圧と同じ電圧である。

比較期間には、図２または図３に示す接続とされる。図２が第１ビット（ＭＳＢ）に対応する比較であり、図３が第２ビット（２ＳＢ）に対応する比較である。第１スイッチ部１８は、比較対象となるビットに対応する容量素子（図２では第１容量素子１１、図３では第２容量素子１２）の入力端を高位電圧線ＶＲＨに接続し、その他の容量素子（図２では第２〜第５容量素子１２〜１５、図３では第１、第３〜第５容量素子１１、１２〜１５）の入力端を低位電圧線ＶＲＬに接続する。図示はしないが第３〜第５ビットについても同様である。すなわち、各々の対象ビットに対応する容量素子の入力端が高位電圧線ＶＲＨに接続され、それ以外の入力端は低位電圧線ＶＲＬに接続される。第２スイッチ部１９は、下位容量素子１６の入力端を分圧出力端子（ＲＯＵＴ）に接続する。また、比較状態では、スイッチ１０は非導通である。これにより、第１〜第５容量素子１１〜１５、および下位容量素子１６に充電された電荷量はサンプリング時の電荷量に保持される。

比較状態では、抵抗部１７は第３スイッチ部２１が導通する。分圧出力端子（ＲＯＵＴ）からは（１／２）（１／３２）ＶＲＨ＝（１／６４）ＶＲＨの電圧が出力される。

以上から、比較状態において電荷量を示す式は以下のとおりである。
Ｑ（ＭＳＢ）＝１６Ｃ・（ＶＯＵＴ−ＶＲＨ）＋（８＋４＋２＋１）Ｃ・（ＶＯＵＴ−ＶＲＬ）＋Ｃ・（ＶＯＵＴ−ＲＯＵＴ）
＝３２Ｃ・ＶＯＵＴ−１６Ｃ・ＶＲＨ−Ｃ（１／６４）ＶＲＨ
Ｑ（２ＳＢ）＝８Ｃ・（ＶＯＵＴ−ＶＲＨ）＋（１６＋４＋２＋１）Ｃ・（ＶＯＵＴ−ＶＲＬ）＋Ｃ・（ＶＯＵＴ−ＲＯＵＴ）
＝３２Ｃ・ＶＯＵＴ−８Ｃ・ＶＲＨ−Ｃ（１／６４）ＶＲＨ
Ｑ（３ＳＢ）＝４Ｃ・（ＶＯＵＴ−ＶＲＨ）＋（１６＋８＋２＋１）Ｃ・（ＶＯＵＴ−ＶＲＬ）＋Ｃ・（ＶＯＵＴ−ＲＯＵＴ）
＝３２Ｃ・ＶＯＵＴ−４Ｃ・ＶＲＨ−Ｃ（１／６４）ＶＲＨ
Ｑ（４ＳＢ）＝２Ｃ・（ＶＯＵＴ−ＶＲＨ）＋（１６＋８＋４＋１）Ｃ・（ＶＯＵＴ−ＶＲＬ）＋Ｃ・（ＶＯＵＴ−ＲＯＵＴ）
＝３２Ｃ・ＶＯＵＴ−２Ｃ・ＶＲＨ−Ｃ（１／６４）ＶＲＨ
Ｑ（５ＳＢ）＝Ｃ・（ＶＯＵＴ−ＶＲＨ）＋（１６＋８＋４＋２）Ｃ・（ＶＯＵＴ−ＶＲＬ）＋Ｃ・（ＶＯＵＴ−ＲＯＵＴ）
＝３２Ｃ・ＶＯＵＴ−Ｃ・ＶＲＨ−Ｃ（１／６４）ＶＲＨ

ここで、Ｃは基本容量値、ＶＲＨは高位電圧線ＶＲＨの電圧である。実施形態では３Ｖとして例示している。ＶＲＬは低位電圧線ＶＲＬの電圧である。実施形態では接地電位（０Ｖ）としている。

サンプリング時と比較時とで蓄積電荷量は不変であるため、両者を等しいとして式を変形すると、
第１ビット（ＭＳＢ）の場合、
ＶＯＵＴ−ＶＲ＝（１／２）ＶＲＨ−（（１／２）−（１／３２）（１／６４））ＶＲＨ
＝（１／３２）（１／６４）ＶＲＨ
第２ビット（２ＳＢ）の場合、
ＶＯＵＴ−ＶＲ＝（１／４）ＶＲＨ−（（１／４）−（１／３２）（１／６４））ＶＲＨ
＝（１／３２）（１／６４）ＶＲＨ
第３ビット（３ＳＢ）の場合、
ＶＯＵＴ−ＶＲ＝（１／８）ＶＲＨ−（（１／８）−（１／３２）（１／６４））ＶＲＨ
＝（１／３２）（１／６４）ＶＲＨ
第４ビット（４ＳＢ）の場合、
ＶＯＵＴ−ＶＲ＝（１／１６）ＶＲＨ−（（１／１６）−（１／３２）（１／６４））ＶＲＨ
＝（１／３２）（１／６４）ＶＲＨ
第５ビット（５ＳＢ）の場合、
ＶＯＵＴ−ＶＲ＝（１／３２）ＶＲＨ−（（１／３２）−（１／３２）（１／６４））ＶＲＨ
＝（１／３２）（１／６４）ＶＲＨ
となる。

ＶＯＵＴはＶＲに対して（１／３２）（１／６４）ＶＲＨだけ大きな値となる。ここで、ＶＲを１．５Ｖとすれば、ＶＲＨ＝３Ｖより、（１／３２）（１／６４）ＶＲＨ＝０．００１４６５Ｖとなり、ＶＯＵＴ＝１．５０１４６５Ｖとなる（図５）。比較器２０は、比較動作が完了することに応じてローレベルを出力する。

（１／３２）（１／６４）ＶＲＨ＝（１／２）（１／１０２４）ＶＲＨ＝（１／２）（１／２^１０）ＶＲＨである。これは、１ＬＳＢの半分の電圧である。サンプリング時に第１〜第５容量素子１１〜１５、および下位容量素子１６の入力端に、比較電圧と同電圧の電圧を分圧出力端子（ＲＯＵＴ）から供給したところ、比較時に、下位容量素子１６の入力端に分圧出力端子（ＲＯＵＴ）から１ＬＳＢの半分の電圧を供給する。これは、オフセット電圧としてサンプリング時に供給した比較電圧から減ずる電圧が入力された場合をシミュレートするものである。比較電圧から１ＬＳＢの半分の電圧だけ低い電圧が入力された場合の比較動作を行うものである。比較電圧との差異が１ＬＳＢの電圧以下となり僅少な電圧差の条件での比較動作を行うこととなる。比較結果の出力を得るために時間を要する場合をシミュレートすることができる。

また、全ての入力端に分圧出力端子（ＲＯＵＴ）を接続するサンプリング状態（図１）から、図２や図３に代表される対象ビットに対応する容量素子の入力端にのみ高位電圧線ＶＲＨを接続し他の入力端には低位電圧線ＶＲＬを接続することにより、サンプリング状態から比較状態に移行する場合の各容量素子の電圧関係が大きく異なることとなる。電圧関係の変更に伴う電荷の移動が最も多い場合をシミュレートすることができる。

以上説明した比較動作を行うことにより、上位の第１〜第５ビットの比較時間の検出動作の処理について説明する。図６が処理フローである。

比較時間の検出動作が起動されると、比較時間を検出する対象のビットを更新する、あるいは検出動作の起動後にあっては対象ビットを初期化する（Ｓ１）。この場合、対象ビットの選択順序は特に制限はないものの、第１ビット（ＭＳＢ）から降べきに検出することが一般的である。

次に、比較ビットを初期化する（Ｓ２）。対象ビットのビット位置に関わらず、図６の処理フローでは、常に、初期化されたビットでの比較時間の検出を経て対象ビットの比較時間を検出する処理を行う。実使用状態に近い動作での検出を行うためである。この場合、通常動作においては、第１ビット（ＭＳＢ）から降べきに逐次比較を行うことが一般的である。このため、初期化されるビットとしては第１ビット（ＭＳＢ）とすることが考えられる。

検出すべきビットが決定されたら、サンプリング状態で分圧出力端子（ＲＯＵＴ）から出力する電圧ＲＯＵＴの設定を行う（Ｓ４）。図５において既述したように、比較されるビット（第１〜第５ビット（ＭＳＢ）〜（５ＳＢ））に応じて、（１／２）ＶＲＨ、（１／２^２）ＶＲＨ、（１／２^３）ＶＲＨ、（１／２^４）ＶＲＨ、（１／２^５）ＶＲＨの電圧値を出力する。また、比較時間を設定する（Ｓ５）。ここでは、比較時間の初期値を設定する。後述するように、比較時の所望の比較結果が得られない場合、比較時間を順次長くしていく。設定の後、サンプリング動作を行う（Ｓ６）。図１の結線により各容量素子の入力端に分圧出力端子（ＲＯＵＴ）から出力される電圧ＲＯＵＴを供給して容量素子に電荷を充電するものである。

サンプリングの完了後、比較動作に移行する。先ず、比較時に分圧出力端子（ＲＯＵＴ）から出力する電圧ＲＯＵＴを設定する（Ｓ７）。図５において既述したように、（１／６４）ＶＲＨ）が設定される。

図２、３に例示した結線により比較動作を行い（Ｓ８）、設定されている比較時間の経過後、比較器２０（図２、３）から所望の比較結果が出力されるか否かを判断する（Ｓ９）。既述の実施形態では、比較電圧からオフセット電圧分を減じた電圧が入力されることをシミュレートするため、比較器２０から出力される比較結果の期待値はローレベルである。

比較結果として期待値が得られない場合（Ｓ９：Ｎ）、設定されている比較時間が最大値であるか否かを判断し（Ｓ１０）、最大値ではない場合（Ｓ１０：Ｎ）、設定時間を更新して長くし（Ｓ１１）、処理（Ｓ４）に戻って、検出動作フローを繰り返す。設定時間が最大値であれば（Ｓ１０：Ｎ）、所望の比較結果は得られないとして処理を終了する。

比較結果として期待値が得られた場合（Ｓ９：Ｙ）、設定されている比較時間を比較ビットの最適化された比較時間としてレジスタ等の記憶手段に格納する。このビットが対象ビットであれば（Ｓ１２：Ｙ）、対象ビットの全てについて比較時間の検出が終了した否かを判断する（Ｓ１４）。全ての対象ビットについて検出されているのであれば（Ｓ１４：Ｙ）、処理を終了するが、未だ未検出のビットがあれば（Ｓ１４：Ｎ）、処理（Ｓ２）に戻って検出動作を継続する。

比較結果が得られたビット（Ｓ９：Ｙ）が対象ビットではない場合（Ｓ１２：Ｎ）、比較ビットを更新して（Ｓ１３）、処理（Ｓ８）に戻り、比較動作を継続する。

ここで、比較時間の設定は、種々の方式が考えられる。比較期間が１クロックに設定されている回路構成においては、比較時間の長短はクロックの分周比で行う。設定されている比較時間で期待された比較結果を得られない場合、分周比を増加させクロック周期を伸長する。周期の伸張されたクロックで再度比較動作を行う。比較結果として期待値が得られたときの分周比データを格納する。通常の比較動作では、比較されるビットごとに格納されている分周比データを読み出し、各々のビットで最適化された周期のクロックにより１クロックでの比較動作を行う。この場合、回路構成上実現可能な分周比の範囲内で時間設定を行うことができる。

また、クロック周期は固定とし、比較動作に必要な時間としてクロック数を同厳する方法も考えられる。期待した比較結果が得られない場合には、比較時間として１クロック多くの時間を割り当てる。期待される比較結果が得られたときのクロック数をビットごとに格納しておく。通常の比較動作では、比較されるビットごとに格納されているクロック数を読み出し、各々のビットで最適化されたクロック数で比較動作を行う。この場合、クロック数をカウントするカウンタ等の構成の範囲内で時間調整を行うことができる。

図７は他の実施形態に適用される抵抗部１７ａの要部である。３２分割するスイッチＳ１〜Ｓ３２のうち、スイッチＳ１６とその周辺の構成図である。スイッチＳ１６は、１６分割される位置にある。スイッチＳ１６が選択されると、分圧出力端子（ＲＯＵＴ）から（１６／３２）ＶＲＨが出力される。（１６／３２）ＶＲＨ（（１／２）ＶＲＨ）は、第１ビット（ＭＳＢ）を比較する際の比較電圧である。スイッチＳ１６の両端であって１ＬＳＢの電圧未満の位置に、第３スイッチ部２２、２３を備える。更に、図示はされていないが、第２〜第５ビット（２ＳＢ）〜（５ＳＢ）の比較電圧に対応するスイッチの両端にも、同様に第３スイッチ部を備える。また、低位側端子（ＶＬ）に第４スイッチ部２４を備える。

第３スイッチ部２２は、比較電圧に１ＬＳＢの電圧の（１／２）の電圧のオフセットが加算された電圧を分圧出力端子（ＲＯＵＴ）に出力する。第３スイッチ部２３は、比較電圧に１ＬＳＢの電圧の（１／２）の電圧のオフセットが減算された電圧を分圧出力端子（ＲＯＵＴ）に出力する。図１に示すサンプリング時に何れか一方の第３スイッチ部を導通することで、比較電圧に対してオフセットが加減された電圧が各容量素子の入力端に供給される。これにより、図２、３等に例示される比較時には、第４スイッチ部２４を導通することにより、分圧出力端子（ＲＯＵＴ）に低位時基準電圧線ＶＲＬを接続してやれば、通常の比較動作と同じ電圧関係を有して、比較電圧にオフセットが加減された電圧の比較動作を行うことができる。

比較電圧と同じ電圧を入力される場合には、比較動作が正しくできないところ、１ＬＳＢの電圧未満という僅少なオフセットを含む電圧が入力されるため、比較動作を行うことができる。この場合、比較電圧に対する電圧差が僅少であるため、比較動作として厳しい条件が設定されることとなり、最悪条件での比較動作をシミュレートすることができる。

ここで、実施形態では、Ｍ＝５、Ｎ＝１０の場合を例示している。第１〜第５ビット（ＭＳＢ）〜（５ＳＢ）は、第Ｘビット（Ｘ＝１〜Ｍ＋１）の一例であり、第１〜第５容量素子１１〜１５は、第Ｘ棟梁素子の一例である。

以上、詳細に説明したように、実施形態によれば、下位５ビットの比較電圧を出力する抵抗部１７を利用して疑似的に入力電圧を分圧出力端子（ＲＯＵＴ）に出力する。サンプリング時には、出力される電圧ＲＯＵＴは比較対象のビットに対応する比較電圧と同じ電圧である。この電圧が、第１〜第５容量素子１１〜１５および下位容量素子１６の入力端に供給される。比較時には、出力される電圧ＲＯＵＴは抵抗部１７に備えられる第３スイッチ部２１の導通により出力される。（１／６４）ＶＲＨの電圧である。この電圧が下位容量素子１６の入力端に供給される。第１〜第５容量素子１１〜１５の入力端には、対象ビットに対応する容量素子の入力端には高位電圧線ＶＲＨが接続され、その他の入力電圧には低位電圧線ＶＲＬが接続される。

比較時に下位容量素子１６の入力端に供給される（１／６４）ＶＲＨの電圧は、下位容量素子１６を介して１ＬＳＢの電圧の（１／２）の電圧に減殺されて、サンプリング時に供給された比較電圧から減ぜられるオフセット電圧として働く。これにより、本実施形態によれば、入力電圧として比較電圧から１ＬＳＢ未満の電圧が減ぜられた電圧が入力される状態をシミュレートすることとなる。比較電圧との差異が１ＬＳＢの電圧未満と僅少であることより、比較動作に時間を要する厳しい入力条件での比較動作をシミュレートすることとなる。

以上に説明したサンプリングおよび比較の動作により、対象ビットごとに比較時間の検出動作を行う。図６が検出動作のフローである。設定された比較時間内に期待された比較結果を得られるか否かの判断を行い、期待した比較結果が得られない場合には、順次、比較時間を伸長して比較動作を繰り返す。期待して比較結果が得られた際に設定されている比較時間を対象ビットの比較時間として検出することができる。

また、比較時間の検出動作においては、対象ビットのビット位置に関わらず、第１ビット（ＭＳＢ）から降べきに対象ビットまでの各ビットに対してサンプリングおよび比較動作を行う。これにより、比較時間の検出動作のフローを、実使用時の比較動作を再現しながら行うことができる。

他の実施形態では、抵抗部１７に備えられる第３スイッチ部２２、２３を、比較電圧を出力するスイッチに対して、オフセット電圧を加算および減算する位置に、１ＬＳＢの電圧の（１／２）の電圧が出力される位置に備える構成である。図７においては、スイッチＳ１６の両端に備える場合を例示している。各比較電圧を出力するスイッチに対して備えることができる。また、図７では、比較電圧の両側に備える場合を例示しているが、何れか一方に備えることも可能である。

比較電圧に対してオフセットを加減する位置に第３スイッチ部２２、２３を備え、サンプリング時に何れか一方の第３スイッチ部２２、２３を導通するので、各容量素子１１〜１６の入力端に入力される電圧は、比較電圧から１ＬＳＢの電圧の（１／２）の電圧のオフセット電圧を有する電圧となる。比較時においては、抵抗部１７の第４スイッチ部２４が導通して、下位容量素子１６の入力端には低位電圧線ＶＲＬが接続されることになる。他の容量素子１１〜１５の入力端は前述の実施形態の場合と同様である。これは通常の比較時の結線と同様の結線となる。

すなわち、サンプリング時に入力された１ＬＳＢの電圧未満のオフセット電圧を有する電圧について比較動作が行われる。前述の実施形態の場合と同様に、比較電圧に対して僅少な電圧差を有する電圧に対して比較動作が行われることとなる。順次、比較時間を伸長して対象ビットごとに比較時間を検出する動作については同様である。

他の実施形態では、比較電圧に対して高電圧側および低電圧側の何れの方向にもオフセットを付与することができる。何れの方向への比較動作に対しても比較時間の検出を行うことができる。両方に対して検出された場合は、より長い時間を対象ビットの比較時間として格納すればよい。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、第３スイッチ部２１は、抵抗部１７において抵抗片Ｒ３２を２等分に分割する分割点に備えることに限定されるものではない。また、第３スイッチ部２２、２３は、比較電圧に１ＬＳＢの電圧の（１／２）の電圧のオフセットが加減される電圧が出力される位置に備えることに限定されない。第３スイッチ部２１は、抵抗片Ｒ３２を分割するものであればよく、第３スイッチ部２２、２３は、比較電圧に１ＬＳＢの電圧未満の電圧オフセットが得られるものであればよい。
また、下位ビット比較時間には下位容量素子１６の入力端に電圧が印加される。この場合の比較時間は、第５容量素子１５の入力端に高位電圧線ＶＲＨが接続される場合に検出される時間を適用すればよい。第５容量素子１５と下位容量素子１６とは容量値が同じであるからである。

１ 逐次比較型Ａ／Ｄコンバータ
１１〜１５ 第１〜第５容量素子
１６ 下位容量素子
１７ 抵抗部
１８ 第１スイッチ部
１９ 第２スイッチ部
２０ 比較器
２１、２２、２３ 第３スイッチ部
２４ 第４スイッチ部
ＶＩＮ 入力電圧線
ＶＲＨ 高位電圧線
ＶＲＬ 低位電圧線
ＶＯＵＴ 出力端
（ＭＳＢ）〜（５ＳＢ） 第１〜第５ビット
（ＲＯＵＴ） 分圧出力端子
（ＶＲ） 参照電圧端子

Claims (7)

1. Ｎビットの分解能を有する逐次比較型Ａ／Ｄコンバータであって、
   第Ｘビット（Ｘ＝１〜Ｍ＋１）の各々のビットに対して降べきに対応して基本容量値の２^{（Ｍ−Ｘ）}倍の容量値を有し、出力端が共通に接続されてなる第Ｘ容量素子と、
   低位電圧線と高位電圧線との間に接続され、第Ｍ〜第Ｎビットの変換に供される抵抗列であって、２^{（Ｎ−Ｍ）}等分された各々の分割点および前記高位電圧線のうち何れかに接続される分圧出力端子を有する抵抗部と、
   前記基本容量値を有し、出力端が前記第Ｘ容量素子の出力端に接続されてなる下位容量素子と、
   前記第Ｘ容量素子の入力端を、前記第Ｘ容量素子ごとに、入力電圧線と前記低位電圧線と前記高位電圧線と前記分圧出力端子との何れかに接続する第１スイッチ部と、
   前記下位容量素子の入力端を、前記入力電圧線と前記分圧出力端子との何れかに接続する第２スイッチ部と、
   前記抵抗部は、前記分圧出力端子に、２^{（Ｎ−Ｍ）}等分された各々の分割点および前記高位電圧線に代えて、前記低位電圧線と隣接の前記分割点との間の抵抗片を分割して接続する第３スイッチ部とを備え、
   前記第Ｘビットの比較時間をビットごとに検出する検出動作モードにおいて、
   サンプリング期間には、前記抵抗部は前記分圧出力端子に（１／２^Ｘ）分圧の比較電圧を出力し、前記第１スイッチ部および前記第２スイッチ部を前記分圧出力端子に接続して、前記第Ｘ容量素子および前記下位容量素子の入力端に前記比較電圧を入力し、
   比較期間には、前記第１スイッチ部を前記低位電圧線または前記高位電圧線に接続し、前記第２スイッチ部を前記分圧出力端子に接続し、前記第３スイッチ部を導通して、前記出力端の電圧が前記サンプリング期間における電圧より高電圧になるまでの時間を計時することを特徴とする逐次比較型Ａ／Ｄコンバータ。
2. 前記第３スイッチ部は、前記抵抗片を２等分することを特徴とする請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
3. Ｎビットの分解能を有する逐次比較型Ａ／Ｄコンバータであって、
   第Ｘビット（Ｘ＝１〜Ｍ＋１）の各々のビットに対して降べきに対応して基本容量値の２^{（Ｍ−Ｘ）}倍の容量値を有し、出力端が共通に接続されてなる第Ｘ容量素子と、
   低位電圧線と高位電圧線との間に接続され、第Ｍ〜第Ｎビットの変換に供される抵抗列であって、２^{（Ｎ−Ｍ）}等分された各々の分割点および前記高位電圧線のうち何れかに接続される分圧出力端子を有する抵抗部と、
   前記基本容量値を有し、出力端が前記第Ｘ容量素子の出力端に接続されてなる下位容量素子と、
   前記第Ｘ容量素子の入力端を、前記第Ｘ容量素子ごとに、入力電圧線と前記低位電圧線と前記高位電圧線と前記分圧出力端子との何れかに接続する第１スイッチ部と、
   前記下位容量素子の入力端を、前記入力電圧線と前記分圧出力端子との何れかに接続する第２スイッチ部と、
   前記抵抗部は、前記分圧出力端子に、２^{（Ｎ−Ｍ）}等分された各々の分割点および前記高位電圧線に代えて、互いに択一的に導通するスイッチ部であって、（１／２^Ｘ）分圧の電圧が出力される分割点から１ＬＳＢの電圧幅より小さいオフセット電圧が減算あるいは加算される疑似入力電圧を出力する位置を接続する第３スイッチ部と、前記低位電圧線を接続する第４スイッチ部とを備え、
   前記第Ｘビットの比較時間をビットごとに検出する検出動作モードにおいて、
   前記サンプリング期間には、前記第３スイッチ部を導通して前記分圧出力端子に前記疑似入力電圧を出力し、前記第１スイッチ部および前記第２スイッチ部を前記分圧出力端子に接続して、前記第Ｘ容量素子および前記下位容量素子の入力端に前記疑似入力電圧を入力し、
   比較期間には、前記第１スイッチ部を前記低位電圧線または前記高位電圧線に接続し、前記第２スイッチ部を前記分圧出力端子に接続し、前記第４スイッチ部を導通して、前記出力端の電圧が前記サンプリング期間における電圧より、前記オフセット電圧が減算される場合には高電圧になるまでの時間を、前記オフセット電圧が加算される場合には低電圧になるまでの時間を、計時することを特徴とする逐次比較型Ａ／Ｄコンバータ。
4. 前記疑似入力電圧は、前記（１／２^Ｘ）分圧の電圧に対して、１ＬＳＢの電圧幅の半分の電圧がオフセットされた値であることを特徴とする請求項３に記載の逐次比較型Ａ／Ｄコンバータ。
5. Ｎビットの分解能を有し、第Ｘビット（Ｘ＝１〜Ｍ＋１）の各々のビットに対して降べきに対応して基本容量値の２^{（Ｍ―Ｘ）}倍の容量値を有し、出力端が共通に接続されてなる第Ｘ容量素子と、低位電圧線と高位電圧線との間に接続され、第Ｍ〜第Ｎビットの変換に供される抵抗列であって、２^{（Ｎ−Ｍ）}等分された各々の分割点および前記高位電圧線のうち何れかに接続される分圧出力端子を有する抵抗部と、前記基本容量値を有し、出力端が前記第Ｘ容量素子の出力端に接続されてなる下位容量素子とを備える逐次比較型Ａ／Ｄコンバータの比較時間検出方法であって、
   前記第Ｘビットの比較時間をビットごとに検出する検出動作モードにおいて、
   サンプリング期間は、
   前記抵抗部が前記分圧出力端子に（１／２^Ｘ）分圧の比較電圧を出力するステップと、
   前記第Ｘ容量素子および前記下位容量素子の入力端が前記分圧出力端子に接続されるステップとを有し、
   比較期間は、
   前記第Ｘ容量素子の入力端が前記低位電圧線または前記高位電圧線に接続されるステップと、
   前記抵抗部が前記分圧出力端子にオフセット電圧を出力するステップと、
   前記下位容量素子の入力端が前記分圧出力端子に接続されるステップと、
   前記出力端の電圧が前記サンプリング期間における電圧より高電圧になるまでの時間を計時するステップとを有することを特徴とする逐次比較型Ａ／Ｄコンバータの比較時間検出方法。
6. Ｎビットの分解能を有し、第Ｘビット（Ｘ＝１〜Ｍ＋１）の各々のビットに対して降べきに対応して基本容量値の２^{（Ｍ―Ｘ）}倍の容量値を有し、出力端が共通に接続されてなる第Ｘ容量素子と、低位電圧線と高位電圧線との間に接続され、第Ｍ〜第Ｎビットの変換に供される抵抗列であって、２^{（Ｎ−Ｍ）}等分された各々の分割点および前記高位電圧線のうち何れかに接続される分圧出力端子を有する抵抗部と、前記基本容量値を有し、出力端が前記第Ｘ容量素子の出力端に接続されてなる下位容量素子とを備える逐次比較型Ａ／Ｄコンバータの比較時間検出方法であって、
   前記第Ｘビットの比較時間をビットごとに検出する検出動作モードにおいて、
   サンプリング期間は、
   前記抵抗部が前記分圧出力端子に（１／２^Ｘ）分圧の電圧が出力される分割点から１ＬＳＢの電圧幅より小さいオフセット電圧が減算あるいは加算される疑似入力電圧を出力するステップと、
   前記第Ｘ容量素子および前記下位容量素子の入力端が前記分圧出力端子に接続されるステップとを有し、
   比較期間は、
   前記第Ｘ容量素子の入力端が前記低位電圧線または前記高位電圧線に接続されるステップと、
   前記抵抗部が前記分圧出力端子に前記低位電圧線を接続するステップと、
   前記下位容量素子の入力端が前記分圧出力端子に接続されるステップと、
   前記出力端の電圧が前記サンプリング期間における電圧より、前記オフセット電圧が減算される場合には高電圧になるまでの時間を、前記オフセット電圧が加算される場合には低電圧になるまでの時間を、計時するステップとを有することを特徴とする逐次比較型Ａ／Ｄコンバータの比較時間検出方法。
7. 比較期間において、前記第Ｘ容量素子の入力端の接続のステップは、
   前記第Ｘ容量素子のうち、比較時間を検出する対象ビットに対応する容量素子の入力端を前記高位電圧線に接続するステップと、
   前記第Ｘ容量素子のうち、比較時間を検出する対象ビットに対応する容量素子以外の入力端を前記低位電圧線に接続するステップとを有することを特徴とする請求項５または６に記載の逐次比較型Ａ／Ｄコンバータの比較時間検出方法。
   

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