JPH05122076A - アナログデイジタル変換器 - Google Patents
アナログデイジタル変換器Info
- Publication number
- JPH05122076A JPH05122076A JP30668591A JP30668591A JPH05122076A JP H05122076 A JPH05122076 A JP H05122076A JP 30668591 A JP30668591 A JP 30668591A JP 30668591 A JP30668591 A JP 30668591A JP H05122076 A JPH05122076 A JP H05122076A
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Abstract
(57)【要約】
【目的】 本発明の目的は逐次比較型Ａ／Ｄ変換器の変
換時間を短縮することである。 【構成】 制御回路５１は、ディジタル信号の各ビット
の比較時間と内部Ｄ／Ａ変換器３の制定時間が等しくな
るように、不等間隔パルス信号で逐次比較レジスタ４を
制御する。 【効果】 判定ビットが最上位ビットから最下位ビット
に移行するにつれ比較に要する時間は短くなり、変換時
間が短縮される。
換時間を短縮することである。 【構成】 制御回路５１は、ディジタル信号の各ビット
の比較時間と内部Ｄ／Ａ変換器３の制定時間が等しくな
るように、不等間隔パルス信号で逐次比較レジスタ４を
制御する。 【効果】 判定ビットが最上位ビットから最下位ビット
に移行するにつれ比較に要する時間は短くなり、変換時
間が短縮される。
Description
【０００１】
【産業上の利用分野】本発明はアナログディジタル変換
器（以下、Ａ／Ｄ変換器という）に関し、特に逐次比較
型Ａ／Ｄ変換器に関する。
器（以下、Ａ／Ｄ変換器という）に関し、特に逐次比較
型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】逐次比較型Ａ／Ｄ変換器の概略は図４に
示すように、Ｄ／Ａ変換器３がディジタル信号６ａの供
給を受け、コンパレータ２がアナログ入力信号１とＤ／
Ａ変換器３の出力信号３ａを比較し、逐次比較レジスタ
４がコンパレータ出力２ａを入力し、ディジタル信号６
ｂを制御回路５の制御下で出力する。
示すように、Ｄ／Ａ変換器３がディジタル信号６ａの供
給を受け、コンパレータ２がアナログ入力信号１とＤ／
Ａ変換器３の出力信号３ａを比較し、逐次比較レジスタ
４がコンパレータ出力２ａを入力し、ディジタル信号６
ｂを制御回路５の制御下で出力する。
【０００３】次に従来例の動作を詳細に説明する。変換
スタートと同時に制御回路５が逐次比較レジスタ４の出
力信号６ａのＭＳＢを判定ビットとしてオンし（図６参
照）、Ｄ／Ａ変換器３の出力３ａを１／２フルスケール
にして、アナログ入力信号１の入力電圧と比較する。も
し図５に示されているように入力電圧が１／２フルスケ
ールより大きければＭＳＢをオンしたまま、またもし１
／２フルスケールより小さければＭＳＢをオフにして、
次の１／４フルスケールビットを判定ビットとしてオン
にして比較する。このようにして順次最上位ビット（Ｍ
ＳＢ）から最下位ビット（ＬＳＢ）に至るまでの、順次
判定ビットを比較決定していき、最終的には、入力電圧
に合致したディジタル出力を得る。
スタートと同時に制御回路５が逐次比較レジスタ４の出
力信号６ａのＭＳＢを判定ビットとしてオンし（図６参
照）、Ｄ／Ａ変換器３の出力３ａを１／２フルスケール
にして、アナログ入力信号１の入力電圧と比較する。も
し図５に示されているように入力電圧が１／２フルスケ
ールより大きければＭＳＢをオンしたまま、またもし１
／２フルスケールより小さければＭＳＢをオフにして、
次の１／４フルスケールビットを判定ビットとしてオン
にして比較する。このようにして順次最上位ビット（Ｍ
ＳＢ）から最下位ビット（ＬＳＢ）に至るまでの、順次
判定ビットを比較決定していき、最終的には、入力電圧
に合致したディジタル出力を得る。
【０００４】
【発明が解決しようとする課題】この従来のＡ／Ｄ変換
器では、各ビットの比較時間を等しい長さに設定してい
る。そのため、Ｄ／Ａ変換器出力電圧が制定してからビ
ットのオン，オフを判定するまでの時間がＬＳＢに近い
ビットほど長くなり、このむだ時間によってＡ／Ｄ変換
時間が長くなるという問題点がある。詳細を以下に説明
する。
器では、各ビットの比較時間を等しい長さに設定してい
る。そのため、Ｄ／Ａ変換器出力電圧が制定してからビ
ットのオン，オフを判定するまでの時間がＬＳＢに近い
ビットほど長くなり、このむだ時間によってＡ／Ｄ変換
時間が長くなるという問題点がある。詳細を以下に説明
する。
【０００５】Ｄ／Ａ変換器の出力の整定時間は、電圧出
力型のＤ／Ａ変換器の場合、その出力部に使用されてい
るオペアンプによって決定される。オペアンプの整定時
間は出力電圧が初期値から一定のスルーレートで目標値
まで立ち上がってから規定の誤差内に留まるのに必要な
“安定化時間”の和によって決定される。立ち上がり時
間は（目標値−初期値）／スルーレートにより決定され
るのに対して、安定化時間は出力電圧にほとんど依存し
ないので、Ｄ／Ａ変換器の出力の整定時間はＭＳＢのみ
を変化させた場合に最長となり、ＬＳＢのみを変化させ
た場合に最短になる。
力型のＤ／Ａ変換器の場合、その出力部に使用されてい
るオペアンプによって決定される。オペアンプの整定時
間は出力電圧が初期値から一定のスルーレートで目標値
まで立ち上がってから規定の誤差内に留まるのに必要な
“安定化時間”の和によって決定される。立ち上がり時
間は（目標値−初期値）／スルーレートにより決定され
るのに対して、安定化時間は出力電圧にほとんど依存し
ないので、Ｄ／Ａ変換器の出力の整定時間はＭＳＢのみ
を変化させた場合に最長となり、ＬＳＢのみを変化させ
た場合に最短になる。
【０００６】たとえば、図５に示されたようにＤ／Ａ変
換器出力電圧が時間変化した場合、ＬＳＢ判定時の整定
時間はＭＳＢ判定時の整定時間の１／４になっており、
ＬＳＢに近いビットほど整定時間が短く無駄時間（整定
してから判定されるまでの待ち時間）が長いことが分か
る。
換器出力電圧が時間変化した場合、ＬＳＢ判定時の整定
時間はＭＳＢ判定時の整定時間の１／４になっており、
ＬＳＢに近いビットほど整定時間が短く無駄時間（整定
してから判定されるまでの待ち時間）が長いことが分か
る。
【０００７】
【課題を解決するための手段】本発明の要旨は、ディジ
タル信号を入力とするディジタルアナログ変換器と、ア
ナログ入力信号とディジタルアナログ変換器の出力信号
を比較とするコンパレータと、コンパレータの出力信号
を入力としディジタル信号を出力する逐次比較レジスタ
と、逐次比較レジスタを制御する制御回路とを備えたア
ナログディジタル変換器において、制御回路は不等間隔
パルスを逐次比較レジスタに供給して、ディジタル信号
の各ビットの比較時間とディジタルアナログ変換器の整
定時間が等しくなるように逐次比較レジスタの比較時間
を制御するようにしたことである。
タル信号を入力とするディジタルアナログ変換器と、ア
ナログ入力信号とディジタルアナログ変換器の出力信号
を比較とするコンパレータと、コンパレータの出力信号
を入力としディジタル信号を出力する逐次比較レジスタ
と、逐次比較レジスタを制御する制御回路とを備えたア
ナログディジタル変換器において、制御回路は不等間隔
パルスを逐次比較レジスタに供給して、ディジタル信号
の各ビットの比較時間とディジタルアナログ変換器の整
定時間が等しくなるように逐次比較レジスタの比較時間
を制御するようにしたことである。
【０００８】
【発明の作用】逐次比較レジスタは制御回路の制御のも
とでディジタル信号の各ビットを順次変更し、各ビット
の順次変更されるディジタル信号はアナログ信号に変換
された後コンパレータで比較される。この基本サイクル
における各ビットとの比較時間はディジタルアナログ変
換器の整定時間に等しくなるよう制御され、各ビットの
判定に要する時間は順次短縮されてゆく。
とでディジタル信号の各ビットを順次変更し、各ビット
の順次変更されるディジタル信号はアナログ信号に変換
された後コンパレータで比較される。この基本サイクル
における各ビットとの比較時間はディジタルアナログ変
換器の整定時間に等しくなるよう制御され、各ビットの
判定に要する時間は順次短縮されてゆく。
【０００９】
【実施例】次に本発明について図面に示された実施例を
参照して説明する。図１は本発明の一実施例を示すブロ
ック図、図２はＡ／Ｄ変換動作時の比較時間および内部
Ｄ／Ａ変換器の出力電圧を示した電圧波形図、図３は図
２における判定ビットの比較時間を示すグラフである。
参照して説明する。図１は本発明の一実施例を示すブロ
ック図、図２はＡ／Ｄ変換動作時の比較時間および内部
Ｄ／Ａ変換器の出力電圧を示した電圧波形図、図３は図
２における判定ビットの比較時間を示すグラフである。
【００１０】本実施例を構成する回路は制御回路５１を
除き従来のＡ／Ｄ変換器と同様であり、制御回路５１は
不等間隔パルスを出力する。
除き従来のＡ／Ｄ変換器と同様であり、制御回路５１は
不等間隔パルスを出力する。
【００１１】次に一実施例の動作について説明する。逐
次比較時の基本シーケンスは従来のＡ／Ｄ変換器とは全
く同じであるが、判定するビットがＬＳＢに近づくにつ
れ比較時間が短くなるように逐次比較レジスタを制御す
る制御回路５１を備えている。この比較時間は次のよう
に設定される。
次比較時の基本シーケンスは従来のＡ／Ｄ変換器とは全
く同じであるが、判定するビットがＬＳＢに近づくにつ
れ比較時間が短くなるように逐次比較レジスタを制御す
る制御回路５１を備えている。この比較時間は次のよう
に設定される。
【００１２】Ｄｎをｎ番目のビットを判定する場合のＤ
／Ａ変換器の整定時間、Ｒｎをｎ番目のビットを判定す
る場合のＤ／Ａ変換器の立ち上がり時間とおくとき、 Ｄｎ＋１＝Ｄｎ−Ｒｎ／２、Ｒｎ＋１＝Ｒｎ／２ ただし、１番目のビットは最上位ビットＭＳＢのことで
ある。図２に示された例の場合、Ｄ１は１マイクロ秒、
Ｒ１は０．８マイクロ秒であり、Ｄ２は０．６マイクロ
秒、Ｄ３は０．４マイクロ秒、Ｄ４は０．３マイクロ秒
となっており、図３に示すように判定ビットに要する時
間は順次短縮されている。図５に示した従来のＡ／Ｄ変
換器と比較してみると、４ビットＡ／Ｄ変換時間が、従
来は４．０マイクロ秒必要であったのに対し、本実施例
では２．３マイクロ秒と短縮されていることが分かる。
／Ａ変換器の整定時間、Ｒｎをｎ番目のビットを判定す
る場合のＤ／Ａ変換器の立ち上がり時間とおくとき、 Ｄｎ＋１＝Ｄｎ−Ｒｎ／２、Ｒｎ＋１＝Ｒｎ／２ ただし、１番目のビットは最上位ビットＭＳＢのことで
ある。図２に示された例の場合、Ｄ１は１マイクロ秒、
Ｒ１は０．８マイクロ秒であり、Ｄ２は０．６マイクロ
秒、Ｄ３は０．４マイクロ秒、Ｄ４は０．３マイクロ秒
となっており、図３に示すように判定ビットに要する時
間は順次短縮されている。図５に示した従来のＡ／Ｄ変
換器と比較してみると、４ビットＡ／Ｄ変換時間が、従
来は４．０マイクロ秒必要であったのに対し、本実施例
では２．３マイクロ秒と短縮されていることが分かる。
【００１３】８ビットＡ／Ｄ変換時には更に短縮率が高
く、従来例で８．０マイクロ秒要していたのに対し、本
実施例では３．２マイクロ秒となる。
く、従来例で８．０マイクロ秒要していたのに対し、本
実施例では３．２マイクロ秒となる。
【００１４】
【発明の効果】以上説明したように、本発明は逐次比較
型Ａ／Ｄ変換器において各ビットの比較時間とＤ／Ａ変
換器の整定時間が等しくなるようにビット毎に比較時間
を制御したので、Ａ／Ｄ変換時間を短縮できるという効
果を有する。
型Ａ／Ｄ変換器において各ビットの比較時間とＤ／Ａ変
換器の整定時間が等しくなるようにビット毎に比較時間
を制御したので、Ａ／Ｄ変換時間を短縮できるという効
果を有する。
【図１】本発明の一実施例を示すブロック図である。
【図２】一実施例によるＡ／Ｄ変換時の電圧波形図であ
る。
る。
【図３】一実施例の判定ビット毎の所要時間を示すグラ
フである。
フである。
【図４】従来例を示すブロック図である。
【図５】従来例によるＡ／Ｄ変換時の電圧波形図であ
る。
る。
【図６】従来例の判定ビット毎の所要時間を示すグラフ
である。
である。
１ アナログ入力信号 ２ コンパレータ ３ Ｄ／Ａ変換器 ４ 逐次比較レジスタ ５ 制御回路
Claims (1)
- 【請求項１】 ディジタル信号を入力とするディジタル
アナログ変換器と、アナログ入力信号とディジタルアナ
ログ変換器の出力信号を比較とするコンパレータと、コ
ンパレータの出力信号を入力としディジタル信号を出力
する逐次比較レジスタと、逐次比較レジスタを制御する
制御回路とを備えたアナログディジタル変換器におい
て、制御回路は不等間隔パルスを逐次比較レジスタに供
給して、ディジタル信号の各ビットの比較時間とディジ
タルアナログ変換器の整定時間が等しくなるように逐次
比較レジスタの比較時間を制御するようにしたことを特
徴とするアナログディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30668591A JPH05122076A (ja) | 1991-10-25 | 1991-10-25 | アナログデイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30668591A JPH05122076A (ja) | 1991-10-25 | 1991-10-25 | アナログデイジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122076A true JPH05122076A (ja) | 1993-05-18 |
Family
ID=17960084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30668591A Pending JPH05122076A (ja) | 1991-10-25 | 1991-10-25 | アナログデイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122076A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8004440B2 (en) | 2009-02-05 | 2011-08-23 | Renesas Electronics Corporation | Transimpedance amplifier and analog-digital converter circuit |
| JP2011199443A (ja) * | 2010-03-18 | 2011-10-06 | Fujitsu Semiconductor Ltd | 逐次比較型ａ／ｄコンバータ、および逐次比較型ａ／ｄコンバータの比較時間検出方法 |
| JP2013135467A (ja) * | 2011-12-23 | 2013-07-08 | Industrial Technology Research Institute | アナログ‐デジタル変換装置およびその変換方法 |
| JP5277248B2 (ja) * | 2008-07-21 | 2013-08-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| JP2015171046A (ja) * | 2014-03-07 | 2015-09-28 | パナソニックＩｐマネジメント株式会社 | Ａｄ変換装置及びａｄ変換方法 |
| WO2022102035A1 (ja) * | 2020-11-12 | 2022-05-19 | サンケン電気株式会社 | アナログデジタル変換回路 |
-
1991
- 1991-10-25 JP JP30668591A patent/JPH05122076A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5277248B2 (ja) * | 2008-07-21 | 2013-08-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| US8004440B2 (en) | 2009-02-05 | 2011-08-23 | Renesas Electronics Corporation | Transimpedance amplifier and analog-digital converter circuit |
| JP2011199443A (ja) * | 2010-03-18 | 2011-10-06 | Fujitsu Semiconductor Ltd | 逐次比較型ａ／ｄコンバータ、および逐次比較型ａ／ｄコンバータの比較時間検出方法 |
| JP2013135467A (ja) * | 2011-12-23 | 2013-07-08 | Industrial Technology Research Institute | アナログ‐デジタル変換装置およびその変換方法 |
| US8502722B2 (en) | 2011-12-23 | 2013-08-06 | Industrial Technology Research Institute | Analog to digital converting apparatus and method thereof |
| JP2015171046A (ja) * | 2014-03-07 | 2015-09-28 | パナソニックＩｐマネジメント株式会社 | Ａｄ変換装置及びａｄ変換方法 |
| WO2022102035A1 (ja) * | 2020-11-12 | 2022-05-19 | サンケン電気株式会社 | アナログデジタル変換回路 |
| US11757460B2 (en) | 2020-11-12 | 2023-09-12 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
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