JP2015171046A - Ad変換装置及びad変換方法 - Google Patents
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Abstract
Description
より高速かつ高精度なデジタル出力信号を生成することが要求される。
本発明者は、「背景技術」の欄において記載したAD変換回路に関し、以下の問題が生じることを見出した。
[AD変換装置の構成]
図1は、実施の形態1に係るAD変換装置のブロック構成図である。同図に示されたAD変換装置1は、高次ΔΣAD変換器10と、サイクリックAD変換器20と、出力部30と、クロック制御部40と、デシメーションフィルタ50とを備え、アナログデータをデジタルデータに変換する。
以下、本実施の形態に係る高次ΔΣAD変換器10及びサイクリックAD変換器20の特徴を説明し、それらの具体的構成を例示する。
図3Aは、実施の形態1に係る高次ΔΣAD変換器の回路構成の一例を示す図である。同図に示された高次ΔΣAD変換器10は、反転増幅器11及び12と、コンデンサ13−18と、スイッチ111、121、131、132、141、161、171、172、181及び182と、コンパレータ101と、DA変換器(DAC)102とを備える。図3Aに示すように、高次ΔΣAD変換器10は、第1反転増幅器である反転増幅器11と反転増幅器11に直列接続された第2反転増幅器である反転増幅器12とを備え、反転増幅器11及び12がコンデンサを介して直列接続されている。
図4Aは、実施の形態1に係るサイクリックAD変換器の回路構成の一例を示す図である。同図に示されたサイクリックAD変換器20は、反転増幅器21及び22と、コンデンサ23−25と、スイッチ211、212、231、232、241、251及び252と、コンパレータ201と、DA変換器(DAC)202とを備える。図4Aに示す回路構成のように、本実施の形態に係るサイクリックAD変換器20は、アナログ電圧を増幅処理する反転増幅器21と、反転増幅器21のオフセット電圧を相殺するための短絡電圧Vxを発生する参照用の反転増幅器22とが配置されている。
次に、上述した高次ΔΣAD変換器10及びサイクリックAD変換器20を備えるAD変換装置1のAD変換動作を実現するAD変換方法について説明する。
図7は、AD変換動作のクロックサイクルを説明する図である。同図には、各単位処理において同じクロックサイクルを使用する場合(上段)と、必要ゲインに合わせてクロックサイクルを変化させた場合(下段)とのタイムテーブルの比較が表されている。図7では、12bitのデジタルデータを出力する場合を例示している。12bitのデジタルデータを出力する場合、反転増幅器のゲインとしては、12bit×6dB=72dBのゲインが必要となる。
本実施の形態に係るAD変換装置は、実施の形態1に係る高次ΔΣAD変換器10の後段の増幅処理を担う反転増幅器12と、サイクリックAD変換器20の増幅処理を担う反転増幅器21とが共用化された構成を有する。これにより、AD変換装置1が有する多ビット化及び高速化を確保しつつ装置の省面積化及びコスト低減を図ることが可能となる。
図9は、実施の形態2に係るAD変換装置の回路構成の一例を示す図である。同図に示されたAD変換装置60は、反転増幅器11、22及び61と、コンデンサ13、14、17及び62−64と、スイッチ601、111、131、132、141、171、172、232、611、612、621、622、641及び642と、コンパレータ部65と、DA変換器(DAC)66とを備える。
図10は、実施の形態2に係るAD変換装置の高次ΔΣAD変換を実行する場合の回路構成図である。図10において、AD変換装置60の回路構成要素であるが高次ΔΣAD変換器として機能させない回路構成要素を破線で示している。
図11は、実施の形態2に係るAD変換装置のサイクリックAD変換を実行する場合の回路構成図である。図11において、AD変換装置60の回路構成要素であるがサイクリックAD変換器として機能させない回路構成要素を破線で示している。
以上、上記実施の形態1及び2に係るAD変換装置及びAD変換方法について説明したが、本発明は、これらの実施の形態に限定されるものではない。
10 高次ΔΣAD変換器
11、12、21、22、61 反転増幅器
13、14、15、16、17、18、23、24、25、62、63、64 コンデンサ
20 サイクリックAD変換器
30 出力部
40 クロック制御部
50 デシメーションフィルタ
65 コンパレータ部
66、102、202 DA変換器(DAC)
101、201、651、652、653 コンパレータ
111、121、131、132、141、161、171、172、181、182、211、212、231、232、241、251、252、601、611、612、621、622、641、642 スイッチ
Claims (10)
- アナログ入力信号をデジタル出力信号に変換するAD変換装置であって、
前記アナログ入力信号が入力され、前記デジタル出力信号の高位ビット側のデジタル変調信号を生成する2次以上のΔΣ型AD変換器と、
前記ΔΣ型AD変換器によりΔΣ処理された残りのアナログ信号が入力され、前記デジタル出力信号の低位ビット側の多ビットデジタル値を生成するサイクリック型AD変換器とを備える
AD変換装置。 - 前記ΔΣ型AD変換器は、第1反転増幅器と第2反転増幅器とを備え、
前記サイクリック型AD変換器は、前記ΔΣ型AD変換器と共用される前記第1反転増幅器及び前記第2反転増幅器の少なくともいずれかを備える
請求項1に記載のAD変換装置。 - さらに、
前記ΔΣ型AD変換器で生成された前記デジタル変調信号を、高位ビット側の多ビットデジタル値に復調する2進化処理部と、
前記低位ビット側の多ビットデジタル値と前記高位ビット側の多ビットデジタル値とを合成して前記デジタル出力信号を出力するデジタル出力部とを備える
請求項1または2に記載のAD変換装置。 - さらに、
前記ΔΣ型AD変換器及び前記サイクリック型AD変換器におけるAD変換の単位処理を実行する期間であるクロックサイクルを制御するクロック制御部を備え、
前記クロック制御部は、前記サイクリック型AD変換器で用いられる複数のクロックサイクルの少なくとも1つのクロックサイクルを、前記ΔΣ型AD変換器で用いられる複数のクロックサイクルの最も短いクロックサイクルよりも長く設定する
請求項1〜3のいずれか1項に記載のAD変換装置。 - 前記クロック制御部は、前記サイクリック型AD変換器において、より低位ビットのデジタル値を生成するクロックサイクルほど短く設定する
請求項4に記載のAD変換装置。 - 前記サイクリック型AD変換器により生成されるデジタル値のビット数は、当該デジタル出力信号の総ビット数の半分以上である
請求項1〜5のいずれか1項に記載のAD変換装置。 - 複数のクロックサイクルを用い、デジタル出力信号の高位ビット側のデジタル値を生成する第1のAD変換器と、
複数のクロックサイクルを用い、前記デジタル出力信号の低位ビット側のデジタル値を生成する第2のAD変換器と、
前記第1のAD変換器及び前記第2のAD変換器におけるAD変換の単位処理を実行する期間であるクロックサイクルを制御するクロック制御部を備え、
前記クロック制御部は、前記第2のAD変換器において、より低位ビットのデジタル値を生成するクロックサイクルほど短く設定し、かつ、前記第2のAD変換器で用いられる複数のクロックサイクルの少なくとも1つのクロックサイクルを、前記第1のAD変換器で用いられる複数のクロックサイクルの最も短いクロックサイクルよりも長く設定する
AD変換装置。 - アナログ入力信号をデジタル出力信号へと変換するAD変換方法であって、
2次以上のΔΣ型AD変換処理により、前記デジタル出力信号の高位ビット側のデジタル値を生成するΔΣ型変換ステップと、
サイクリック型AD変換処理により、前記デジタル出力信号の低位ビット側のデジタル値を生成するサイクリック型変換ステップとを備える
AD変換方法。 - 前記ΔΣ型変換ステップでは、
複数のクロックサイクルを用いて前記デジタル出力信号の高位ビット側のデジタル値を生成し、
前記サイクリック型変換ステップでは、前記デジタル出力信号の低位ビット側のうち少なくとも最も高位ビット側のデジタル値を生成するクロックサイクルを、前記ΔΣ型変換ステップで用いられる前記複数のクロックサイクルのうち最も短いクロックサイクルよりも長く設定する
請求項8に記載のAD変換方法。 - 前記サイクリック型変換ステップでは、より低位ビットのデジタル値を生成するクロックサイクルほど短く設定する
請求項9に記載のAD変換方法。
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