JP2015128221A - A/d変換装置、イメージセンサ装置、及び半導体装置 - Google Patents
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Abstract
【課題】従来技術に比較して面積又は消費電力を縮小できるA/D変換装置を提供する。
【解決手段】互いに縦続接続された巡回サブA/D変換回路10−1〜10−Nと、タイミング制御部3と、デジタル信号処理部4とを備える。巡回サブA/D変換回路10−nは、出力アナログ電圧Voをデジタル電圧DにA/D変換するサブA/D変換器3と、デジタル電圧Dをアナログ電圧にD/A変換するD/A変換器14とを備える。電圧ViからD/A変換器からのアナログ電圧を減算する減算器11と、減算結果の電圧を乗算して乗算結果の出力アナログ電圧VoをサブA/D変換器13及び巡回サブA/D変換回路10−(n+1)に出力する乗算器12とを備える。タイミング制御部3は、減算器11及び乗算器12の処理と、サブA/D変換器13の処理とを巡回して繰り返すことにより、電圧Viをデジタル値に巡回サブA/D変換して出力するように制御する。
【選択図】図1
【解決手段】互いに縦続接続された巡回サブA/D変換回路10−1〜10−Nと、タイミング制御部3と、デジタル信号処理部4とを備える。巡回サブA/D変換回路10−nは、出力アナログ電圧Voをデジタル電圧DにA/D変換するサブA/D変換器3と、デジタル電圧Dをアナログ電圧にD/A変換するD/A変換器14とを備える。電圧ViからD/A変換器からのアナログ電圧を減算する減算器11と、減算結果の電圧を乗算して乗算結果の出力アナログ電圧VoをサブA/D変換器13及び巡回サブA/D変換回路10−(n+1)に出力する乗算器12とを備える。タイミング制御部3は、減算器11及び乗算器12の処理と、サブA/D変換器13の処理とを巡回して繰り返すことにより、電圧Viをデジタル値に巡回サブA/D変換して出力するように制御する。
【選択図】図1
Description
本発明は、例えば巡回型A/D変換装置などのアナログ/デジタル(A/D)変換装置と、それを備えたイメージセンサ装置、及び半導体装置に関する。
従来のA/D変換装置に巡回型A/D変換装置と呼ばれるものがあり、巡回型A/D変換装置はイメージセンサ装置、特にCMOSイメージセンサ装置のカラム回路に集積化して用いられている。巡回型A/D変換装置は、イメージセンサ装置からの信号を短時間で読み出す機能を備えたイメージセンサ装置や高速撮像用のイメージセンサ装置において有用であることが知られている。
特許文献1は、面積と消費電力を抑える目的のイメージセンサ装置用A/D変換アレイを開示している。特許文献1のイメージセンサ装置用A/D変換アレイは、入力信号に基づいて演算処理した後、比較器によりサブA/D変換するとともに、演算処理された信号は再度入力に戻される。この信号を演算処理して再度サブA/D変換し、同様の動作を巡回的に繰り返す。
しかしながら、従来の巡回型A/D変換装置では、同一の回路においてサブA/D変換処理を巡回的に行うため、巡回的なサブA/D変換処理の所定のサイクルにおいて速度、面積、及び電力の非常に無駄な損失を生じていた。具体的には、巡回型A/D変換装置はアナログ電圧を上位ビットから順にA/D変換を行うため、下位ビットをA/D変換するサイクルになるとともにA/D変換の精度は低くてよくなる。一方、所望の精度を確保するためには上位ビットのA/D変換に合わせて回路が生成されるため、下位ビットのA/D変換にとっては必要以上の精度となり、回路の面積及び消費電流を増大させてしまう。そのため、A/D変換装置をイメージセンサ装置のカラム回路に集積化して複数並べた場合、面積や消費電力が大きくなるという問題があった。
本発明の目的は、従来技術に比較して面積又は消費電力を縮小することができるA/D変換装置を提供することにある。
本発明に係るA/D変換装置は、互いに縦続接続された複数段の巡回サブA/D変換回路と各段の巡回サブA/D変換回路の動作のタイミングを制御するタイミング制御部とを備える。A/D変換装置は、各段の巡回サブA/D変換回路からの各デジタル電圧に基づいて、入力電圧をデジタル値に変換するデジタル信号処理部を備える。各段の巡回サブA/D変換回路は、巡回サブA/D変換回路からの出力アナログ電圧をデジタル電圧にA/D変換して出力するサブA/D変換器と、サブA/D変換器からのデジタル電圧をアナログ電圧にD/A変換して出力するD/A変換器とを備える。各段の巡回サブA/D変換回路は、巡回サブA/D変換回路に入力される電圧からD/A変換器からのアナログ電圧を減算して減算結果の電圧を出力する減算器を備える。各段の巡回サブA/D変換回路は、減算器からの減算結果の電圧を所定の乗数で乗算して乗算結果の出力アナログ電圧をサブA/D変換器及び次段の巡回サブA/D変換回路に出力する乗算器とを備える。タイミング制御部は、減算器及び乗算器の処理とサブA/D変換器の処理とを巡回して繰り返すことにより、巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換して出力するように、巡回サブA/D変換回路を制御する。
本発明に係るA/D変換装置によれば、従来技術に比較して面積又は消費電力を縮小することができる。
第1の実施形態.
図1は、本発明の第1の実施形態に係るA/D変換装置1の構成を示すブロック図である。図1のA/D変換装置1は、演算回路部2と、タイミング制御部3と、デジタル信号処理部4とを備えて構成される。演算回路部2は、複数N段の巡回サブA/D変換回路10−1〜10−Nと、スイッチSW4−1〜SW4−(N−1)とを備える。各巡回サブA/D変換回路10−n(n=1,2,…,N)は、それぞれ減算器11と、乗算器12と、サブA/D変換器13と、D/A変換器14と、スイッチSW1〜3とを備える。
図1は、本発明の第1の実施形態に係るA/D変換装置1の構成を示すブロック図である。図1のA/D変換装置1は、演算回路部2と、タイミング制御部3と、デジタル信号処理部4とを備えて構成される。演算回路部2は、複数N段の巡回サブA/D変換回路10−1〜10−Nと、スイッチSW4−1〜SW4−(N−1)とを備える。各巡回サブA/D変換回路10−n(n=1,2,…,N)は、それぞれ減算器11と、乗算器12と、サブA/D変換器13と、D/A変換器14と、スイッチSW1〜3とを備える。
図1のA/D変換装置1の演算回路部2において、N段の巡回サブA/D変換回路10−1〜10−Nは互いに縦続接続され、アナログ信号の入力電圧Vinは巡回サブA/D変換回路10−1のスイッチSW1を介して減算器11に入力される。巡回サブA/D変換回路10−1において、減算器11は入力電圧VinとD/A変換器14の出力値とを減算して、減算結果の電圧を乗数2の乗算器12を介して出力アナログ電圧VoとしてサブA/D変換器13に出力する。サブA/D変換器13は出力アナログ電圧Voをデジタル電圧DにA/D変換してデジタル信号処理部4に出力するとともに、スイッチSW2を介してD/A変換器14に出力する。D/A変換器14はデジタル電圧Dをアナログ電圧にD/A変換して減算器11に出力する。また、出力電圧VoはスイッチSW3を介して減算器11に帰還されて入力される。巡回サブA/D変換回路10−1が巡回サブA/D変換処理を実行して得られた巡回最終出力電圧Voは出力電圧Vout1として次段の巡回サブA/D変換回路10−2のスイッチSW1を介して減算器11に出力する。このとき巡回サブA/D変換回路10−1のサブA/D変換器13は巡回最終出力電圧Voをデジタル電圧DにA/D変換して、スイッチSW4−1を介して巡回サブA/D変換回路10−2のD/A変換器14に出力する。巡回サブA/D変換回路10−2は巡回サブA/D変換回路10−1と同様に構成され、巡回サブA/D変換処理を実行して巡回最終出力電圧Voを出力電圧Vout2として次段の巡回サブA/D変換回路10−3のスイッチSW1を介して減算器11に出力する。このとき巡回サブA/D変換回路10−2のサブA/D変換器13は巡回最終出力電圧Voをデジタル電圧DにA/D変換して、スイッチSW4−2を介して巡回サブA/D変換回路10−3のD/A変換器14に出力する。
以下同様にして、巡回サブA/D変換回路10−n(n=3,4,…,N−1)は巡回サブA/D変換回路10−1,10−2と同様に構成される。巡回サブA/D変換回路10−nは巡回サブA/D変換処理を同様に実行して巡回最終出力電圧Voを出力電圧Voutnとして次段の巡回サブA/D変換回路10−(n+1)のスイッチSW1を介して減算器11に出力する。このとき巡回サブA/D変換回路10−nのサブA/D変換器13は巡回最終出力電圧Voをデジタル電圧DにA/D変換して、スイッチSW4−nを介して巡回サブA/D変換回路10−(n+1)のD/A変換器14に出力する。さらに、巡回サブA/D変換回路10−Nは巡回サブA/D変換回路10−1,10−2,…10−(N−1)と同様に構成され、巡回サブA/D変換処理を実行して巡回最終出力電圧Voを出力する。なお、スイッチSW1〜SW3,SW4−nは詳細後述されるように、タイミング制御部3によってオン/オフ制御される。タイミング制御部3は例えばCPUで構成される。デジタル信号処理部4は、各巡回サブA/D変換回路10−nから出力されるデジタル電圧Dに基づいて、アナログ入力電圧Vinをデジタル値にA/D変換したA/D変換値を出力する。
図2は、図1の巡回サブA/D変換回路10−n(n=1,2,…,N)の構成を示す回路図である。図2の巡回サブA/D変換回路10−nはそれぞれ容量値C1〜C4を有するキャパシタ21〜24と、オペアンプ(演算増幅器)25と、サブA/D変換器13と、D/A変換器14と、スイッチSW1〜3,SW5〜SW8とを備える。サブA/D変換器13は、コンパレータ31,32と、乗算器33,34と、D/A変換器のクロック生成及びタイミング制御部35とを備える。D/A変換器14は、スイッチSW9a,SW9b,SW9cとを備える。図2のタイミング制御部3は、図5を参照して後述するように、スイッチSW1を制御する制御信号φsnと、スイッチSW5を制御する制御信号φrnと、スイッチSW7を制御する制御信号φfnと、スイッチSW3を制御する制御信号φfdnとを発生する。タイミング制御部3は、スイッチSW6を制御する制御信号φonと、スイッチSW8を制御する制御信号φmnとスイッチSW2を制御する制御信号φenLと、スイッチSW4−nを制御する制御信号φenRとを発生する。
図2において、前段の巡回サブA/D変換回路10−(n−1)からの出力電圧Vout(n−1)はスイッチSW1を介して入力電圧Viとなる。なお、初段の巡回サブA/D変換回路10−0からの出力電圧Vout0は入力電圧Vinである。巡回サブA/D変換回路10−n(n=1,2,…,N)の入力電圧Viは、キャパシタ21の陰極に入力されるとともに、スイッチSW9bを介してキャパシタ22の陰極に入力され、さらにスイッチSW3を介してキャパシタ23,24の各陰極に入力される。キャパシタ21,22の陽極はスイッチSW8を介してオペアンプ25の反転入力端子に接続され、キャパシタ23,24の陽極はオペアンプ25の反転入力端子に接続される。キャパシタ23,24の陰極はスイッチSW6を介してオペアンプ25の出力端子に接続され、オペアンプ25の出力端子はスイッチSW5を介してオペアンプ25の反転入力端子に接続される。これにより、スイッチSW6がオンされてスイッチSW5がオフされるとき、キャパシタ23,24はオペアンプ25のための負帰還回路を構成する。スイッチSW6がオフされてスイッチSW5がオンされるとき、オペアンプ25及びスイッチSW5の帰還回路はボルテージフォロワを構成する。基準電圧Vrはオペアンプ25の非反転入力端子に印加され、スイッチSW7はオペアンプ25の非反転入力端子と、キャパシタ21,22の陽極とスイッチSW8間の接続点との間に接続される。オペアンプ25は、反転入力端子に入力されるキャパシタ23,24の陽極側電圧V4と基準電圧Vrとの誤差電圧Voを出力し、ここで、帰還回路を有するオペアンプ25は陽極側電圧V4が基準電圧Vrと同一の電圧にするように動作する。オペアンプ25の出力電圧VoはスイッチSW6を介してサブA/D変換器13のコンパレータ31,32の反転入力端子に出力される。
サブA/D変換器13において、基準電圧Vrefは乗数1/4の乗算器33を介してコンパレータ31の非反転入力端子に印加される。サブA/D変換器13において、基準電圧(−Vref)は乗数1/4の乗算器34を介してコンパレータ32の非反転入力端子に印加される。コンパレータ31はオペアンプ25の出力電圧Voを電圧Vref/4と比較して、出力電圧Voが電圧Vref/4未満のときロウレベルの電圧V31をD/A変換器のクロック生成及びタイミング制御部35に出力する。一方、出力電圧Voが電圧Vref/4以上のとき、コンパレータ31はハイレベルの電圧V31をD/A変換器のクロック生成及びタイミング制御部35に出力する。コンパレータ32はオペアンプ25の出力電圧Voを電圧(−Vref/4)と比較して、出力電圧Voが電圧(−Vref/4)未満のときロウレベルの電圧V32をD/A変換器のクロック生成及びタイミング制御部35に出力する。一方、出力電圧Voが電圧(−Vref/4)以上のとき、コンパレータ32はハイレベルの電圧V32をD/A変換器のクロック生成及びタイミング制御部35に出力する。
次いで、D/A変換器のクロック生成及びタイミング制御部35は、電圧V31,V32に基づいて3値(−1,0,1)のデジタル電圧Dを発生して図1のデジタル信号処理部4に出力する。ここで、D/A変換器のクロック生成及びタイミング制御部35は電圧V31とV32がそれぞれロウレベルとロウレベルのとき、値(−1)のデジタル電圧Dを発生し、ロウレベルとハイレベルのとき、値0のデジタル電圧Dを発生する。また、D/A変換器のクロック生成及びタイミング制御部35は電圧V31とV32がそれぞれハイレベルとハイレベルのとき値1のデジタル電圧Dを発生する。また、D/A変換器のクロック生成及びタイミング制御部35は3値のデジタル電圧Dに対応した制御信号φan,φbn,φcnを発生して、スイッチSW2を介してD/A変換器14に出力する。また、制御信号φan,φbn,φcnはスイッチSW4−nを介してφa(n+1),φb(n+1),φc(n+1)となり、次段のD/A変換器14に入力される。ここで、デジタル電圧Dが値(−1)を表すとき、D/A変換器のクロック生成及びタイミング制御部35はロウレベルの制御信号φanとハイレベルの制御信号φbn,φcnを発生する。デジタル電圧Dが値0を表すとき、ロウレベルの制御信号φbnとハイレベルの制御信号φan,φcnが発生し、デジタル電圧Dが値1を表すとき、ロウレベルの制御信号φcnとハイレベルの制御信号φan,φbnが発生する。
D/A変換器14において、基準電圧VrefはスイッチSW9aを介してキャパシタ21の陰極に印加され、基準電圧(−Vref)はスイッチSW9cを介してキャパシタ22の陰極に印加される。スイッチSW9bは、キャパシタ21の陰極とキャパシタ22の陰極との間に接続される。制御信号φanがロウレベルでかつ制御信号φbn,φcnがハイレベルのとき、スイッチSW9aはオフされ、スイッチSW9b,SW9cはオンされることで、D/A変換器14は基準電圧(−Vref)をキャパシタ21,22の陰極に印加する。制御信号φbnがロウレベルでかつ制御信号φan,φcnがハイレベルのとき、スイッチSW9bはオフされ、スイッチSW9a,SW9cはオンされる。これにより、D/A変換器14は電圧Vrefをキャパシタ21の陰極に印加するとともに基準電圧(−Vref)をキャパシタ22の陰極に印加する。制御信号φcnがロウレベルでかつ制御信号φan,φbnがハイレベルのとき、スイッチSW9cはオフされ、スイッチSW9a,SW9bはオンされることで、D/A変換器14は電圧Vrefをキャパシタ21,22の陰極に印加する。
以上のように構成された巡回サブA/D変換回路10−nによれば、以下のように巡回サブA/D変換処理が行われる。まず入力電圧Viはキャパシタ21〜24に印加されて充電されることによりサンプリングされる。次いで、入力電圧Viはキャパシタ21,22と、スイッチSW3,SW7,SW8,SW9a,SW9b,SW9cで構成されるスイッチトキャパシタ回路と、キャパシタ21,22とオペアンプ25の負帰還回路により減算及び乗算を含む演算処理をされる。演算結果の出力電圧Voは、次式で与えられる。
[数1]
Vo=2×Vi−D×Vref (1)
Vo=2×Vi−D×Vref (1)
出力電圧Voは、サブA/D変換器13によって3値のデジタル電圧DにA/D変換されて図1のデジタル信号処理部4に出力されるとともに、デジタル電圧Dに対応する制御信号φan,φbn,φcnがD/A変換器14に出力される。このようにして1.5ビットのサブA/D変換処理が行われる。また、出力電圧VoはスイッチSW3を介してキャパシタ21に入力されて帰還される。これにより、出力電圧Voはキャパシタ21〜24にサンプリングされて、再度式(1)の演算処理とサブA/D変換器13によるA/D変換とを繰り返される。このように、巡回サブA/D変換回路10−nにおいて、式(1)の演算処理とサブA/D変換器13によるA/D変換を巡回して所定回数行う巡回サブA/D変換処理が行われる。
図3は、図2の巡回サブA/D変換回路10−nの入出力特性を示すグラフである。図3のグラフは、式(1)の演算処理の入力電圧Viに対する出力電圧Voの特性を示す。図3に示すように、出力電圧Voは入力電圧Viが電圧(−Vref)以上でかつ電圧Vref以下であれば常に電圧(−Vref)以上でかつ電圧Vref以下となるので図3の出力電圧Voを再度入力電圧Viとして式(1)の演算処理を繰り返すことができる。以上の巡回サブA/D変換処理を行うことにより、巡回サブA/D変換回路10−nは、入力電圧Vinについて上位ビットから順に所定の桁数までのデジタル値を決定してデジタル信号処理部4に出力する。
以上のように構成されたA/D変換装置1の動作について、図1,図2,図4及び図5を参照して以下説明する。
図4は、図1のA/D変換装置1のA/D変換処理動作を示すフローチャートである。図5は、図1の巡回サブA/D変換回路10−1,10−2の動作を示すタイミングチャートである。
図4において、A/D変換装置1はアナログ入力電圧Vinが入力されたか否かを判断する(ステップS1)。A/D変換装置1はアナログ入力電圧Vinが入力されるまで待機し続け、アナログ入力電圧Vinが入力されたとき(ステップS1でYES)、巡回サブA/D変換回路10−1はサブA/D変換処理を行う(ステップS2)。次いで、巡回サブA/D変換回路10−1は式(1)の演算処理を行い(ステップS11−1)、続けてサブA/D変換処理を行う(ステップS12−1)。タイミング制御部3は、巡回サブA/D変換回路10−1における演算処理の回数が規定の回数に達したか否かを判断し(ステップS13−1)、規定の回数に達するまでステップS11−1の演算処理とステップS12−1のサブA/D変換処理を繰り返す。巡回サブA/D変換回路10−1は、演算処理が規定の回数に達したとき(ステップS13−1のYES)電圧Vout1を巡回サブA/D変換回路10−2に出力して、巡回サブA/D変換回路10−2は巡回サブA/D変換処理を開始する(ステップS11−2)。巡回サブA/D変換回路10−n(n=2,3,…,N)はステップS11−1〜S13−3と同様に、巡回サブA/D変換処理を規定の回数に達するまで繰り返す(S11−n〜S13−n)。なお各ステップS12−nのサブA/D変換処理によって得られた各デジタル電圧Dは、ステップS12−nのサブA/D変換処理の実行時にデジタル信号処理部4に出力される。巡回サブA/D変換回路10−Nが規定の回数の演算処理を行ったとき(S13−nでYES)、デジタル信号処理部4は各デジタル電圧Dに基づいて、3値のデジタル電圧Dを2値のデジタル値に変換するデジタル信号処理を行う(ステップS3)。ステップS3のデジタル信号処理により入力電圧VinのA/D変換結果が得られ、A/D変換処理が終了する。
図5を参照して、図4のステップS11−1〜S11−3のA/D変換装置1の動作を説明する。図5の期間T1において、タイミング制御部3は巡回サブA/D変換回路10−1のスイッチSW2,SW6,SW8をオンし、スイッチSW1,SW3,SW5,SW7をオフする。同時に、D/A変換器のクロック生成及びタイミング制御部35はデジタル電圧Dに基づいて制御信号φan,φbn,φcnを生成して、巡回サブA/D変換回路10−1のスイッチSW9a,SW9b,SW9cのオン/オフを制御する。ここで、符号62はデジタル電圧Dに基づいて設定された所定のレベルの制御信号φan,φbn,φcnを表す。期間T1において、巡回サブA/D変換回路10−1は式(1)の演算処理を行う。演算処理によって得られた電圧Voは、巡回サブA/D変換回路10−1のサブA/D変換器13によってデジタル電圧DにA/D変換される。次いで、期間T2においてタイミング制御部3は巡回サブA/D変換回路10−1のスイッチSW2,SW3,SW6,SW7をオンし、スイッチSW1,SW5,SW8をオフする。同時に巡回サブA/D変換回路10−1のD/A変換器のクロック生成及びタイミング制御部35は制御信号φan,φbn,φcnをロウレベルに設定して、スイッチSW9a,SW9b,SW9cをオフする。このとき、出力電圧VoはスイッチSW3を介してキャパシタ21に入力されて帰還される。これにより、出力電圧Voがサンプリングされる。巡回サブA/D変換回路10−1はこのような期間T1,T2における動作を規定の回数3回分繰り返す。なお、このとき巡回サブA/D変換回路10−2は動作を開始しておらず、スイッチSW1,SW3,SW5,SW8はオンされ、スイッチSW2,SW6,SW7,SW9a,SW9b,SW9cはオフされているリセット状態61である。
次いで、図4のステップS13−1〜S11−2におけるA/D変換装置1の動作を説明する。巡回サブA/D変換回路10−1の巡回サブA/D変換処理の規定の回数3回中3回目の期間T1において、タイミング制御部3は巡回サブA/D変換回路10−2のスイッチSW1,SW3,SW5,SW8をオンし、スイッチSW2,SW6,SW7をオフする。同時に巡回サブA/D変換回路10−2のD/A変換器のクロック生成及びタイミング制御部35は制御信号φan,φcnをロウレベルに設定し、制御信号φbnをハイレベルに設定して、スイッチSW9a,SW9cをオフし、スイッチSW9bをオンする。このとき巡回サブA/D変換回路10−2は巡回サブA/D変換回路10−1の出力電圧Vout1をサンプリングする。次いで期間T3において、タイミング制御部3はハイレベルの制御信号φe1Rを発生してスイッチSW3−1に出力し、スイッチSW3をオンする。すると、巡回サブA/D変換回路10−1のサブA/D変換処理結果であるデジタル電圧Dが巡回サブA/D変換回路10−2のD/A変換器14に入力される。これにより、期間T3において巡回サブA/D変換回路10−2は巡回サブA/D変換回路10−1のデジタル電圧Dに基づいて式(1)の演算処理を行う。巡回サブA/D変換回路10−2は、期間T3以降、巡回サブA/D変換回路10−1の期間T1,T2と同様の動作を規定回数繰り返す。図4のステップS13−n〜S11−(n+1)(n=2,…,N−1)における巡回サブA/D変換回路10−n,10−(n+1)は、S13−1〜S11−2における巡回サブA/D変換回路10−1,10−2と同様に動作する。
図6は、段数N=2を有するA/D変換装置1の動作を示すブロック図である。図6の巡回サブA/D変換回路10−1,10−2は、それぞれ巡回サブA/D変換処理1サイクル当たり1.5ビットのサブA/D変換処理を行う構成であり、巡回サブA/D変換処理の規定回数も同一の6サイクルに設定されている。図1のデジタル信号処理部4は、冗長表現の1.5ビットのデジタル電圧Dに対してデジタル信号処理を行うことで、1サイクル当たり1ビットのデジタル値を取得する。そのため、図6のA/D変換装置1は全12ビットの分解能を持つ。ここで、巡回サブA/D変換回路10−1,10−2はそれぞれ乗算器12を有するが、アナログ信号を正確に2倍する乗算回路を作ることは現実には困難であり、実際の回路ではA/D変換の精度要求に合わせて乗算回路が作られる。一般に、精度と面積、もしくは精度と消費電力はトレードオフの関係にあり、精度要求に対して必要以上に精度を良くすると面積が犠牲になってしまう。通常の巡回型のA/D変換装置は、上位ビットから順にA/D変換と乗算処理を繰り返すために、上位での演算誤差が大きいと変換処理毎に誤差が積み上がり、最終的により大きな誤差となる。そのため上位ビットでの乗算の方が精度要求は高くなるが、1段のみの回路構成では、上位ビットのサブA/D変換処理も下位ビットのサブA/D変換処理も同一の回路構成となり、精度要求の高い上位ビットの変換処理に合わせて回路が生成される。一方図6のA/D変換装置1は、2段の巡回サブA/D変換回路10−1,10−2が縦続接続されるため巡回サブA/D変換回路10−2への精度要求は巡回サブA/D変換回路10−1よりも低く、その分巡回サブA/D変換回路10−2の面積を削減できる。
図7は、図6のA/D変換装置1の動作を示すタイミングチャートである。図7において、ある入力電圧Vin(A)に対して巡回サブA/D変換回路10−1で6サイクルのサブA/D変換処理を行い、精度要求の低い処理段階に入ると巡回サブA/D変換回路10−2で続くサブA/D変換処理を行う。ここで、ADk(k=1,2,…,12)は1つの入力電圧に対するkビット目のサブA/D変換処理を表す。巡回サブA/D変換回路10−1はこのとき、異なるアナログ入力信号である入力電圧Vin(B)に対して巡回サブA/D変換処理を開始することで、効率よく2つのアナログ入力電圧Vin(A),Vin(B)をA/D変換できる。最終的には、2つのアナログ入力電圧Vin(A),Vin(B)に対してそれぞれ12回のサブA/D変換処理がなされ、12ビットのデジタル信号が得られる。ここで、TABが2つのアナログ入力電圧Vin(A),Vin(B)に対するA/D変換に費やす期間であり、各アナログ入力電圧Vin(A),Vin(B)に対するA/D変換に費やす期間TA,TBの総和よりも短い。このように図6の巡回サブA/D変換回路10−1,10−2において、それぞれが複数の入力電圧間の処理に待ち時間を生じないようにサイクル数及びタイミングを設定することによって、連続するアナログ入力のA/D変換に費やす期間を削減することができる。
図8は、図6のA/D変換装置1を備えるイメージセンサ装置5の構成を示す平面図である。図8において、イメージセンサ装置5は、A/D変換装置1と、複数の画素51を含む光電変換部50と、PGA(Programmable Gate Amplifer)52と、配線53とを備えて構成される。イメージセンサ装置5は例えば半導体装置に含まれる。光電変換部50の各画素51で光電変換された信号はPGA52で所定の利得を与えられ、若しくは所定のレベルにクランプされ、図6のA/D変換装置1に入力される。通常の巡回型A/D変換装置は上位ビットに合わせて精度要求の高い回路の生成を強いられるため、イメージセンサ装置のカラム回路に集積化するとき、巡回サブA/D変換回路10−1と同等の面積を占めて集積化されることとなる。これに対して図6のA/D変換装置1の巡回サブA/D変換回路10−2は、下位ビットに合わせて精度要求が低く、そのため面積を削減できる。図8においては、12画素に対して配線53を1つのA/D変換装置1に接続しており、これによって消費電流を下げつつ、面積効率を上げ、高速で読み出しを行うことができる。
図9は、段数N=4を有するA/D変換装置1を備えるイメージセンサ装置5の構成を示す平面図である。図9において、イメージセンサ装置5は、A/D変換装置1と、複数の画素51を含む光電変換部50と、PGA52と、配線53とを備えて構成される。図9のA/D変換装置1は、1つのA/D変換装置1当たりで処理する画素数を図8のA/D変換装置1より大きくして配線されている。図9のA/D変換装置1は図8のA/D変換装置1よりも段数が大きいため、このような配線であっても図8のA/D変換装置1と同程度の読み出し速度を維持できる。また、1つのA/D変換装置1当たりで処理する画素数を図8のA/D変換装置1より大きくするとき、横長にA/D変換装置1の回路を生成することで面積効率を上げることができる。
図10は、段数N=3を有するA/D変換装置1の動作を示すブロック図である。図10の巡回サブA/D変換回路10−1,10−2,10−3は、それぞれ1サイクル当たり1.5ビットのサブA/D変換を行う構成であり、巡回サブA/D変換処理の規定回数も同一の4サイクルに設定される。これにより、図10のA/D変換装置1は、図6のA/D変換装置1と同等の全12ビットの分解能を持つ。
図11は、図10のA/D変換装置1の動作を示すタイミングチャートである。図11において、ある入力電圧Vin(A)に対して巡回サブA/D変換回路10−1で4サイクルの巡回サブA/D変換処理を行い、精度要求の低い処理段階に入ると巡回サブA/D変換回路10−2で続くサブA/D変換処理を行う。巡回サブA/D変換回路10−1はこのとき、次の入力電圧Vin(B)に対して巡回サブA/D変換処理を開始することで、効率よく2つのアナログ入力電圧Vin(A),Vin(B)をA/D変換できる。巡回サブA/D変換回路10−2において4サイクルの巡回サブA/D変換処理を行い、さらに精度要求の低い処理段階に入ると巡回サブA/D変換回路10−2で巡回サブA/D変換処理を行う。このとき、巡回サブA/D変換回路10−2においても巡回サブA/D変換回路10−2と同様に入力電圧Vin(B)に対するA/D変換処理の続きを行う。巡回サブA/D変換回路10−3でも巡回サブA/D変換回路10−2と同様に巡回サブA/D変換処理を入力電圧Vin(A),Vin(B)に対して各々4サイクル行う。最終的には、2つのアナログ入力電圧Vin(A),Vin(B)に対してそれぞれ12回のサブA/D変換処理がなされ、12ビットのデジタル信号が得られる。以上のような構成によると、図10のA/D変換装置1は、2つのアナログ入力電圧Vin(A),Vin(B)に対するA/D変換に費やす期間TABを、図6のA/D変換装置1よりもさらに短縮することができる。
図12は、段数N=2を有するA/D変換装置1の動作を示すブロック図である。図12の巡回サブA/D変換回路10−1,10−2は、それぞれ1サイクル当たり1.5ビットの巡回サブA/D変換処理を行う構成である。巡回サブA/D変換回路10−1は巡回サブA/D変換処理の規定回数が4サイクルに設定される一方、巡回サブA/D変換回路10−2は巡回サブA/D変換処理の規定回数が8サイクルに設定される。さらに、巡回サブA/D変換回路10−2は、巡回サブA/D変換処理を巡回サブA/D変換回路10−1の2倍の処理速度で行う。図12のA/D変換装置1は、図6のA/D変換装置1と同等の全12ビットの分解能を持つ。
図13は、図12のA/D変換装置1の動作を示すタイミングチャートである。図13において、入力電圧Vin(A)に対して巡回サブA/D変換回路10−1で4サイクルの巡回サブA/D変換処理を行い、精度要求の低い処理段階に入ると巡回サブA/D変換回路10−2で続くサブA/D変換処理を行う。巡回サブA/D変換回路10−1はこのとき、異なるアナログ入力信号である入力電圧Vin(B)に対して巡回サブA/D変換処理を開始する。ここで、巡回サブA/D変換回路10−2は、巡回サブA/D変換回路10−1の2倍のサイクルを2倍の処理速度で、すなわち1サイクル当たり1/2倍の期間で行う。つまり、巡回サブA/D変換回路10−1,10−2のサイクル数と1サイクル当たりの処理期間の積は等しい。これにより、巡回サブA/D変換回路10−1,10−2が巡回サブA/D変換処理を規定の回数行う期間が一致し、複数の入力電圧に対して、各巡回サブA/D変換回路10−1,10−2が待ち時間を持たず、効率良くサブAD変換することができる。また、図12のA/D変換装置1によると、2つのアナログ入力電圧Vin(A),Vin(B)に対するA/D変換に費やす期間TABを、図10のA/D変換装置1よりもさらに短縮することができる。
以上のように構成された第1の実施形態によれば、A/D変換装置1は互いに縦続接続された複数N段の巡回サブA/D変換回路10−1〜10−Nと、各段の巡回サブA/D変換回路10−nの動作のタイミングを制御するタイミング制御部3を備える。A/D変換装置1は各段の巡回サブA/D変換回路A/D変換回路10−nからの各デジタル電圧Dに基づいて、入力電圧Vinをデジタル値に変換するデジタル信号処理部4を備える。巡回サブA/D変換回路10−nは、出力アナログ電圧Voをデジタル電圧DにA/D変換して出力するサブA/D変換器13と、サブA/D変換器13からのデジタル電圧Dをアナログ電圧にD/A変換して出力するD/A変換器14とを備える。巡回サブA/D変換回路10−nは電圧Viから上記D/A変換器からのアナログ電圧を減算して減算結果の電圧を出力する減算器11を備える。巡回サブA/D変換回路10−nは減算器11からの減算結果の電圧を乗数2で乗算して乗算結果の出力アナログ電圧VoをサブA/D変換器13及び巡回サブA/D変換回路10−(n+1)に出力する乗算器12を備える。タイミング制御部3は、減算器11及び乗算器12の処理と、サブA/D変換器13の処理とを巡回して繰り返すことにより、電圧Viをデジタル値に巡回サブA/D変換して出力するように、巡回サブA/D変換回路10−nを制御する。
以上のように構成されたA/D変換装置1によれば、各巡回サブA/D変換回路10−1〜10−Nはそれぞれ上位ビットから下位ビットの精度要求に対応して回路を生成できるので、面積又は消費電力が縮小されるA/D変換装置を提供できる。A/D変換装置1はN段の巡回サブA/D変換回路10−1〜10−Nが縦続接続される。そのため、巡回サブA/D変換回路10−n(n=2,…,N)に課される精度要求は巡回サブA/D変換回路10−1よりも低く、その分巡回サブA/D変換回路10−nにおいて、面積又は消費電流を削減できる。また、A/D変換装置1は巡回サブA/D変換回路10−1〜10−Nにおいて、複数の信号間の処理に待ち時間がそれぞれ生じないようにサイクル数及びタイミングを設定することにより、連続するアナログ入力のA/D変換処理に費やす期間を削減できる。また、図4のA/D変換処理動作のように、入力電圧Vinにまず初めにサブA/D変換を行い(ステップS2)その分の演算処理回数を減らすことで、演算誤差を減らして精度を向上できる。
第2の実施形態.
図14は、本発明の第2の実施形態に係る、段数N=2を有するA/D変換装置1Aの動作を示すブロック図である。図14において、第2の実施形態に係るA/D変換装置1Aは、第1の実施形態に係るA/D変換装置1に比較して、巡回サブA/D変換回路10−n(n=2,3,…,N)に代えて巡回サブA/D変換回路10−nAを備えたことを特徴とする。この相違点について、以下説明する。
図14は、本発明の第2の実施形態に係る、段数N=2を有するA/D変換装置1Aの動作を示すブロック図である。図14において、第2の実施形態に係るA/D変換装置1Aは、第1の実施形態に係るA/D変換装置1に比較して、巡回サブA/D変換回路10−n(n=2,3,…,N)に代えて巡回サブA/D変換回路10−nAを備えたことを特徴とする。この相違点について、以下説明する。
巡回サブA/D変換回路10−nAは、図1の巡回サブA/D変換回路10−nに比較して、乗算器12に代えて乗数4の乗算器12Aを備え、サブA/D変換器13に代えてサブA/D変換器13Aを備え、D/A変換器14に代えてD/A変換器14Aを備える。サブA/D変換器13Aは、アナログ電圧を7値のデジタル電圧DAにA/D変換してD/A変換器14Aとデジタル信号処理部4に出力する。D/A変換器14Aはデジタル電圧DAをアナログ電圧にD/A変換して減算器11に出力する。これにより、巡回サブA/D変換回路10−nAは第1の実施形態の1.5ビットのサブA/D変換処理に代えて2.5ビットのサブA/D変換処理を行い、式(1)の演算処理に代えて次式の演算処理を行う。
[数2]
Vo=4×Vi−DA×Vref (2)
Vo=4×Vi−DA×Vref (2)
図1と同様のデジタル信号処理部4は、冗長表現の2.5ビットのデジタル電圧DAに対してデジタル信号処理を行うことで、1サイクル当たり2ビットのデジタル値を取得する。図14の巡回サブA/D変換回路10−1,10−2Aは、巡回サブA/D変換処理の規定回数を同一の4サイクルに設定され、巡回サブA/D変換処理の処理速度も同一である。よって図14のA/D変換装置1Aは、図6のA/D変換装置1と同等の全12ビットの分解能を持つ。
図15は、図14の巡回サブA/D変換回路10−2Aの入出力特性を示すグラフである。図15において、巡回サブA/D変換回路10−nAは式(2)の演算処理を行うとき、入力電圧Viを以下の7つの値域のいずれに属するかを判断する。7つの値域は、電圧(−5×Vref/8)未満と、電圧(−5×Vref/8)以上でかつ電圧(−3×Vref/8)未満と、電圧(−3×Vref/8)以上でかつ電圧(−Vref/8)未満を含む。さらに7つの値域は電圧(−Vref/8)以上でかつ電圧Vref/8未満と、電圧Vref/8以上でかつ電圧3×Vref/8未満と、電圧3×Vref/8以上でかつ電圧5×Vref/8未満と、電圧5×Vref/8以上とを含む。巡回サブA/D変換回路10−nAは、第1の実施形態に係る3値のデジタル電圧Dに基づいた巡回サブA/D変換処理と同様に、7つの値域に対応して7値のデジタル電圧DAに基づいた巡回サブA/D変換処理を行う。巡回サブA/D変換回路10−nAは、多ビットでサブA/D変換処理を実行できるため、図6のA/D変換装置1と同等の分解能を得るのに巡回サブA/D変換処理のサイクル数を減らすことができる。
図16は、図14の巡回サブA/D変換回路10−1,10−2Aの特性を示すグラフである。図16は、一般の演算増幅器を備える乗算器の帯域幅に対する利得Agの特性を示している。帰還係数β1は乗算器12の帰還係数であり(β1=1/2)、帰還係数β2は乗算器12Aの帰還係数である(β1=1/4)。図16に示すとおり、利得4倍である乗算器12Aを用いたとき帯域幅が狭くなってしまうため、A/D変換処理に高速動作あるいは高精度を要求することは困難である。これに対して、A/D変換装置1Aは、1.5ビットのサブA/D変換処理を行う巡回サブA/D変換回路10−1と、2.5ビットのサブA/D変換処理を行う巡回サブA/D変換回路10−2Aが縦続接続されている。これにより、A/D変換装置1Aは、上位ビットのサブA/D変換処理を高精度あるいは高速動作の要求を満たして行え、かつ下位ビットのサブA/D変換処理の処理回数削減による高速化を両立できる。
図17は、図14のA/D変換装置1Aの動作を示すタイミングチャートである。図17において、ある入力電圧Vin(A)に対して巡回サブA/D変換回路10−1で4サイクルの巡回サブA/D変換処理を行い、精度要求の低い処理段階に入ると巡回サブA/D変換回路10−2Aで続く巡回サブA/D変換処理を4サイクル行う。巡回サブA/D変換回路10−1はこのとき、異なるアナログ入力信号である入力電圧Vin(B)に対して巡回サブA/D変換処理を開始する。ここで、巡回サブA/D変換回路10−2Aは、巡回サブA/D変換処理の1サイクルで2ビットのデジタル値を与える。これにより、2つのアナログ入力電圧Vin(A),Vin(B)に対するA/D変換に費やす期間TABを図6のA/D変換装置1よりも短縮することができる。
以上のように構成された第2の実施形態によれば、2.5ビットのサブA/D変換処理を行う巡回サブA/D変換回路10−nAを有する。そのため、下位ビットのサブA/D変換処理の処理回数を1.5ビットのサブA/D変換処理よりも減らすことができ、A/D変換装置1Aは高速でA/D変換を実行できる。また、巡回サブA/D変換回路10−nAが2段の巡回サブA/D変換回路10−nと同等のA/D変換処理を行うことにより、同等の分解能をもつA/D変換装置1に対して面積を減らすことができる。
第3の実施形態.
図18は、本発明の第3の実施形態に係るA/D変換装置1Bの動作を示すフローチャートである。図19は、図18のA/D変換装置1Bの動作を示すタイミングチャートである。第3の実施形態に係るA/D変換装置1Bは、第1の実施形態の変形例であって、第1の実施形態に比較して、図4のA/D変換処理動作のステップS2のサブA/D変換処理に代えて、サンプル/ホールド処理(ステップS2B)を行うことを特徴とする。この相違点について、以下、図18及び図19を参照して説明する。
図18は、本発明の第3の実施形態に係るA/D変換装置1Bの動作を示すフローチャートである。図19は、図18のA/D変換装置1Bの動作を示すタイミングチャートである。第3の実施形態に係るA/D変換装置1Bは、第1の実施形態の変形例であって、第1の実施形態に比較して、図4のA/D変換処理動作のステップS2のサブA/D変換処理に代えて、サンプル/ホールド処理(ステップS2B)を行うことを特徴とする。この相違点について、以下、図18及び図19を参照して説明する。
図18において、A/D変換装置1に入力電圧Vinが入力されたとき(ステップS1でYES)、巡回サブA/D変換回路10−1は、サンプル/ホールド処理を行う(ステップS2B)。次いで、巡回サブA/D変換回路10−1はサブA/D変換処理を行って(ステップS12−1)、図4と同様の巡回サブA/D変換処理を開始する(ステップS11−1〜ステップS13−1)。
図19の時刻t1において入力電圧VinがA/D変換装置1に入力される。期間T4において、タイミング制御部3は巡回サブA/D変換回路10−1のスイッチSW1,SW2,SW3,SW5をオンし、スイッチSW6,SW7,SW8をオフする。巡回サブA/D変換回路10−1において、D/A変換器のクロック生成及びタイミング制御部35は、スイッチSW9bをオンし、スイッチSW9a,SW9cをオフする。これにより、入力電圧Vinはキャパシタ21,22には充電されずキャパシタ23,24に充電されてサンプリングされる。次いで期間T5において、タイミング制御部3は巡回サブA/D変換回路10−1のスイッチSW2,SW6,SW8をオンし、スイッチSW1,SW3,SW5,SW7をオフする。巡回サブA/D変換回路10−1においてD/A変換器のクロック生成及びタイミング制御部35は、スイッチSW9a,SW9cをオンし、スイッチSW9bをオフする。すると、キャパシタ23,24の放電によってホールド動作が行われることととなり、このときの出力電圧Voの利得は1倍となる。次いで、巡回サブA/D変換回路10−1は図5の期間T1,T2における動作と同様に動作して、巡回サブA/D変換処理を行う。
以上のように構成された第3の実施形態によれば、A/D変換装置1Bに入力されたアナログ電圧が、ステップS2Bのサンプル/ホールド処理によるサンプリング動作によって確定値を取り、ホールド動作によって保持される。これにより、A/D変換の対象となるアナログ信号値を確定させてA/D変換処理動作を行うことができる。
変形例.
第2の実施形態に係るA/D変換装置1Aは、2.5ビットのサブA/D変換処理を行う巡回サブA/D変換回路10−2A〜10−NA(n=2,3,…,N)を有する。これに代えて、2〜N段の少なくともいずれか1段以上に、2.5ビットのサブA/D変換処理を行う巡回サブA/D変換回路10−nA(n=2,3,…,N)を有してもよい。これにより、1.5ビットの巡回サブA/D変換回路10−nよりも巡回サブA/D変換処処理のサイクル数を減らし、A/D変換の高速化を実現できる。A/D変換装置1,1Bにおける初段より後段の巡回サブA/D変換回路10−nは、少なくともいずれか1段以上が巡回サブA/D変換回路10−1より容量値が小さいものであってよい。これにより、巡回サブA/D変換回路10−nの面積または消費電流を巡回サブA/D変換回路10−1よりも削減できる。
第2の実施形態に係るA/D変換装置1Aは、2.5ビットのサブA/D変換処理を行う巡回サブA/D変換回路10−2A〜10−NA(n=2,3,…,N)を有する。これに代えて、2〜N段の少なくともいずれか1段以上に、2.5ビットのサブA/D変換処理を行う巡回サブA/D変換回路10−nA(n=2,3,…,N)を有してもよい。これにより、1.5ビットの巡回サブA/D変換回路10−nよりも巡回サブA/D変換処処理のサイクル数を減らし、A/D変換の高速化を実現できる。A/D変換装置1,1Bにおける初段より後段の巡回サブA/D変換回路10−nは、少なくともいずれか1段以上が巡回サブA/D変換回路10−1より容量値が小さいものであってよい。これにより、巡回サブA/D変換回路10−nの面積または消費電流を巡回サブA/D変換回路10−1よりも削減できる。
本発明の第1の態様に係るA/D変換装置は、互いに縦続接続された複数段の巡回サブA/D変換回路と各段の巡回サブA/D変換回路の動作のタイミングを制御するタイミング制御部とを備える。A/D変換装置は、各段の巡回サブA/D変換回路からの各デジタル電圧に基づいて、入力電圧をデジタル値に変換するデジタル信号処理部を備える。各段の巡回サブA/D変換回路は、巡回サブA/D変換回路からの出力アナログ電圧をデジタル電圧にA/D変換して出力するサブA/D変換器と、サブA/D変換器からのデジタル電圧をアナログ電圧にD/A変換して出力するD/A変換器とを備える。各段の巡回サブA/D変換回路は、巡回サブA/D変換回路に入力される電圧からD/A変換器からのアナログ電圧を減算して減算結果の電圧を出力する減算器を備える。各段の巡回サブA/D変換回路は、減算器からの減算結果の電圧を所定の乗数で乗算して乗算結果の出力アナログ電圧をサブA/D変換器及び次段の巡回サブA/D変換回路に出力する乗算器とを備える。タイミング制御部は、減算器及び乗算器の処理とサブA/D変換器の処理とを巡回して繰り返すことにより、巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換して出力するように、巡回サブA/D変換回路を制御する。
本発明の第2の態様に係るA/D変換装置は、本発明の第1の態様に係るA/D変換装置において、各段の巡回サブA/D変換回路は、当該巡回サブA/D変換回路に入力される電圧を入力して減算器に出力するか否かを切り換える第1のスイッチをさらに備える。各段の巡回サブA/D変換回路は、出力アナログ電圧を帰還して減算器に出力するか否かを切り替える第2のスイッチをさらに備える。タイミング制御部は、当該巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換するとき、第1のスイッチをオフして第2のスイッチをオンする。一方、タイミング制御部は当該巡回サブA/D変換回路から出力アナログ電圧を次段の巡回サブA/D変換回路に出力するとき、第1のスイッチをオンして第2のスイッチをオフするように制御する。
本発明の第3の態様に係るA/D変換装置は、本発明の第2または3の態様に係るA/D変換装置において、各段の巡回サブA/D変換回路は サブA/D変換器からのデジタル電圧を入力してD/A変換器に出力するか否か切り替える第3のスイッチをさらに備える。A/D変換装置は、当該巡回サブA/D変換回路のサブA/D変換器からのデジタル電圧を入力して次段の巡回サブA/D変換回路のD/A変換器に出力するか否かを切り替える第4のスイッチをさらに備える。タイミング制御部は、当該巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換するとき、第3のスイッチをオンして第4のスイッチをオフする。一方、タイミング制御部は当該巡回サブA/D変換回路から出力アナログ電圧を次段の巡回サブA/D変換回路に出力するとき、第3のスイッチをオフして第4のスイッチをオンするように制御する。
本発明の第4の態様に係るA/D変換装置は、本発明の第1〜3のうちのいずれか1つの態様に係るA/D変換装置において、タイミング制御部は、各段の巡回サブA/D変換回路において互いに異なる処理速度の動作を制御する。タイミング制御部は、各段の巡回サブA/D変換回路において互いに異なる処理速度で、当該巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換して出力するように、当該巡回サブA/D変換回路を制御する。
本発明の第5の態様に係るA/D変換装置は、本発明の第1〜4のうちのいずれか1つの態様に係るA/D変換装置において、タイミング制御部は、各段の巡回サブA/D変換回路において互いに異なる回数の動作を制御する。これにより、各段の巡回サブA/D変換回路は互いに異なる回数、減算器及び乗算器の処理とサブA/D変換器の処理とを巡回して繰り返すことにより、当該巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換して出力する。このように、タイミング制御部は当該巡回サブA/D変換回路を制御する。
本発明の第6の態様に係るA/D変換装置は、本発明の第1〜5のうちのいずれか1つの態様に係るA/D変換装置において、タイミング制御部は、各段の巡回サブA/D変換回路の動作を制御する。タイミング制御部は、各段の巡回サブA/D変換回路における減算器及び乗算器の処理とサブA/D変換器の処理とを巡回して繰り返す回数と処理速度との積を、全段の巡回サブA/D変換回路に対して同一にするように制御する。
本発明の第7の態様に係るA/D変換装置は、本発明の第1〜6のうちのいずれか1つの態様に係るA/D変換装置である。初段の巡回サブA/D変換回路において、乗算器の乗数が2であるとき、サブA/D変換器は当該出力アナログ電圧を3値のデジタル電圧にA/D変換して出力する。一方、初段から後段の少なくともいずれか1つの巡回サブA/D変換回路において、乗算器の乗数が4であるとき、サブA/D変換器は当該出力アナログ電圧を7値のデジタル電圧にA/D変換して出力する。
本発明の第8の態様に係るA/D変換装置は、本発明の第1〜7のうちのいずれか1つの態様に係るA/D変換装置において、タイミング制御部は、巡回サブA/D変換回路の動作を制御する。タイミング制御部は、初段の巡回サブA/D変換回路において、乗算器に入力電圧を乗数1で乗算して乗算結果の出力アナログ電圧をサブA/D変換器に出力させる。次いでタイミング制御部は、2以上の所定の乗数で減算器及び乗算器の処理とサブA/D変換器の処理とを巡回して繰り返すように、当該巡回サブA/D変換回路を制御する。
本発明の第9の態様に係るイメージセンサ装置は、本発明の第1〜8のうちのいずれか1つの態様に係るA/D変換装置を含む。
本発明の第10の態様に係る半導体装置は、本発明の第9の態様に係るイメージセンサ装置を含む。
1,1A,1B…A/D変換装置
2…演算回路部
3…タイミング制御部
4…デジタル信号処理部
5…イメージセンサ装置
10−n…巡回サブA/D変換回路
11…減算器
12…乗算器
13…サブA/D変換器
14…D/A変換器
21〜24…キャパシタ
25…オペアンプ
31,32…コンパレータ
33,34…乗算器
35…D/A変換器のクロック生成及びタイミング制御部
50…光電変換部
51…画素
52…PGA
53…配線
SW1〜3…スイッチ
SW4−n…スイッチ
SW5〜SW8…スイッチ
SW9a,SW9b,SW9c…スイッチ
2…演算回路部
3…タイミング制御部
4…デジタル信号処理部
5…イメージセンサ装置
10−n…巡回サブA/D変換回路
11…減算器
12…乗算器
13…サブA/D変換器
14…D/A変換器
21〜24…キャパシタ
25…オペアンプ
31,32…コンパレータ
33,34…乗算器
35…D/A変換器のクロック生成及びタイミング制御部
50…光電変換部
51…画素
52…PGA
53…配線
SW1〜3…スイッチ
SW4−n…スイッチ
SW5〜SW8…スイッチ
SW9a,SW9b,SW9c…スイッチ
Claims (10)
- 互いに縦続接続された複数段の巡回サブA/D変換回路と、
上記各段の巡回サブA/D変換回路の動作のタイミングを制御するタイミング制御部と、
上記各段の巡回サブA/D変換回路からの各デジタル電圧に基づいて、入力電圧をデジタル値に変換するデジタル信号処理部とを備えるA/D変換装置であって、
上記各段の巡回サブA/D変換回路は、
当該巡回サブA/D変換回路からの出力アナログ電圧をデジタル電圧にA/D変換して出力するサブA/D変換器と、
上記サブA/D変換器からのデジタル電圧をアナログ電圧にD/A変換して出力するD/A変換器と、
当該巡回サブA/D変換回路に入力される電圧から上記D/A変換器からのアナログ電圧を減算して減算結果の電圧を出力する減算器と、
上記減算器からの減算結果の電圧を所定の乗数で乗算して乗算結果の上記出力アナログ電圧を上記サブA/D変換器及び次段の巡回サブA/D変換回路に出力する乗算器とを備え、
上記タイミング制御部は、上記減算器及び上記乗算器の処理と、上記サブA/D変換器の処理とを巡回して繰り返すことにより、当該巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換して出力するように、当該巡回サブA/D変換回路を制御することを特徴とするA/D変換装置。 - 上記各段の巡回サブA/D変換回路は、
当該巡回サブA/D変換回路に入力される電圧を入力して上記減算器に出力するか否かを切り換える第1のスイッチと、
上記出力アナログ電圧を帰還して上記減算器に出力するか否かを切り替える第2のスイッチとをさらに備え、
上記タイミング制御部は、当該巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換するとき、上記第1のスイッチをオフして上記第2のスイッチをオンする一方、当該巡回サブA/D変換回路から上記出力アナログ電圧を次段の巡回サブA/D変換回路に出力するとき、上記第1のスイッチをオンして上記第2のスイッチをオフするように制御することを特徴とする請求項1に記載のA/D変換装置。 - 上記各段の巡回サブA/D変換回路は、
上記サブA/D変換器からのデジタル電圧を入力して上記D/A変換器に出力するか否かを切り替える第3のスイッチをさらに備え、
上記A/D変換装置は、
当該巡回サブA/D変換回路の上記サブA/D変換器からのデジタル電圧を入力して次段の巡回サブA/D変換回路の上記D/A変換器に出力するか否かを切り替える第4のスイッチをさらに備え、
上記タイミング制御部は、当該巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換するとき、上記第3のスイッチをオンして上記第4のスイッチをオフする一方、当該巡回サブA/D変換回路から上記出力アナログ電圧を次段の巡回サブA/D変換回路に出力するとき、上記第3のスイッチをオフして上記第4のスイッチをオンするように制御することを特徴とする請求項1または2に記載のA/D変換装置。 - 上記タイミング制御部は、上記各段の巡回サブA/D変換回路において互いに異なる処理速度で、当該巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換して出力するように、当該巡回サブA/D変換回路を制御することを特徴とする請求項1〜3のうちのいずれか1つに記載のA/D変換装置。
- 上記タイミング制御部は、上記各段の巡回サブA/D変換回路において互いに異なる回数、上記減算器及び上記乗算器の処理と上記サブA/D変換器の処理とを巡回して繰り返すことにより、当該巡回サブA/D変換回路に入力される電圧をデジタル値に巡回サブA/D変換して出力するように、当該巡回サブA/D変換回路を制御することを特徴とする請求項1〜4のうちのいずれか1つに記載のA/D変換装置。
- 上記タイミング制御部は、上記各段の巡回サブA/D変換回路における上記減算器及び上記乗算器の処理と上記サブA/D変換器の処理とを巡回して繰り返す回数と処理速度との積を、全段の巡回サブA/D変換回路に対して同一にするように、当該巡回サブA/D変換回路を制御することを特徴とする請求項1〜5のうちのいずれか1つに記載のA/D変換装置。
- 初段の上記巡回サブA/D変換回路において、上記乗算器の乗数が2であるとき、上記サブA/D変換器は当該出力アナログ電圧を3値のデジタル電圧にA/D変換して出力する一方、初段から後段の少なくともいずれか1つの上記巡回サブA/D変換回路において、上記乗算器の乗数が4であるとき、上記サブA/D変換器は当該出力アナログ電圧を7値のデジタル電圧にA/D変換して出力することを特徴とする請求項1〜6のうちのいずれか1つに記載のA/D変換装置。
- 上記タイミング制御部は、初段の上記巡回サブA/D変換回路において、上記乗算器に上記入力電圧を乗数1で乗算して乗算結果の上記出力アナログ電圧を上記サブA/D変換器に出力させ、次いで2以上の上記所定の乗数で上記減算器及び上記乗算器の処理と上記サブA/D変換器の処理とを巡回して繰り返すように、当該巡回サブA/D変換回路を制御することを特徴とする請求項1〜7のうちのいずれか1つに記載のA/D変換装置。
- 請求項1〜8のうちのいずれか1つに記載のA/D変換装置を含むことを特徴とするイメージセンサ装置。
- 請求項9に記載のイメージセンサ装置を含むことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2013272736A JP2015128221A (ja) | 2013-12-27 | 2013-12-27 | A/d変換装置、イメージセンサ装置、及び半導体装置 |
Applications Claiming Priority (1)
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JP2013272736A JP2015128221A (ja) | 2013-12-27 | 2013-12-27 | A/d変換装置、イメージセンサ装置、及び半導体装置 |
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JP2015128221A true JP2015128221A (ja) | 2015-07-09 |
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Family Applications (1)
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JP2013272736A Pending JP2015128221A (ja) | 2013-12-27 | 2013-12-27 | A/d変換装置、イメージセンサ装置、及び半導体装置 |
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Country | Link |
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JP (1) | JP2015128221A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017046058A (ja) * | 2015-08-24 | 2017-03-02 | 株式会社東芝 | Ad変換器、アナログフロントエンド、及びセンサシステム |
JP2017112605A (ja) * | 2015-12-15 | 2017-06-22 | 株式会社リコー | 撮像装置 |
US10582142B2 (en) | 2016-03-10 | 2020-03-03 | Ricoh Company, Ltd. | Photoelectric conversion device |
US10652498B2 (en) | 2017-07-18 | 2020-05-12 | Ricoh Company, Ltd. | Photoelectric conversion device, image capturing device, and photoelectric conversion method |
-
2013
- 2013-12-27 JP JP2013272736A patent/JP2015128221A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2017046058A (ja) * | 2015-08-24 | 2017-03-02 | 株式会社東芝 | Ad変換器、アナログフロントエンド、及びセンサシステム |
JP2017112605A (ja) * | 2015-12-15 | 2017-06-22 | 株式会社リコー | 撮像装置 |
US10582142B2 (en) | 2016-03-10 | 2020-03-03 | Ricoh Company, Ltd. | Photoelectric conversion device |
US10652498B2 (en) | 2017-07-18 | 2020-05-12 | Ricoh Company, Ltd. | Photoelectric conversion device, image capturing device, and photoelectric conversion method |
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