JP2021044632A - Ａ／ｄ変換装置 - Google Patents

Abstract

【課題】消費電力、構成面積を抑制できるようにしたＡ／Ｄ変換装置を提供する。【解決手段】制御回路９は、ΔΣモードでは第１ブロック１４の演算増幅器２４を用いると共に第２ブロック１５の演算増幅器２４ｂを用い、第２ブロックの出力電圧を量子化部１３により量子化しながらΔΣ方式によりＡ／Ｄ変換処理する。制御回路９は、ハイブリッドモードでは第２ブロック１５の演算増幅器２４ｂを用いることなく第１ブロック１４の演算増幅器２４を用い、ΔΣ方式において第１ブロック１４の演算増幅器２４の出力電圧を量子化部１３により量子化しながらＡ／Ｄ変換処理した後、残差を第１ブロック１４の演算増幅器２４を用いて巡回方式によりＡ／Ｄ変換処理する。【選択図】図１

Description

本発明は、Ａ／Ｄ変換装置に関する。

本願出願人は、ΔΣ方式と巡回方式とを組み合わせたハイブリッドモードを用いてＡ／Ｄ変換処理を行う技術を提案している（例えば、特許文献１参照）。特許文献１記載のＡ／Ｄ変換装置によれば、ハイブリッドモードにおいてΔΣ方式によりＡ／Ｄ変換処理し上位ビットを生成した後、残差を巡回方式によりＡ／Ｄ変換し、下位ビットを生成している。Ａ／Ｄ変換装置は、ハイブリッドモードにおいてΔΣ方式、巡回方式共に、第１及び第２ブロックの両ブロックに構成される演算増幅器（アンプ相当）を用いてＡ／Ｄ変換処理を実行している。

ハイブリッドモードでは、ゲイン誤差が線形性を低下させてしまうため、ゲイン誤差を極力小さくするため高ゲインのアンプを必要とする。特許文献１記載のＡ／Ｄ変換装置を適用すると、第１ブロック及び第２ブロックに高ゲインの演算増幅器を同等サイズで用意しなくてはならない。しかも第１ブロック及び第２ブロックに高ゲインの演算増幅器を用いると両者のアンプの消費電流が多くなってしまい好ましくない。

特開２０１７−１６３４７３号公報

本発明の目的は、構成面積を抑制しながら低消費電力化できるようにしたＡ／Ｄ変換装置を提供することにある。

請求項１、１０記載の発明は、アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理するΔΣモード、前記アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理をした後に残差を巡回方式によりＡ／Ｄ変換処理するハイブリッドモード、の少なくとも２以上のモードにより動作するＡ／Ｄ変換装置（６；３０６；４０６；５０６；６０６）を対象としている。

請求項１記載の発明によれば、第１ブロック（１４）は、アナログ入力信号（Ｖin）を入力し第１アンプ（２４）を用いて信号処理可能に構成されており、第２ブロック（１５）は第２アンプ（２４ｂ）を備えており第１ブロックの出力電圧を入力する。量子化部（１３；２１３）は、第１ブロック及び第２ブロックの出力の何れかを入力して量子化可能に構成されている。制御回路（９）は、前述のモードを切り替える制御を実行する。

制御回路は、ΔΣモードでは第１ブロックの第１アンプを用いると共に第２ブロックの第２アンプを用い、第２ブロックの出力を量子化部により量子化させΔΣ方式によりＡ／Ｄ変換処理させるようにスイッチを制御する。他方、制御回路は、ハイブリッドモードでは第２ブロックの第２アンプを用いることなく第１ブロックの第１アンプを用い、ΔΣ方式において第１ブロックの第１アンプの出力を量子化部により量子化させながらＡ／Ｄ変換処理させた後、残差を第１アンプを用いて巡回方式によりＡ／Ｄ変換処理させるようにスイッチを制御する。

請求項２又は１１記載の発明は、アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理するΔΣモード、前記アナログ入力信号（Ｖin）を巡回方式によりＡ／Ｄ変換処理する巡回モード、の少なくとも２以上のモードにより動作するＡ／Ｄ変換装置（６；３０６；４０６；５０６；６０６）を対象としている。

請求項２記載の発明によれば、制御回路は、ΔΣモードでは第１ブロックの第１アンプを用いると共に第２ブロックの前記第２アンプを用い、第２ブロックの出力を量子化部により量子化させながらΔΣ方式によりＡ／Ｄ変換処理させるようにスイッチを制御し、巡回モードでは第２ブロックの前記第２アンプを用いることなく第１ブロックの第１アンプを用い、第１ブロックの第１アンプの出力を量子化部により量子化させながら巡回方式によりＡ／Ｄ変換処理させるようにスイッチを制御する。

請求項３記載の発明は、アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理するΔΣモード、アナログ入力信号（Ｖin）を巡回方式によりＡ／Ｄ変換処理する巡回モード、アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理をした後に残差を巡回方式によりＡ／Ｄ変換処理するハイブリッドモード、の何れかのモードにより動作するＡ／Ｄ変換装置（６；３０６；４０６；５０６；６０６）を対象としている。

請求項３記載の発明によれば、制御回路は、ΔΣモードでは第１ブロックの第１アンプを用いると共に第２ブロックの第２アンプを用い、第２ブロックの出力を量子化部により量子化させながらΔΣ方式によりＡ／Ｄ変換処理させるようにスイッチを制御し、ハイブリッドモードでは第２ブロックの第２アンプを用いることなく第１ブロックの第１アンプを用い、ΔΣ方式において第１ブロックの第１アンプの出力を量子化部により量子化させながらＡ／Ｄ変換処理させるようにスイッチを制御した後、残差を第１アンプを用いて巡回方式によりＡ／Ｄ変換処理させるようにスイッチを制御し、巡回モードでは第２ブロックの第２アンプを用いることなく第１ブロックの第１アンプを用い、第１ブロックの第１アンプの出力を量子化部により量子化させながら巡回方式によりＡ／Ｄ変換処理させるようにスイッチを制御する。

請求項１から３記載の発明によれば、ΔΣモードでは第１ブロックの第１アンプ及び第２ブロックの第２アンプを用いることで二次変調特性を持ちノイズシェーピングの効果を大きくできるため、Ａ／Ｄ変換精度を高精度に保持できる。他方、ΔΣモード以外のモード（ハイブリッドモード、巡回モード）では第１ブロックの第１アンプだけで動作でき、第２ブロックの第２アンプに高ゲインのアンプを採用する必要がなくなる。これにより、第２アンプの構成面積を抑制できるようになる。また、消費電流を抑制できる。一般的に、ΔΣモードは高精度、ハイブリッドモード、巡回モードは高速という特徴があるため、ユーザのニーズに合わせて使い分けることができる。

請求項１０、１１記載の発明によれば、ブロック（４１４）は、アナログ入力信号（Ｖin）を入力してアンプを用いて信号処理可能であり、量子化部（１３）はブロックの出力を量子化する。また、制御回路（９）はモードを切り替えると共にスイッチを制御することでモードに応じた制御を行うように構成されている。第１キャパシタ（Ｃsd1）はアナログ入力信号をサンプリング可能に接続され、第１サンプリングキャパシタ（Ｃs1）もまたアナログ入力信号をサンプリング可能に接続されている。
第２サンプリングキャパシタ（Ｃs2）は、ブロックの出力電圧をサンプリング可能に接続されている。また、第１キャパシタ充放電回路（２０）は、第１Ｄ／Ａ変換器（２５）を構成すると共に第１キャパシタ（Ｃsd1）に電荷を充放電可能になっており、第２キャパシタ充放電回路（４２０ｂ）は、第２Ｄ／Ａ変換器（２５ｂ）を構成する第２キャパシタ（Ｃsd2）に電荷を充放電可能になっている。

制御回路は、ΔΣモードではブロックのアンプを用いて、アナログ入力信号を第１キャパシタにサンプリングさせるようにスイッチ制御を行うことで第１ΔΣ動作を行う。また、制御回路は、量子化部のデジタル出力に応じて第１Ｄ／Ａ変換器の第１キャパシタから充放電させアンプを用いて積分した出力電圧を量子化部に入力させながら、出力電圧を第２サンプリングキャパシタにサンプリングさせるようにスイッチ制御を行うことで第２ΔΣ動作を行う。また、制御回路は、量子化部のデジタル出力に応じて第２Ｄ／Ａ変換器の第２キャパシタ及び第２サンプリングキャパシタから充放電させてアンプを用いて積分した出力電圧を量子化部に入力させるようにスイッチ制御を行うことで第３ΔΣ動作を行う。
その後、制御回路は、第２ΔΣ動作及び第３ΔΣ動作を繰り返すことで、ΔΣ方式によりブロックのアンプを用いて積分した出力電圧を量子化部により量子化させながらＡ／Ｄ変換処理させる。

請求項１０記載の発明によれば、制御回路は、ハイブリッドモードではブロックのアンプを用いて、アナログ入力信号を第１サンプリングキャパシタにサンプリングするようにスイッチ制御を行うことで第４ΔΣ動作を行う。また、制御回路は、量子化部のデジタル出力に応じて第１Ｄ／Ａ変換器の第１キャパシタ及び第１サンプリングキャパシタから充放電させてアンプを用いて積分した出力電圧を量子化部に入力させるようにスイッチ制御を行うことで第５ΔΣ動作を行う。その後、制御回路は、第４ΔΣ動作及び第５ΔΣ動作を繰り返すことでブロックのアンプの出力電圧を量子化部により量子化させながらΔΣ方式によりＡ／Ｄ変換処理させ、残差を巡回方式によりＡ／Ｄ変換処理させる。

また、請求項１１記載の発明によれば、制御回路は、巡回モードでは、ブロックのアンプを用いて積分した出力電圧を量子化部により量子化させながら巡回方式によりＡ／Ｄ変換処理させる。
請求項１０又は１１記載の発明によれば、ΔΣモードを含む全てのモードにおいて、単一のブロックのアンプを用いて動作できるようになり、従来必要とされている第２ブロックを設ける必要がなくなる。これにより、第２ブロックの構成面積を抑制できるようになる。また消費電流を抑制できる。

第１実施形態におけるＡ／Ｄ変換装置の電気的構成図 ΔΣモードにおける１サイクル分の処理の流れを概略的に示す説明図 ΔΣモードにおける一動作段階を概略的に示す説明図（その１） ΔΣモードにおける一動作段階を概略的に示す説明図（その２） ΔΣモードにおける一動作段階を概略的に示す説明図（その３） ハイブリッドモードにおける１サイクル分の処理の流れを概略的に示す説明図 ハイブリッドモードにおける一動作段階を概略的に示す説明図（その１） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その２） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その３） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その４） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その５） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その６） 巡回モードにおける１サイクル分の処理の流れを概略的に示す説明図 巡回モードにおける一動作段階を概略的に示す説明図（その１） 巡回モードにおける一動作段階を概略的に示す説明図（その２） 第２実施形態について示す量子化部の電気的構成図 第３実施形態について示すＡ／Ｄ変換装置の電気的構成図 アンプ内部の電気的構成図 第４実施形態について示すＡ／Ｄ変換装置の電気的構成図とΔΣモードにおける一動作段階を模式的に示す説明図（その１） ΔΣモードにおける一動作段階を模式的に示す説明図（その２） ΔΣモードにおける一動作段階を模式的に示す説明図（その３） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その１） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その２） 第５実施形態について示すＡ／Ｄ変換装置の電気的構成図とハイブリッドモードにおける一動作段階を概略的に示す説明図（その１） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その２） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その３） 第６実施形態について示すＡ／Ｄ変換装置の電気的構成図とハイブリッドモードにおける一動作段階を概略的に示す説明図（その１） ハイブリッドモードにおける一動作段階を概略的に示す説明図（その２）

以下、Ａ／Ｄ変換装置の幾つかの実施形態について図面を参照しながら説明する。以下に説明する各実施形態において、同一又は類似の動作を行う構成については、同一又は類似の符号を付して必要に応じて説明を省略する。

（第１実施形態）
図１に示すＡ／Ｄ変換装置６は、アナログ入力信号ＶinをＡ／Ｄ変換処理するもので、アナログ入力信号ＶinをΔΣ方式によりＡ／Ｄ変換処理するΔΣモード、アナログ入力信号Ｖinを巡回方式によりＡ／Ｄ変換処理する巡回モード、及び、アナログ入力信号ＶinをΔΣ方式により上位ビットをＡ／Ｄ変換処理した後に残差を巡回方式によりＡ／Ｄ変換処理するハイブリッドモード、により動作可能に構成され、制御回路９がこれらのモードを切り替えると共にスイッチ制御することで各モードに応じた動作を制御する。これらのモードの詳細動作は後述する。

スイッチ７は、制御回路９の制御信号に応じて切替可能に構成されている。制御回路９が、Ａ／Ｄ変換装置６をΔΣモードで動作させるときには、Ａ／Ｄ変換装置６とデジタルフィルタ８とを接続するようにスイッチ７を切替え、これによりデジタルフィルタ８の出力を出力データＤｏとする。

また制御回路９が、Ａ／Ｄ変換装置６を巡回モード又はハイブリッドモードにより動作させるときには、スイッチ７を切替え、Ａ／Ｄ変換装置６の出力からデジタルフィルタ８を介在させないように接続し、そのまま出力データＤｏとする。以下、Ａ／Ｄ変換装置６の構成と、ΔΣモード、巡回モード、ハイブリッドモードの動作の説明を行う。なお、Ａ／Ｄ変換装置６は、ハイブリッドモードにおいてデジタル積分器を用いて処理を行っている。デジタル積分器は、ΔΣ方式Ａ／Ｄ変換処理による上位ビットと巡回方式Ａ／Ｄ変換処理による下位ビットを結合させるときに用いられる。このデジタル積分器もデジタルフィルタに分類されるが、デジタル積分器は上位ビットと下位ビットとの結合処理に必要な機能であるため、ここでは、任意のフィルタ特性に変更可能にした前記のデジタルフィルタ８とは区別して説明する。

＜Ａ／Ｄ変換装置６の構成＞
図１に示すように、Ａ／Ｄ変換装置６は、信号処理部１２と、量子化部１３と、を備える。信号処理部１２は第１ブロック１４及び第２ブロック１５を備える。第１ブロック１４の入力端子Ｔisにはアナログ入力信号Ｖinが入力される。

第１ブロック１４は、キャパシタ切替回路２０、２１、２２、２３、及び、第１アンプとしての演算増幅器２４を備える。演算増幅器２４の非反転入力端子はグランド電位が与えられるアナロググランド線に接続されている。演算増幅器２４の反転入力端子は、キャパシタ切替回路２０、２１、２２の共通出力のノードＮａに接続されている。演算増幅器２４の出力電圧Ｖo1は第２ブロック１５の入力ノードＮｂに入力されている。

キャパシタ切替回路２０は、キャパシタＣs1、スイッチSS11〜SS14、SSD11、及び、Ｄ／Ａ変換器２５を備える。キャパシタＣs1は、入力端子Ｔisから入力されるアナログ入力信号Ｖinをサンプリングするためのサンプリングキャパシタとして用いられる。キャパシタＣs1は、制御回路９によりスイッチSS11〜SS14がそれぞれオン又はオフに切り替えられることに応じて電荷を充放電する。キャパシタＣs1の一方の端子は、スイッチSS11を介在して入力端子Ｔisに接続されると共に、スイッチSS14を介在してアナロググランド線に接続されている。キャパシタＣs1の他方の端子は、スイッチSS13を介在してノードＮａに接続されると共に、スイッチSS12を介在してアナロググランド線に接続されている。

Ｄ／Ａ変換器２５は、複数のスイッチSDD1T、SDD1M、SDD1B及びキャパシタＣsd1を備える。キャパシタＣsd1は、Ｄ／Ａ変換器２５のＤＡＣキャパシタとして用いられる。入力端子ＴisとキャパシタＣsd1の他方の端子との間にはスイッチSSD11が接続されている。スイッチSSD11は、キャパシタＣsd1をサンプリングキャパシタとして用いるときに制御されるスイッチであり、制御回路９によりオン・オフ制御可能に構成されている。キャパシタＣsd1は、入力端子ＴisからスイッチSSD11を通じて入力されるアナログ入力信号Ｖinをサンプリングするためのサンプリングキャパシタとしての機能も兼ねることもある。

制御回路９は、スイッチSDD1T、SDD1M、SDD1Bを択一的にオンに切替えすることで量子化部１３の変換出力Ｖrefp、Ｖcm、Ｖrefmの何れかをキャパシタＣsd1の他方の端子に印加する。量子化部１３の変換出力Ｖrefp、Ｖcm、Ｖrefmは、量子化部１３の出力デジタル値をＤ／Ａ変換処理したアナログ電圧に相当し、例えばＶrefp＞Ｖcm＞Ｖrefmの関係を備え、Ｖcmはアナロググランド電圧である。以下では、選択された変換出力をＶＲと必要に応じて略記する。

キャパシタ切替回路２１は、キャパシタＣcc1、スイッチSC11、SC14、SCD11〜SCD13、及び、Ｄ／Ａ変換器２６を備える。キャパシタＣcc1は、制御回路９によりスイッチSC11、SC14、SCD12、SCD13がそれぞれオン又はオフに切り替えられることに応じて電荷を充放電するように構成される。キャパシタＣcc1の一方の端子は、スイッチSCD13を介在してノードＮａに接続されると共に、スイッチSCD12を介在してアナロググランド線に接続されている。キャパシタＣcc1の他方の端子は、スイッチSC11を介在してノードＮｂに接続されると共に、スイッチSC14を介在してアナロググランド線に接続されている。

Ｄ／Ａ変換器２６は、複数のスイッチSCD1T、SCD1M、SCD1B及びキャパシタＣcd1を備える。制御回路９は、スイッチSCD1T、SCD1M、SCD1Bを択一的にオンに切替えすることで量子化部１３の変換出力Ｖrefp、Ｖcm、Ｖrefmの何れかをキャパシタＣcd1の他方の端子に印加する。第１ブロック１４の出力ノードＮｂとキャパシタＣcd1の他方の端子との間にはスイッチSCD11が接続されている。スイッチSC11、SCD11は、巡回方式により出力ノードＮｂの電圧をキャパシタCcc1、Ccd1にサンプリングするときに用いられるスイッチであり、制御回路９によりオン・オフ制御可能に構成されている。

キャパシタ切替回路２２は、キャパシタＣcc2、スイッチSC21、SC24、SCD21〜SCD23、及び、Ｄ／Ａ変換器２７を備える。キャパシタＣcc2は、制御回路９によりスイッチSC21、SC24、SCD22、SCD23がそれぞれオン又はオフに切り替えられることに応じて電荷を充放電するように構成される。キャパシタＣcc2の一方の端子は、スイッチSCD23を介在してノードＮａに接続されると共に、スイッチSCD22を介在してアナロググランド線に接続されている。キャパシタＣcc2の他方の端子は、スイッチSC21を介在してノードＮｂに接続されると共に、スイッチSC24を介在してアナロググランド線に接続されている。

Ｄ／Ａ変換器２７は、複数のスイッチSCD2T、SCD2M、SCD2B及びキャパシタＣcd2を備える。制御回路９は、スイッチSCD2T、SCD2M、SCD2Bを択一的にオンに切替えすることで量子化部１３の変換出力Ｖrefp、Ｖcm、Ｖrefmの何れかをキャパシタＣcd2の他方の端子に印加する。第１ブロック１４の出力ノードＮｂとキャパシタＣcd2の他方の端子との間にはスイッチSCD21が接続されている。スイッチSC21、SCD21は、巡回方式により出力ノードＮｂの電圧をキャパシタCcc2、Ccd2にサンプリングするときに用いられるスイッチであり、制御回路９によりオン・オフ制御可能に構成されている。

キャパシタ切替回路２３は、スイッチSF11、SF14〜SF18、SA12、及び、キャパシタＣf11、Ｃf12を備える。キャパシタＣf11、Ｃf12は、演算増幅器２４の入力ノードＮａと出力ノードＮｂとの間にフィードバックキャパシタとして構成される。キャパシタＣf11の一方の端子は、ノードＮａに接続されると共に、スイッチSA12を介在してアナロググランド線に接続されている。キャパシタＣf11の他方の端子は、スイッチSF11を介在してノードＮｂに接続されると共に、スイッチSF14を介在してアナロググランド線に接続されている。

キャパシタＣf12の一方の端子は、スイッチSF17を介在してノードＮａに接続されると共に、スイッチSF16を介在してアナロググランド線に接続されている。キャパシタＣf12の他方の端子は、スイッチSF15を介在してノードＮｂに接続されると共に、スイッチSF18を介在してアナロググランド線に接続されている。

第１ブロック１４の後段には第２ブロック１５が縦続接続されている。第２ブロック１５は、キャパシタ切替回路２０ｂ、２３ｂ、及び、第２アンプとしての演算増幅器２４ｂを備える。演算増幅器２４ｂの非反転入力端子は、アナロググランド線に接続されている。演算増幅器２４ｂの反転入力端子は、キャパシタ切替回路２０ｂの出力のノードＮａ２に接続されている。

キャパシタ切替回路２０ｂは、キャパシタＣs2、スイッチSS21〜SS24、及び、Ｄ／Ａ変換器２５ｂを備える。キャパシタＣs2は、第１ブロック１４の出力ノードＮｂからスイッチSS21を通じて入力される出力電圧Ｖo1をサンプリングするためのサンプリングキャパシタとして用いられる。キャパシタＣs2は、制御回路９によりスイッチSS21〜SS24がそれぞれオン又はオフに切り替えられることに応じて電荷を充放電する。

キャパシタＣs2の一方の端子は、スイッチSS21を介在してノードＮｂに接続されると共に、スイッチSS24を介在してアナロググランド線に接続されている。キャパシタＣs2の他方の端子は、スイッチSS23を介在してノードＮａ２に接続されると共に、スイッチSS22を介在してアナロググランド線に接続されている。

Ｄ／Ａ変換器２５ｂは、複数のスイッチSDD2T、SDD2M、SDD2B及びキャパシタＣsd2を備える。制御回路９は、スイッチSDD2T、SDD2M、SDD2Bを択一的にオンに切替えすることで量子化部１３の変換出力Ｖrefp、Ｖcm、Ｖrefmの何れかをキャパシタＣsd2の他方の端子に印加する。

キャパシタ切替回路２３ｂは、スイッチSF21、SF24、SA21、及び、キャパシタＣf21を備える。キャパシタＣf21は、演算増幅器２４ｂの入力ノードＮａ２と出力ノードＮｂ２との間のフィードバックキャパシタとして構成される。キャパシタＣf21の一方の端子は、ノードＮａ２に接続されると共に、スイッチSA22を介在してアナロググランド線に接続されている。キャパシタＣf21の他方の端子は、スイッチSF21を介在してノードＮｂ２に接続されると共に、スイッチSF24を介在してアナロググランド線に接続されている。

第１ブロック１４の出力ノードＮｂと量子化部１３の入力との間にはスイッチSCMP1が接続されている。第２ブロック１５の出力ノードＮｂ２と量子化部１３の入力ノードとの間にはスイッチSCMP2が接続されている。制御回路９は、これらのスイッチSCMP1及びSCMP2を択一的にオンに切替えることで第１ブロック１４の出力電圧Ｖo1又は第２ブロック１５の出力電圧Ｖo2を量子化部１３に選択入力させることができる。量子化部１３は、Ａ／Ｄ変換器により構成されるもので、第１ブロック１４の出力電圧Ｖo1又は第２ブロック１５の出力電圧Ｖo2の何れかを量子化可能になっている。量子化部１３は、３レベル（１．５ビット）のデジタル出力として量子化値Ｑｏを生成し、制御回路９に出力する。

＜各モードの動作説明＞
以下では、まずΔΣモード、巡回モード、ハイブリッドモードにおける第１ブロック１４及び第２ブロック１５の動作説明を行う。以下の動作説明では、制御回路９が、各モードにおいてオン制御するスイッチを挙げて説明を行い、オフ制御するスイッチについては必要に応じて説明を省略する。

（１）ΔΣモード
図２にサイクル図を示すΔΣモードにおいて、Ａ／Ｄ変換装置６は、所謂オーバーサンプリング型のＡ／Ｄ変換処理を実行する。図２中の「Reset」「Sample」「Hold」は、それぞれリセット動作、ΔΣサンプル動作、ΔΣホールド動作を行うタイミングを示している。第１ブロック１４及び第２ブロック１５は、リセット動作、ΔΣサンプル動作、ΔΣホールド動作を同時並行して行う。また、第１ブロック１４及び第２ブロック１５は、ステップＳ１においてリセット動作した後、ステップＳ２においてΔΣサンプル動作し、その後、ステップＳ３においてΔΣホールド動作する。
そして、ステップＳ４、Ｓ５、…、Ｓn-1、Ｓnに示すように、ΔΣサンプル動作、ΔΣホールド動作を繰り返し行う。このときＡ／Ｄ変換装置６は、所定回これらの動作をオーバーサンプリングしてＡ／Ｄ変換処理を行いつつ、量子化部１３がデジタル出力し続け、デジタルフィルタ８が、この量子化部１３の出力をローパスフィルタ処理して出力データＤｏとする。

＜リセット動作＞
図３に示すように、制御回路９がスイッチSS14、SS12、SDD1M、SC14、SCD12、SCD1M、SC24、SCD22、SCD2M、SA12、SF14、SF16、SF18をオンすることでキャパシタＣs1、Ｃsd1、Ｃcc1、Ｃcd1、Ｃcc2、Ｃcd2、Ｃf11、Ｃf12の蓄積電荷をアナロググランド線に放電させることで第１ブロック１４をリセット動作する。制御回路９がスイッチSS22、SS24、SDD2M、SA22、SF24をオンすることでキャパシタＣs2、Ｃsd2、Ｃf21の蓄積電荷をアナロググランド線に放電させることで第２ブロック１５をリセット動作する。なお、制御回路９は、ΔΣモードとする前にデジタルフィルタ８をリセット処理している。

＜ΔΣモードのΔΣサンプル動作＞
図４に示すように、制御回路９が第１ブロック１４のスイッチSSD11、SS12、SS14、SCD1M、SCD12、SC14、SCD2M、SCD22、SC24、SF11、SF15、SF17をオンする。このとき制御回路９が、第１ブロック１４のスイッチSSD11、SS12、SS14をオンすることでキャパシタＣsd1にアナログ入力信号Ｖinをサンプリングさせる。また、制御回路９がスイッチSF11、SF15、SF17をオンすることで、キャパシタＣf11、Ｃf12が演算増幅器２４の反転入力端子と出力端子との間に並列接続される。

また、制御回路９が第２ブロック１５のスイッチSS21、SS22、SDD2M、SF21をオンすることでキャパシタＣs1の他方の端子に第１ブロック１４の出力ノードＮｂの出力電圧Ｖo1を入力させる。このとき、キャパシタＣs2は、第１ブロック１４の出力電圧Ｖo1をサンプリングする。

他方、制御回路９は、スイッチSF21をオンするため、キャパシタＣf21は、演算増幅器２４ｂの入力ノードＮａ２及び出力ノードＮｂ２間に接続されることになる。これにより第２ブロック１５は、キャパシタＣf21の蓄積電荷に応じた電圧をノードＮｂ２から出力できる。また、制御回路９は、スイッチSCMP2をオンすることで第２ブロック１５の出力ノードＮｂ２を量子化部１３に接続している。これにより量子化部１３は、第２ブロック１５の出力電圧Ｖo2を量子化し、制御回路９にデジタル出力する。制御回路９は、その後のΔΣホールド動作にて用いられる変換出力ＶＲを選択する。

＜ΔΣモードのΔΣホールド動作＞
図５に示すように、制御回路９が第１ブロック１４のスイッチSS14、SS13、SCD1M、SCD12、SC14、SCD2M、SCD22、SC24、SF11、SF15、SF17をオンする。このとき制御回路９は、スイッチSS13をオンするため、演算増幅器２４の反転入力端子にキャパシタＣs1、Ｃsd1の一端を接続させることができる。また制御回路９は、スイッチSF11、SF15、SF17をオンしているため、演算増幅器２４の入出力端子にキャパシタＣf11、Ｃf12を並列接続できる。

また制御回路９が、変換出力ＶＲに対応するスイッチ（ここではSDD1Tとする）をオンさせている。前述の＜ΔΣサンプル動作＞時には、キャパシタＣsd1に電荷が蓄積されるが、＜ΔΣホールド動作＞時には、このキャパシタＣsd1の蓄積電荷から量子化部１３の変換出力ＶＲに応じた電荷を減算してフィードバックされた残余電荷がキャパシタＣf11、Ｃf12に移動する。これにより、残余電荷がキャパシタＣf11、Ｃf12に蓄積されることになり、積分器２４ａはキャパシタＣf11、Ｃf12の蓄積電荷に応じた積分電圧をノードＮｂから出力する。

他方、制御回路９は、第２ブロック１５においてスイッチSS23、SS24、SF21、及び変換出力ＶＲに対応するＤ／Ａ変換器２５ｂのスイッチ（ここではSDD2Tとする）をオンする。前述の＜ΔΣサンプル動作＞時には、キャパシタＣs2に電荷が蓄積されているが、＜ΔΣホールド動作＞時には、このキャパシタＣs2の蓄積電荷から量子化部１３の変換出力ＶＲに応じた電荷を減算してフィードバックされた残余電荷がキャパシタＣf21に移動する。これにより、残余電荷がキャパシタＣf21に蓄積されることになり、演算増幅器２４ｂは、キャパシタＣf21の蓄積電荷に応じた積分器２４ｂａによる積分電圧をノードＮｂ２から出力する。

図２に示すように、第１ブロック１４及び第２ブロック１５は、前述の＜ΔΣサンプル動作＞、＜ΔΣホールド動作＞を同時に所定回だけ交互に繰り返し実行する。このΔΣモードでは、同一タイミングにおいて、第１ブロック１４及び第２ブロック１５は同じ動作状態となる。Ａ／Ｄ変換装置６の制御回路９は、これらの動作をオーバーサンプリングしつつ、量子化部１３が値を出力し続け、デジタルフィルタ８がこの量子化部１３の出力値をローパスフィルタ処理して出力データＤｏとする。

このようにして、ΔΣモードでは、第１ブロック１４の演算増幅器２４を用いると共に第２ブロック１５の演算増幅器２４ｂを用い、第２ブロック１５の出力を量子化部１３により量子化しながらΔΣ方式によりＡ／Ｄ変換処理しており、二次変調特性を持ち、ノイズシェーピングの効果が大きくなるため、高精度なＡ／Ｄ変換が可能となる。

なお図３から図５に示すように、ΔΣモードでは、制御回路９は、第１ブロック１４のスイッチSCD12、SCD1M、SC14、SCD22、SCD2M、SC24をオンに保持し続ける。このため、各キャパシタＣcc1、Ｃcd1、Ｃcc2、Ｃcd2の両端電圧はゼロのまま保持される。

（２）ハイブリッドモード
図６にハイブリッドモードのサイクル図を示すが、図６中の「Reset」「Sample」「Hold」「Amp」は、それぞれリセット動作、サンプル動作、ホールド動作、増幅動作を行うタイミングを示している。

図６に示すように、ハイブリッドモードにおいて、Ａ／Ｄ変換装置６は、第２ブロック１５の演算増幅器２４ｂを用いることなく第１ブロック１４を用いて、アナログ入力信号ＶinをΔΣ方式によりＡ／Ｄ変換処理をした後に残差を巡回方式によりＡ／Ｄ変換処理する。Ａ／Ｄ変換装置６は、ハイブリッドモードにおいて、ΔΣ方式によりＡ／Ｄ変換処理を行った後、巡回方式によりＡ／Ｄ変換処理を行う前に増幅処理を行っているが、この限りではない。

＜ハイブリッドモードのリセット動作＞
まず制御回路９は、Ｓ２１において第１ブロック１４及び第２ブロック１５を同時にリセット動作させる。このときの処理動作は、ΔΣモードのリセット動作と同一であるため説明を省略する。その後、Ａ／Ｄ変換装置６は、第１ブロック１４だけを用いてΔΣ方式のΔΣサンプル動作及びΔΣホールド動作を所定回（例えば、数十回）だけ交互に繰り返しオーバーサンプリング処理する。図６のＳ２２〜Ｓ２５参照。

＜ハイブリッドモードのΔΣサンプル動作＞
図７に示すように、制御回路９が第１ブロック１４のスイッチSDD1M、SS11、SS12をオンすることで、キャパシタＣs1にアナログ入力信号Ｖinをサンプリングさせる。同時に、制御回路９はスイッチSF11、SF15、SF17をオンすることで、キャパシタＣf11、Ｃf12は、演算増幅器２４の反転入力端子と出力端子との間に並列接続される。

また制御回路９は、スイッチSCMP1をオンすることで第１ブロック１４の出力ノードＮｂを量子化部１３に接続している。これにより、量子化部１３は、第１ブロック１４の出力電圧Ｖo1を量子化して制御回路９にデジタル出力し、制御回路９は、その後のΔΣホールド動作にて用いられる変換出力ＶＲを選択する。

他方、制御回路９が、第２ブロック１５のスイッチSS22、SS24、SDD2M、SF21をオンすることでキャパシタＣs2、Ｃsd2の両端電位をグランドレベルとし、演算増幅器２４による第２アンプを帰還状態としているため、第２ブロック１５を非動作状態にできる。

＜ハイブリッドモードのΔΣホールド動作＞
図８に示すように、制御回路９が第１ブロック１４のスイッチSS14、SS13、及び変換出力ＶＲに対応するＤ／Ａ変換器２５のスイッチ（ここではSDD1Tとする）をオンすることで演算増幅器２４の反転入力端子にキャパシタＣs1、Ｃsd1の一端を接続させる。前述のΔΣサンプル動作時には、キャパシタＣs1に電荷が蓄積されるが、ΔΣホールド動作時には、このキャパシタＣs1の蓄積電荷から変換出力ＶＲに応じた電荷を減算してフィードバックされた残余電荷がキャパシタＣf11、Ｃf12に移動する。これにより、残余電荷がキャパシタＣf11、Ｃf12に蓄積されることになり、演算増幅器２４は、キャパシタＣf11、Ｃf12の蓄積電荷に応じた積分器２４ａによる積分電圧をノードＮｂから出力する。

このようにＡ／Ｄ変換装置６は、＜ハイブリッドモードのΔΣサンプル動作＞、＜ハイブリッドモードのΔΣホールド動作＞を所定回だけ繰り返し実行することでΔΣ方式によりＡ／Ｄ変換処理する。

＜ハイブリッドモードの増幅動作＞
Ａ／Ｄ変換装置６は、ΔΣサンプル動作、ΔΣホールド動作を所定回繰り返した後、図６のＳ２６において第１ブロック１４にて信号増幅する。このとき図９に示すように、制御回路９は、スイッチSS13をオフすることでキャパシタＣsd1、Ｃs1とノードＮａとの接続を切断すると共に、スイッチSF15をオフし、スイッチSF18をオンすることでキャパシタＣf12の出力ノードＮｂ側の接続を切断する。これにより、演算増幅器２４及びキャパシタＣf11は、キャパシタＣf12の蓄積電荷に応じて信号増幅し、ノードＮｂに出力する。なお、制御回路９は、第１ブロック１４のスイッチSS12、SS14、SDD1Mをオンすることで、キャパシタＣsd1、Ｃs1の蓄積電荷をゼロにする。

＜ハイブリッドモードの巡回動作その１＞
Ａ／Ｄ変換装置６が信号増幅した後、図６のＳ２７〜Ｓ３１において巡回方式によりＡ／Ｄ変換処理する。まず図１０に示すように、制御回路９は、スイッチSC24、SCD22、SCD2MをオンすることでキャパシタＣcc2、Ｃcd2の蓄積電荷を放電してリセットする。また制御回路９は、スイッチSF11、SF16、SF18をオンすることで、キャパシタＣf12の蓄積電荷を放電してリセットしつつ演算増幅器２４の入力ノードＮａ及び出力ノードＮｂ間にキャパシタＣf11を接続する。

また、制御回路９は、スイッチSC11、SCD11、SCD12をオンすることで、ノードＮｂをキャパシタＣcc1、Ｃcd1の一端に接続し、第１ブロック１４の出力電圧Ｖo1をキャパシタＣcc1、Ｃcd1にサンプリングする。

＜ハイブリッドモードの巡回動作その２＞
次に、図１１に示すように、制御回路９は、スイッチSC14、SCD13、及び量子化部１３の変換出力ＶＲに応じたＤ／Ａ変換器２６のスイッチ（ここではSCD1Tとする）をオンすることで演算増幅器２４の入力ノードＮａにキャパシタＣcc1、Ｃcd1の一端を接続させる。前述の巡回動作その１では、出力電圧Ｖo1がキャパシタＣcc1、Ｃcd1にサンプリングされるが、巡回動作その２では、このキャパシタＣcc1、Ｃcd1の蓄積電荷から変換出力ＶＲに応じた電荷を減算してフィードバックされた残余電荷がキャパシタＣf11に移動する。これにより、残余電荷がキャパシタＣf11に蓄積される。

また同時に、制御回路９は、スイッチSC21、SCD21、SCD22をオンすることで、ノードＮｂをキャパシタＣcc2、Ｃcd2の一端に接続し、第１ブロック１４の出力電圧Ｖo1をキャパシタＣcc2、Ｃcd2にサンプリングする。これにより、第１ブロック１４は、キャパシタ切替回路２１を用いて巡回ホールド動作しながら、キャパシタ切替回路２２を用いて巡回サンプル動作できるようになり、巡回サンプル動作、巡回ホールド動作を同時に行うことができる。

＜ハイブリッドモードの巡回動作その３＞
次に、図１２に示すように、制御回路９は、スイッチSC24、SCD23、及び量子化部１３の変換出力ＶＲに応じたＤ／Ａ変換器２７のスイッチ（ここではSCD2Tとする）をオンすることで演算増幅器２４の反転入力端子にキャパシタＣcc2、Ｃcd2の一端を接続させる。前述の巡回動作その２では、出力電圧Ｖo1がキャパシタＣcc2、Ｃcd2にサンプルされるが、巡回動作その３では、このキャパシタＣcc2、Ｃcd2の蓄積電荷から変換出力ＶＲに応じた電荷を減算してフィードバックされた残余電荷がキャパシタＣf11に移動する。これにより、残余電荷がキャパシタＣf11に蓄積される。

また同時に、制御回路９は、スイッチSC11、SCD11、SCD12をオンすることで、ノードＮｂをキャパシタＣcc1、Ｃcd1の一端に接続し、第１ブロック１４の出力電圧Ｖo1をキャパシタＣcc1、Ｃcd1にサンプリングする。これにより、第１ブロック１４は、キャパシタ切替回路２２を用いて巡回ホールド動作しながら、キャパシタ切替回路２１を用いて巡回サンプル動作できるようになり、巡回サンプル動作、巡回ホールド動作を同時に行うことができる。

その後、第１ブロック１４は、これらの巡回動作その２、巡回動作その３を繰り返す。したがって、制御回路９は、Ｓ２１〜Ｓ２６においてΔΣ方式により生成された上位ビットの値にＳ２７以降の巡回方式のＡ／Ｄ変換処理により得られた量子化値Ｑｏについて、桁をずらしながら順次下位ビットとして加算し、この加算結果を出力データＤｏとする。このようにして、最終的なＡ／Ｄ変換結果が得られるようになる。

（３）巡回モード
図１３に示すように、巡回モードにおいて、Ａ／Ｄ変換装置６は、第２ブロック１５を用いることなく第１ブロック１４の構成を用いて、アナログ入力信号Ｖinを巡回方式によりＡ／Ｄ変換処理する。

＜巡回モードのリセット動作＞
まず制御回路９は、Ｓ４１において第１ブロック１４及び第２ブロック１５を同時にリセット動作させる。このときの処理動作は、図３に示したΔΣモードのリセット動作と同一であるため説明を省略する。その後、Ａ／Ｄ変換装置６は、Ｓ４２〜Ｓ４７において第１ブロック１４だけを用いて巡回方式の巡回サンプル動作及び巡回ホールド動作を所定回（例えば、十数回）だけ交互に繰り返す。

＜巡回モードの巡回サンプル動作＞
図１４に示すように、制御回路９が第１ブロック１４のスイッチSDD1M、SS11、SS12をオンすることで、キャパシタＣs1にアナログ入力信号Ｖinをサンプリングさせる。同時に、制御回路９は、スイッチSF11、SF16、SF18をオンするため、キャパシタＣf11が演算増幅器２４の入力ノードＮａと出力ノードＮｂとの間に接続される。また、制御回路９がスイッチSCMP1をオンすることでノードＮｂの出力電圧Ｖo1を量子化部１３に入力させる。

次に、図１５に示すように、制御回路９は、スイッチSS13、SS14をオンすることで、キャパシタＣs1に蓄積された電荷をキャパシタＣf11に移動させる。また同時に、制御回路９は、スイッチSC11、SCD11、SCD12をオンすることで、ノードＮｂをキャパシタＣcc1、Ｃcd1の一端に接続し、第１ブロック１４の出力電圧Ｖo1をキャパシタＣcc1、Ｃcd1にサンプリングする。これにより、第１ブロック１４は、キャパシタ切替回路２１を用いて巡回サンプル動作できる。

その後、第１ブロック１４は、＜ハイブリッドモードの巡回動作その２＞、＜ハイブリッドモードの巡回動作その３＞と同様の動作を繰り返す。これは、前述と同様であるため説明を省略する。これにより、第２ブロック１５を用いることなく第１ブロック１４を用いて巡回方式によりＡ／Ｄ変換処理できる。

＜本実施形態のまとめ＞
本実施形態によれば、Ａ／Ｄ変換装置６は、ΔΣモードでは第１ブロック１４及び第２ブロック１５を用いてＡ／Ｄ変換処理すると共に、ハイブリッドモード及び巡回モードでは第１ブロック１４だけでＡ／Ｄ変換処理している。これにより、ΔΣモード以外のモード、すなわちハイブリッドモード及び巡回モードにおいて、Ａ／Ｄ変換装置６は、第２ブロック１５を動作させる必要がなくなり、第２ブロック１５の演算増幅器２４ｂに高ゲインのものを採用する必要がなくなる。これにより、従来技術に比較して第２ブロック１５の構成面積を小さくでき、消費電流を抑制できる。

ハイブリッドモード及び巡回モードでは、第２ブロック１５を用いていないため、第２ブロック１５の演算増幅器２４ｂは、第１ブロック１４の演算増幅器２４に比較してゲイン誤差の低い演算増幅器を用いることもできる。

本実施形態において、Ａ／Ｄ変換装置６は、ΔΣモードではキャパシタＣsd1をサンプリングキャパシタとして用いており、ハイブリッドモード、巡回モードではキャパシタＣs1をサンプリングキャパシタとして用いている。すなわち、キャパシタＣs1、Ｃsd1の容量値が互いに異なる容量値に設定されていれば、入力サンプリング容量値をΔΣモードとそれ以外のモードとの間で切替えることができる。

一般にΔΣモードを採用すると、オーバーサンプリングの効果により巡回モードよりもＡ／Ｄ変換精度が高くなるものの、ΔΣモードを採用したときにサンプリングキャパシタＣsd1の容量値を小さくしてもＡ／Ｄ変換精度を維持できる。この場合、サンプリングキャパシタＣsd1の構成面積を極力抑制できる。逆に、サンプリングキャパシタＣsd1の容量値を大きく設定することで、ΔΣモードにおけるＡ／Ｄ変換精度をさらに向上できる。

（第２実施形態）
図１６に示すように、量子化部１３に代えて量子化部２１３が設けられていても良い。量子化部２１３は、ΔΣモードにおいて第２ブロック１５の出力電圧Ｖo2を量子化する第１量子化器２１３ａと、ΔΣモード以外のモード（すなわち、例えばハイブリッドモード、巡回モード）において第１ブロック１４の出力電圧Ｖo1を量子化する第２量子化器２１３ｂと、を備えている。

第１量子化器２１３ａはＡ／Ｄ変換器により構成され、出力電圧Ｖo1を量子化した変換出力Ｑo1を制御回路９に出力する。制御回路９は、ハイブリッドモード、巡回モードにおいて、第１量子化器２１３ａの変換出力Ｑo1に応じて第１ブロック１４のＤ／Ａ変換器２５〜２７の各スイッチをオン・オフする。第２量子化器２１３ｂはＡ／Ｄ変換器により構成され、出力電圧Ｖo2を量子化した第２量子化器２１３ｂの変換出力Ｑo2を制御回路９に出力する。

制御回路９は、ΔΣモードにおいて第２量子化器２１３ｂの変換出力Ｑo2に応じて第１ブロック１４及び第２ブロック１５の各Ｄ／Ａ変換器２５〜２７、２５ｂの各スイッチをオン・オフする。これにより、各モード毎に第１量子化器２１３ａ、第２量子化器２１３ｂを使い分けることができる。

（第３実施形態）
図１７には第３実施形態に係るＡ／Ｄ変換装置３０６の電気的構成を示している。Ａ／Ｄ変換装置３０６は、信号処理部３１２を備えている。信号処理部３１２は、信号処理部１２と概ね同様の構成であるが、異なるところは、演算増幅器２４ｂに代えて演算増幅器３２４ｂが設けられるところにある。演算増幅器３２４ｂは、低消費電力動作可能に構成されている。

第１実施形態で説明したように、ΔΣモード以外のハイブリッドモード、巡回モードでは、第２ブロック１５は非動作状態となる。このため、図１７に示すように、制御回路９は、第２ブロック１５の演算増幅器３２４ｂに電流カット信号Ｓcutを出力することで演算増幅器３２４ｂをスリープ状態に移行させると良い。これにより、演算増幅器３２４ｂの動作電流をカットでき、ΔΣモード以外のモードでは動作電流を削減できる。

図１８に示すように、演算増幅器３２４ｂは、入力増幅段３１、電流カット部３２、及び、離散時間コモンモードフィードバック回路３３（以下、ＣＭＦＢ回路３３と略す）を備える。入力増幅段３１は、ｐチャネル型のＭＯＳＦＥＴ＿Ｍｐ１〜Ｍｐ４、ｎチャネル型のＭＯＳＦＥＴ＿Ｍｎ１〜Ｍｎ６を図示形態に組み合わせて構成され、所謂フォールデッドカスコード型に構成されている。入力増幅段３１の回路トポロジは、この図示形態に限られるものではない。

また電流カット部３２は、ｐチャネル型のＭＯＳＦＥＴ＿Ｍｐｃ及びｎチャネル型のＭＯＳＦＥＴ＿Ｍｎｃを図示形態に構成したもので、入力増幅段３１に与えられるバイアス電圧を調整することで入力増幅段３１を有効・無効に切替可能に構成されている。

演算増幅器３２４ｂは、制御回路９から電流カット信号Ｓcutを入力すると、当該電流カット信号Ｓcutからインバータ等を用いて互いに相補的に変化する信号Ｃutp／Ｃutnを生成し、電流カット部３２のｐチャネル型のＭＯＳＦＥＴ＿Ｍpc、ｎチャネル型のＭＯＳＦＥＴ＿Ｍncに印加する。電流カット部３２は、入力増幅段３１の通電パスを遮断することで入力増幅段３１にて消費される電流を低減できる。

またＣＭＦＢ回路３３は、スイッチSCM1、SCM2、ｐチャネル型のＭＯＳＦＥＴ＿Ｍｐ７、ｎチャネル型のＭＯＳＦＥＴ＿Ｍｎ７、及びキャパシタＣａ、Ｃｂを図示形態に構成したものである。ＣＭＦＢ回路３３の回路トポロジは、この図示形態に限られるものではない。

制御回路９が、スイッチSCM1、SCM2に対し制御信号を印加することでスイッチSCM1、SCM2を相補的にオン・オフ動作させる。すると、入力増幅段３１は、その出力アナログ電圧AOUTM、AOUTPの平均電圧（AOUTP+AOUTM）／２を所定電圧ＶＣＭに保持できるようになり、通常動作中、ＣＭＦＢ回路３３は、演算増幅器３２４ｂの出力電圧Ｖo2の平均値を所定電圧ＶＣＭに保持するようにフィードバックできる。

電流カット部３２が入力増幅段３１の電流をカットしている最中に、制御回路９がスイッチSCM1、SCM2に印加する制御信号を停止することでＣＭＦＢ回路３３の動作を停止させると、出力アナログ電圧AOUTP、AOUTMも電源電圧ＶＤＤ又はグランドレベルに固着する可能性がある。この場合、ＣＭＦＢ回路３３が、通常時と同様の動作状態まで復帰し出力アナログ電圧AOUTM、AOUTPの平均電圧（AOUTP+AOUTM）／２が所定電圧ＶＣＭになるまで、ある程度の復帰時間を要する。

このため制御回路９は、電流カット部３２により入力増幅段３１の電流をカットしたとしても、スイッチSCM1、SCM2に印加する制御信号を出力し続けることで、ＣＭＦＢ回路３３を動作させ続けることが望ましい。

すると、演算増幅器３２４ｂが、電流カット部３２の作用により低電力動作していたとしても、制御回路９が電流カット部３２によるカット動作を終了させることで、演算増幅器３２４ｂは、直ぐに動作復帰できるようになり、通常動作に復帰するまでの復帰時間を短縮できる。

なおここでは図示していないが、特に、ハイブリッドモードにおいて第１ブロック１４が高ゲインアンプを必要とする場合には、第１ブロック１４の演算増幅器２４を、図１８に示したフォールデッドカスコード型の入力増幅段３１の構成にゲインブーストアンプを付加することが望ましい。
ゲインブーストアンプは、ＭＯＳＦＥＴ＿Ｍｎ３、Ｍｎ４のドレインを入力してＭＯＳＦＥＴ＿Ｍｎ５、Ｍｎ６のゲートを出力に接続する全差動型ＯＰアンプと、ＭＯＳＦＥＴ＿Ｍｐ３、Ｍｐ４のソースを入力してＭＯＳＦＥＴ＿Ｍｎ３、Ｍｎ４のゲートを出力に接続する全差動型ＯＰアンプとを用いて構成される。

しかし、ハイブリッドモードでは第２ブロック１５を必要としないため、第２ブロック１５の演算増幅器３２４ｂにゲインブーストアンプを構成する必要がなくなり、ゲインブーストアンプ回路用の構成面積を小さくできる。しかも消費電流を低減できる。

本実施形態によれば、制御回路９は、第２ブロック１５の演算増幅器３２４ｂのＣＭＦＢ回路３３を動作させると共に、その他の回路である入力増幅段３１を非動作としているため、第２ブロック１５の非動作時に消費電流をカットできると共に、第２ブロック１５の演算増幅器３２４ｂを必要とするモード、すなわちΔΣモードに切り替えた時に早急に動作復帰できる。

（第４実施形態）
図１９に示すＡ／Ｄ変換装置４０６は、信号処理部４１２と、量子化部１３と、制御回路９と、を備える。本実施形態の信号処理部４１２は、１つのブロック４１４により構成されている。ブロック４１４が、第１実施形態の第１ブロック１４と異なる部分を中心に説明する。

ブロック４１４は、キャパシタ切替回路２０〜２２、４２０ｂ、４２３ｂ、及び演算増幅器２４を備える。キャパシタ切替回路２０〜２２は、第１実施形態で説明した第１ブロック１４の内部のキャパシタ切替回路２０〜２２と同一構成である。Ｄ／Ａ変換器２５は、第１Ｄ／Ａ変換器相当であり、キャパシタＣsd1は、第１キャパシタ相当である。キャパシタＣs1は、第１サンプリングキャパシタ相当である。キャパシタ切替回路２０は、Ｄ／Ａ変換器２５を構成するキャパシタＣsd1に電荷の充放電を可能にする第１キャパシタ切替回路相当である。
キャパシタ切替回路４２０ｂは、スイッチSS21〜SS24、キャパシタＣs2、及びＤ／Ａ変換器２５ｂを備える。Ｄ／Ａ変換器２５ｂは、第２Ｄ／Ａ変換器相当であり、第１実施形態で説明した第２ブロック１５の内部のＤ／Ａ変換器２５ｂと同一構成であるものの結線が異なる。キャパシタＣsd2は、第２キャパシタ相当である。キャパシタ切替回路４２０ｂは、Ｄ／Ａ変換器２５ｂを構成するキャパシタＣsd2に電荷の充放電を可能にする第２キャパシタ切替回路相当である。

キャパシタＣs2の一方の端子は、スイッチSS21を介在してノードＮｂに接続されると共に、スイッチSS24を介在してアナロググランド線に接続されている。キャパシタＣs2の他方の端子は、スイッチSS23を介在してノードＮａに接続されると共に、スイッチSS22を介在してアナロググランド線に接続されている。

Ｄ／Ａ変換器２５ｂは、複数のスイッチSDD2T、SDD2M、SDD2B及びキャパシタＣsd2を備える。キャパシタＣs2の他方の端子は、スイッチSS23を介在してノードＮａに接続されると共に、スイッチSS22を介在してアナロググランド線に接続されている。制御回路９は、スイッチSDD2T、SDD2M、SDD2Bを択一的にオンに切替えすることで量子化部１３の変換出力Ｖrefp、Ｖcm、Ｖrefmの何れかをキャパシタＣsd2の他方の端子に印加する。

キャパシタ切替回路４２３ｂは、概ね第１実施形態で説明したキャパシタ切替回路２３とキャパシタ切替回路２３ｂの構成を組み合わせた構成であり、スイッチSF11〜SF14、SF15〜SF18、SF21〜SF24、SA12、及び、キャパシタＣf11、Ｃf12、Ｃf21を備える。

キャパシタＣf11、Ｃf12、Ｃf21は、演算増幅器２４の入力ノードＮａ及び出力ノードＮｂ間のフィードバックキャパシタとして構成される。キャパシタＣf11の一方の端子は、スイッチSF13を介在してノードＮａに接続されると共に、スイッチSF12を介在してアナロググランド線に接続されている。キャパシタＣf11の他方の端子は、スイッチSF11を介在してノードＮｂに接続されると共に、スイッチSF14を介在してアナロググランド線に接続されている。

キャパシタＣf12の一方の端子は、スイッチSF17を介在してノードＮａに接続されると共に、スイッチSF16を介在してアナロググランド線に接続されている。キャパシタＣf12の他方の端子は、スイッチSF15を介在してノードＮｂに接続されると共に、スイッチSF18を介在してアナロググランド線に接続されている。

キャパシタＣf21の一方の端子は、スイッチSF23を介在してノードＮａに接続されると共に、スイッチSF22を介在してアナロググランド線に接続されている。キャパシタＣf21の他方の端子は、スイッチSF21を介在してノードＮｂに接続されると共に、スイッチSF24を介在してアナロググランド線に接続されている。またノードＮａはスイッチSA12を介在してアナロググランド線に接続されている。

ノードＮｂの出力電圧Ｖo1は量子化部１３に入力されている。量子化部１３は、１つのＡ／Ｄ変換器を用いて構成される。その他の構成は、第１実施形態と同様であるため説明を省略する。

（１）ΔΣモード
ΔΣモードにおいて、Ａ／Ｄ変換装置４０６はリセット動作した後、ΔΣサンプル動作及びΔΣホールド動作を繰り返す。このときＡ／Ｄ変換装置４０６は、所定回ΔΣサンプル動作及びΔΣホールド動作をオーバーサンプリングして行いつつ、量子化部２１３がデジタル出力し続け、デジタルフィルタ８がこの量子化部１３の出力値をローパスフィルタ処理して出力データＤｏとする。

＜ΔΣモードのリセット動作＞
リセット動作は図示を省略しているが、制御回路９は、各スイッチをオン又はオフに制御することで、全てのキャパシタＣs1、Ｃsd1、Ｃs2、Ｃsd2、Ｃf11、Ｃf12、Ｃf21の蓄積電荷を放出する。なお制御回路９は、ΔΣモードとする前にデジタルフィルタ８をリセット処理している。

＜ΔΣモードの動作その１：第１ΔΣ動作相当＞
図１９に示すように、制御回路９がスイッチSSD11、SS12、SS14をオンすることで、キャパシタＣsd1（第１キャパシタ相当）にアナログ入力信号Ｖinをサンプリングさせる。さらに制御回路９は、スイッチSF21、SF23をオンすることで、演算増幅器２４の入出力端子間にキャパシタＣf2を接続させる。
なおキャパシタ切替回路２１、２２は、キャパシタＣcc1、Ｃcd1、Ｃcc2、Ｃcd2の蓄積電荷をリセットしたままの状態に保持している。

＜ΔΣモードの動作その２：第２ΔΣ動作相当＞
次に図２０に示すように、制御回路９は、スイッチSS14、SS13、及び変換出力ＶＲに対応するＤ／Ａ変換器２５のスイッチ（ここではSDD1Tとする）をオンすることで演算増幅器２４の入力ノードＮａにキャパシタＣs1、Ｃsd1の一端を接続させる。さらに制御回路９は、スイッチSF11、SF13をオンすることで、演算増幅器２４の入力ノードＮａ及び出力ノードＮｂ間にキャパシタＣf11を接続させる。
前述のΔΣモードの動作その１では、アナログ入力信号ＶinがキャパシタＣsd1にサンプリングされるが、ΔΣモードの動作その２では、このキャパシタＣsd1の蓄積電荷から変換出力ＶＲに応じた電荷を減算してフィードバックされた残余電荷がキャパシタＣf11に移動する。これにより、残余電荷がキャパシタＣf11に蓄積される。また同時に、制御回路９がスイッチSS21、SS22、SDD2Mをオンすることで、キャパシタＣs2（第２サンプリングキャパシタ相当）に出力電圧Ｖo1をサンプリングさせる。

これにより、ブロック４１４は、キャパシタＣf1の蓄積電荷に応じた積分器２４ａによる積分電圧を算出し、その出力電圧Ｖo1をノードＮｂから量子化部１３に出力できると共に出力電圧Ｖo1をキャパシタＣs2にサンプリングできる。

＜ΔΣモードの動作その３：第３ΔΣ動作相当＞
また再度、図２１に示すように、制御回路９が、スイッチSSD11、SS12、SS14をオンすることで、キャパシタＣsd1にアナログ入力信号Ｖinをサンプリングさせる。

また同時に、制御回路９はスイッチSS24、SS23、及び変換出力ＶＲに対応するＤ／Ａ変換器２５ｂのスイッチ（ここではSDD2Tとする）をオンすることで、演算増幅器２４の反転入力端子にキャパシタＣs2、Ｃsd2の一端を接続させる。さらに制御回路９は、スイッチSF21、SF23をオンすることで、演算増幅器２４の入力ノードＮａ及び出力ノードＮｂ間にキャパシタＣf21を接続させる。これにより、ブロック４１４は、キャパシタＣf21の蓄積電荷に応じた積分器２４ａによる積分電圧を算出し、その出力電圧Ｖo1をノードＮｂから量子化部１３に出力できる。

前述の＜ΔΣモードの動作その２＞のタイミングでは、キャパシタＣs2に電荷をサンプリングできるが、＜ΔΣモードの動作その３＞のタイミングでは、これらのキャパシタＣs2の蓄積電荷から量子化部１３の変換出力ＶＲに応じた電荷を減算してフィードバックされた残余電荷がキャパシタＣf21に移動する。これにより、残余電荷がキャパシタＣf21に蓄積される。

この後も、ブロック４１４は、前述の＜ΔΣモードの動作その２＞、＜ΔΣモードの動作その３＞を所定回だけ繰り返し実行する。Ａ／Ｄ変換装置４０６の制御回路９は、これらの動作をオーバーサンプリングしつつ、量子化部１３が値を出力し続け、デジタルフィルタ８がこの量子化部１３の出力値をローパスフィルタ処理して出力データＤｏとする。

（２）ハイブリッドモード
本実施形態に係るハイブリッドモードでは、第１実施形態のハイブリッドモードの第１ブロック１４内の各スイッチの切替処理に準じて、制御回路９がブロック４１４内の各スイッチを切替える。

＜ハイブリッドモードのΔΣサンプル動作：第４ΔΣ動作相当＞
ブロック４１４は、前述の＜ΔΣモードのリセット動作＞をした後、図２２に示すように、制御回路９がスイッチSDD1M、SS11、SS12をオンすることで、キャパシタＣs1（第１サンプリングキャパシタ相当）にアナログ入力信号Ｖinをサンプリングさせる。同時に、制御回路９はスイッチSF11、SF13、SF15、SF17をオンすることで、キャパシタＣf11、Ｃf12は、演算増幅器２４の入力ノードＮａと出力ノードＮｂとの間に並列接続される。

＜ハイブリッドモードのΔΣホールド動作：第５ΔΣ動作相当＞
その後、図２３に示すように、制御回路９がブロック４１４のスイッチSS14、SS13、及び変換出力ＶＲに対応するＤ／Ａ変換器２５のスイッチ（ここではSDD1Tとする）をオンすることで演算増幅器２４の反転入力端子にキャパシタＣs1、Ｃsd1の一端を接続させる。前述のΔΣサンプル動作時には、キャパシタＣs1に電荷が蓄積されるが、ΔΣホールド動作時には、このキャパシタＣs1の蓄積電荷から変換出力ＶＲに応じた電荷を減算してフィードバックされた残余電荷がキャパシタＣf11、Ｃf12に移動する。

これにより、残余電荷がキャパシタＣf11、Ｃf12に蓄積されることになり、ブロック４１４は、キャパシタＣf11、Ｃf12の蓄積電荷に応じた積分器２４ａによる積分電圧をノードＮｂから出力する。さらに量子化部１３は、ブロック４１４の出力電圧Ｖo1を量子化して制御回路９にデジタル出力し、制御回路９はその後のΔΣホールド動作にて用いられる変換出力ＶＲを選択する。
このように、Ａ／Ｄ変換装置４０６は、＜ハイブリッドモードのΔΣサンプル動作＞、＜ハイブリッドモードのΔΣホールド動作＞を所定回だけ繰り返し実行することでΔΣ方式によりＡ／Ｄ変換処理し上位ビットとする。

＜ハイブリッドモードの増幅動作＞
Ａ／Ｄ変換装置４０６は、＜ハイブリッドモードのΔΣサンプル動作＞、＜ハイブリッドモードのΔΣホールド動作＞を所定回繰り返した後、信号増幅する。このとき図示しないが、制御回路９は、スイッチSS13をオフすることでキャパシタＣsd1、Ｃs1とノードＮａとの接続を切断すると共に、スイッチSF15をオフし、スイッチSF18をオンすることでキャパシタＣf12の出力ノードＮｂ側の接続を切断し、これにより、演算増幅器２４及びキャパシタＣf11は、キャパシタＣf12の蓄積電荷に応じて信号増幅してノードＮｂに出力できる。これは、図９を用いて説明した第１実施形態と同様の動作内容である。

＜ハイブリッドモードの巡回動作＞
Ａ／Ｄ変換装置４０６が信号増幅した後、巡回方式によりＡ／Ｄ変換処理する。ブロック４１４は、キャパシタ切替回路２１、２２、及び、キャパシタ切替回路４２３ｂのキャパシタＣf11を用いて巡回方式によりＡ／Ｄ変換処理する。制御回路９による各スイッチの制御内容は、図１０〜図１２を用いて説明した第１実施形態の＜ハイブリッドモード（巡回動作その１〜その３）＞と同様の制御内容であり、説明を省略する。

制御回路９は、ΔΣ方式によりＡ／Ｄ変換処理して生成された量子化値Ｑｏに対しデジタル積分器により所定のデジタル積分処理を行うことで上位ビットを生成し、この生成された上位ビットの値に巡回方式のＡ／Ｄ変換処理により得られた量子化値Ｑｏについて桁をずらしながら順次加算し、この加算結果を出力データＤｏとする。このようにして最終的なＡ／Ｄ変換結果が得られるようになる。

（３）巡回モード
巡回モードにおいても、ブロック４１４は、キャパシタ切替回路２１、２２、及び、キャパシタ切替回路４２３ｂのキャパシタＣf11を用いて巡回方式によりＡ／Ｄ変換処理する。制御回路９による各スイッチの制御内容は、図１３〜図１５を用いて説明した第１実施形態の「（３）巡回モード」と同様であるため説明を省略する。

本実施形態に示されるように、Ａ／Ｄ変換装置４０６が、ブロック４１４を１段に備えた一次構成のものであったとしても、（１）ΔΣモード、（２）巡回モード、（３）ハイブリッドモードの各モードで動作させることができる。これにより、第１実施形態と同様の作用効果を得られると共に、回路を簡素化することができ、回路規模を縮小化でき、低電力化もできる。

（第５実施形態）
図２４及び図２５に示すＡ／Ｄ変換装置５０６は、信号処理部５１２と、量子化部１３と、制御回路９と、を備える。本実施形態の信号処理部５１２は、第１ブロック５１４及び第２ブロック１５により構成されている。第１ブロック５１４が、第１実施形態の第１ブロック１４と異なる部分を中心に説明する。

演算増幅器２４の入力ノードＮａ及び出力ノードＮｂ間にはキャパシタ切替回路５２３が接続されている。キャパシタ切替回路５２３は、第１ブロック１４のキャパシタ切替回路２３に代えて設けられるもので、キャパシタ切替回路２３からキャパシタＣf12、及び、当該キャパシタＣf12の充放電を切り替えるためのスイッチSF15〜SF18を省いた構成となっている。これにより、キャパシタＣf12やスイッチSF15〜SF18の構成領域分だけ回路構成面積を削減できる。

実使用時には、制御回路９は、巡回方式で用いられるキャパシタ切替回路２１、２２のキャパシタＣcc1、Ｃcd1、Ｃcc2、Ｃcd2を、キャパシタ切替回路５２３のキャパシタＣf11（フィードバックキャパシタ相当）と接続して用いても良い。

例えば、第１実施形態にて説明した＜ハイブリッドモードのΔΣサンプル動作＞、＜ハイブリッドモードのΔΣホールド動作＞において、制御回路９は、図２４、図２５に示すように、スイッチSC11、SCD11、SCD13、SF11をオンすることで、演算増幅器２４の入力ノードＮａと出力ノードＮｂとの間にキャパシタＣf11、Ｃcc1、Ｃcd1を接続することができ、これにより、キャパシタＣf11、Ｃcc1、Ｃcd1を全てフィードバックキャパシタとして機能させることができる。

したがって、巡回方式により第１ブロック１４の出力電圧Ｖo1をサンプリングする際に用いるキャパシタＣcc1、Ｃcd1をフィードバックキャパシタとして共用でき、しかも前述実施形態で示したキャパシタＣf12に代えて用いることができる。

また、Ａ／Ｄ変換装置５０６は、ハイブリッドモードにてΔΣサンプル動作、ΔΣホールド動作を繰り返した後の増幅時において、制御回路９は、図２６に示すように、スイッチSCD1M、SCD13、SF11、SC14をオンすることで、キャパシタＣcc1、Ｃcd1、Ｃf11の蓄積電荷に応じて信号増幅できる。ハイブリッドモードの後半の巡回サンプル動作、巡回ホールド動作は、前述実施形態と同様の制御方法にて実行できるため、詳細説明を省略する。

（第６実施形態）
図２７及び図２８に示すように、Ａ／Ｄ変換装置６０６は、信号処理部６１２と、量子化部１３と、制御回路９と、を備える。本実施形態の信号処理部６１２は、第１ブロック５１４及び第２ブロック１５により構成されている。第６実施形態が、第１実施形態と異なるところは、アナログ入力信号Ｖinのサンプリング方法にある。

＜ハイブリッドモードのΔΣサンプル動作＞において、制御回路９は、図２７に示すように、スイッチSSD11、SS11、SS12をオンすることで、両キャパシタＣsd1、Ｃs1を並列接続してアナログ入力信号Ｖinを入力させることができる。

またこの後、＜ハイブリッドモードのΔΣホールド動作＞において、制御回路９は、図２８に示すように、第１ブロック１４のスイッチSS14、SS13、及び変換出力ＶＲに対応するＤ／Ａ変換器２５のスイッチ（ここではSDD1Tとする）をオンすることで演算増幅器２４の反転入力端子にキャパシタＣs1、Ｃsd1の一端を接続させる。

前述のΔΣサンプル動作時には、キャパシタＣs1、Ｃsd1に電荷が蓄積されるが、ΔΣホールド動作時には、前述実施形態と同様に、キャパシタＣs1、Ｃsd1の蓄積電荷から変換出力ＶＲに応じた電荷を減算してフィードバックされた残余電荷がキャパシタＣf11、Ｃf12に移動する。これにより、第１ブロック６１４はキャパシタＣf11、Ｃf12の蓄積電荷に応じた積分器２４ａによる積分電圧をノードＮｂから出力する。

したがって、キャパシタＣsd1は、ハイブリッドモードのサンプリングキャパシタとして機能すると共に、Ｄ／Ａ変換器２５のＤＡＣキャパシタとしても機能することになる。例えば、サンプリングキャパシタの容量値を１ｐＦ、ＤＡＣキャパシタとしての容量値を０．５ｐＦとして設計する場合を考える。第１実施形態のように、アナログ入力信号Ｖinのサンプリングキャパシタと、Ｄ／Ａ変換器２５のＤＡＣキャパシタを、個別に構成して共用化しないように設計すると、キャパシタＣs1の容量値を１ｐＦ、キャパシタＣsd1の容量値を０．５ｐＦとすることで合計１．５ｐＦだけ必要になる。

しかし、本実施形態に示すように、サンプリングキャパシタとＤＡＣキャパシタを一部共用化すると、キャパシタＣs1の容量値を０．５ｐＦとし、キャパシタＣsd1の容量値を０．５ｐＦとすることで実現できるようになり、より小面積で構成できるようになる。
本実施形態によれば、サンプリングキャパシタとＤＡＣキャパシタが、その少なくとも一部が共用化されているため、より小面積で構成できる。

（他の実施形態）
本発明は、前述した実施形態に限定されるものではなく、種々変形して実施することができ、その要旨を逸脱しない範囲で種々の実施形態に適用可能である。例えば以下に示す変形又は拡張が可能である。各構成要素は概念的なものであり、前述の実施形態に限定されるものではない。

量子化部１３の変換出力ＶＲは、３レベルに限るものではなく、量子化部１３における量子化値Ｑｏのレベル数に応じて適宜設定すればよい。このレベル数に応じてキャパシタ切替回路２０、２１、２２のＤ／Ａ変換器２５、２６、２７の変換出力ＶＲのレベル数も変更すると良い。

キャパシタＣs1、Ｃsd1、Ｃs2、Ｃsd2、Ｃcc1、Ｃcc1、Ｃcc2、Ｃcd2、Ｃf11、Ｃf12、Ｃf21は、各演算増幅器２４、２４ｂの入出力範囲に対応するように、適宜、容量値をスケーリングしても良い。
第４実施形態では、量子化部１３は１つのＡ／Ｄ変換器を用いて構成されている形態を示したが、これに限定されるものではなく、モード毎に２つの量子化器２１３ａ、２１３ｂを切り替える量子化部２１３を用いても良い。

前述実施形態では、信号処理部１２はブロック１４、１５及び量子化部１３とによるΔΣ変調器により構成したが、ΔΣ変調器の形式は前述の形態に限られるものではない。例えば、フィードフォワード型ΔΣ変調器の代表的な例である２次のＣＩＦＦ（Cascade of Integrators with FeedForward）型ΔΣ変調器として動作するように構成してもよい。

前述実施形態では、第１ブロック１４、第２ブロック１５等として、演算増幅器２４、２５ａの一方の入力である反転入力端子に信号を入力し、他方の入力である非反転入力端子にアナロググランド線に接続するシングルエンドタイプの回路を図示しているが、完全差動型もしくは擬似差動型の演算増幅器に差動の信号を入力する差動タイプにより構成してもよい。

ΔΣモード、ハイブリッドモード、巡回モードの３モードを備えたＡ／Ｄ変換装置６、３０６、４０６、５０６、６０６の形態を説明したが、これに限定されるものではなく、これら何れか２つのモードだけを備えたＡ／Ｄ変換装置に適用できる。

例えば、一つの構成要素が有する機能を複数の構成要素に分散させたり、複数の構成要素が有する機能を一つの構成要素に統合させたりしてもよい。また前述の実施形態の構成の少なくとも一部を、同様の機能を有する公知の構成に置き換えてもよい。また、前述の２以上の実施形態の構成の一部又は全部を互いに組み合わせて付加しても置換しても良い。

本開示は、前述した実施形態に準拠して記述したが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

図面中、６、３０６、４０６、５０６、６０６はＡ／Ｄ変換装置、９は制御回路、１３、２１３は量子化部、２１３ａ、２１３ｂは量子化器、１４は第１ブロック、１５は第２ブロック、４１４はブロック、２０…２３、２０ｂ、２３ｂ、４２３ｂ、５２３はキャパシタ切替回路、２４は演算増幅器（第１アンプ）、２４ｂは演算増幅器（第２アンプ）、２５、２５ｂ、２６、２７はＤ／Ａ変換器、Ｃs1はキャパシタ（第１サンプリングキャパシタ）、Ｃsd1はキャパシタ（第１キャパシタ）、Ｃs2はキャパシタ（第２サンプリングキャパシタ）、Ｃsd2はキャパシタ（第２キャパシタ）、Ｃf11はキャパシタ（フィードバックキャパシタ）、Ｃcc1、Ｃcd1、Ｃcc2、Ｃcd2はキャパシタ（巡回方式によりサンプリングする際に用いられるキャパシタ、フィードバックキャパシタ）、Ｎａはノード（第１ブロックの入力ノード）、Ｎｂはノード（第１ブロックの出力ノード）、を示す。

Claims (11)

1. アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理するΔΣモード、前記アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理をした後に残差を巡回方式によりＡ／Ｄ変換処理するハイブリッドモード、の少なくとも２以上のモードにより動作するＡ／Ｄ変換装置（６；３０６；４０６；５０６；６０６）であって、
   前記アナログ入力信号（Ｖin）を入力し第１アンプ（２４）を用いて信号処理可能な第１ブロック（１４）と、
   前記第１ブロックの出力電圧を入力する第２アンプ（２４ｂ）を備えた第２ブロック（１５）と、
   前記第１ブロック及び前記第２ブロックの出力の何れかを入力して量子化可能な量子化部（１３；２１３）と、
   前記モードを切り替えると共にスイッチを制御することで前記モードに応じた制御を行う制御回路（９）と、を備え、
   前記制御回路は、
   前記ΔΣモードでは前記第１ブロックの前記第１アンプを用いると共に前記第２ブロックの前記第２アンプを用い、前記第２ブロックの出力を前記量子化部により量子化させながら前記ΔΣ方式によりＡ／Ｄ変換処理させ、
   前記ハイブリッドモードでは前記第２ブロックの前記第２アンプを用いることなく前記第１ブロックの前記第１アンプを用い、前記ΔΣ方式において前記第１ブロックの前記第１アンプの出力を前記量子化部により量子化させながらＡ／Ｄ変換処理させた後、前記残差を前記第１アンプを用いて前記巡回方式によりＡ／Ｄ変換処理させるＡ／Ｄ変換装置。
2. アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理するΔΣモード、前記アナログ入力信号（Ｖin）を巡回方式によりＡ／Ｄ変換処理する巡回モード、の少なくとも２以上のモードにより動作するＡ／Ｄ変換装置（６；３０６；４０６；５０６；６０６）であって、
   前記アナログ入力信号（Ｖin）を入力し第１アンプ（２４）を用いて信号処理可能な第１ブロック（１４）と、
   前記第１ブロックの出力電圧を入力する第２アンプ（２４ｂ）を備えた第２ブロック（１５）と、
   前記第１ブロック及び前記第２ブロックの出力の何れかを入力して量子化可能な量子化部（１３；２１３）と、
   前記モードを切り替えると共にスイッチを制御することで前記モードに応じた制御を行う制御回路（９）と、を備え、
   前記制御回路は、
   前記ΔΣモードでは前記第１ブロックの前記第１アンプを用いると共に前記第２ブロックの前記第２アンプを用い、前記第２ブロックの出力を前記量子化部により量子化させて前記ΔΣ方式によりＡ／Ｄ変換処理させ、
   前記巡回モードでは前記第２ブロックの前記第２アンプを用いることなく前記第１ブロックの前記第１アンプを用い、前記第１ブロックの前記第１アンプの出力を前記量子化部により量子化させながら前記巡回方式によりＡ／Ｄ変換処理させるＡ／Ｄ変換装置。
3. アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理するΔΣモード、前記アナログ入力信号（Ｖin）を巡回方式によりＡ／Ｄ変換処理する巡回モード、前記アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理をした後に残差を前記巡回方式によりＡ／Ｄ変換処理するハイブリッドモード、の何れかのモードにより動作するＡ／Ｄ変換装置（６；３０６；４０６；５０６；６０６）であって、
   前記アナログ入力信号（Ｖin）を入力し第１アンプ（２４）を用いて信号処理可能な第１ブロック（１４）と、
   前記第１ブロックの出力電圧を入力する第２アンプ（２４ｂ）を備えた第２ブロック（１５）と、
   前記第１ブロック及び前記第２ブロックの出力の何れかを入力して量子化可能な量子化部（１３；２１３）と、
   前記モードを切り替えると共にスイッチを制御することで前記モードに応じた制御を行う制御回路（９）と、を備え、
   前記制御回路は、
   前記ΔΣモードでは前記第１ブロックの前記第１アンプを用いると共に前記第２ブロックの前記第２アンプを用い、前記第２ブロックの出力を前記量子化部により量子化させながら前記ΔΣ方式によりＡ／Ｄ変換処理させ、
   前記ハイブリッドモードでは前記第２ブロックの前記第２アンプを用いることなく前記第１ブロックの前記第１アンプを用い、前記ΔΣ方式において前記第１ブロックの前記第１アンプの出力を前記量子化部により量子化させながらＡ／Ｄ変換処理させた後、前記残差を前記第１アンプを用いて前記巡回方式によりＡ／Ｄ変換処理させ、
   前記巡回モードでは前記第２ブロックの前記第２アンプを用いることなく前記第１ブロックの前記第１アンプを用い、前記第１ブロックの前記第１アンプの出力を前記量子化部により量子化させながら前記巡回方式によりＡ／Ｄ変換処理させるＡ／Ｄ変換装置。
4. 前記第１ブロックには前記アナログ入力信号をサンプリング可能に接続されるサンプリングキャパシタ（Ｃs1、Ｃsd1）を備え、
   前記サンプリングキャパシタは、入力サンプリング容量値が前記ΔΣモードと前記ΔΣモード以外のモードとで切替可能に構成されている請求項１から３の何れか一項に記載のＡ／Ｄ変換装置。
5. 前記第１ブロックの前記第１アンプは、
   前記第１ブロックが積分電圧を出力するときにフィードバックキャパシタ（Ｃf11）を入力ノード（Ｎａ）と出力ノード（Ｎｂ）との間に接続する演算増幅器（２４）を備え、
   前記巡回方式により前記第１ブロックの出力をサンプリングする際に用いられるキャパシタ（Ｃcc1、Ｃcd1）が前記フィードバックキャパシタとして共用するように構成される請求項１から４の何れか一項に記載のＡ／Ｄ変換装置。
6. 前記アナログ入力信号をサンプリング可能に接続されるサンプリングキャパシタ（Ｃs1、Ｃsd1）と、
   前記ΔΣ方式によりＡ／Ｄ変換処理するときに前記量子化部のデジタル出力に応じてＤＡＣキャパシタ（Ｃsd1）を用いてＤ／Ａ変換するＤ／Ａ変換器（２５）と、を備え、
   前記サンプリングキャパシタと前記ＤＡＣキャパシタとは少なくとも一部が共用されている請求項１から４の何れか一項に記載のＡ／Ｄ変換装置。
7. 前記量子化部は、
   前記ΔΣモードにおいて前記第２ブロックの前記第２アンプの出力を量子化する第１量子化器（２１３ａ）と、
   前記ΔΣモード以外の前記モードにおいて前記第１ブロックの前記第１アンプの出力を量子化する第２量子化器（２１３ｂ）と、
   を備える請求項１から６の何れか一項に記載のＡ／Ｄ変換装置。
8. 前記ΔΣモード以外の前記モードでは、前記第２ブロックの前記第２アンプ（３２４ｂ）の電流をカットする電流カット部（３２）をさらに備える請求項１から７の何れか一項に記載のＡ／Ｄ変換装置。
9. 前記ΔΣモード以外の前記モードでは、前記第２ブロックの前記第２アンプ（３２４ｂ）のコモンモードフィードバック回路（３３）を動作させると共にその他の回路（３１）を非動作とする請求項８記載のＡ／Ｄ変換装置。
10. アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理するΔΣモード、前記アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理をした後に残差を巡回方式によりＡ／Ｄ変換処理するハイブリッドモード、の少なくとも２以上のモードにより動作するＡ／Ｄ変換装置であって、
    前記アナログ入力信号（Ｖin）を入力してアンプを用いて信号処理可能なブロック（４１４）と、
    前記ブロックの出力を量子化可能な量子化部（１３；２１３）と、
    前記モードを切り替えると共にスイッチを制御することで前記モードに応じた制御を行う制御回路（９）と、
    前記アナログ入力信号をサンプリング可能に接続される第１サンプリングキャパシタ（Ｃs1）と、
    前記アナログ入力信号をサンプリング可能に接続される第１キャパシタ（Ｃsd1）と、
    前記ブロックの出力電圧をサンプリング可能に接続される第２サンプリングキャパシタ（Ｃs2）と、
    第１Ｄ／Ａ変換器（２５）を構成する前記第１キャパシタ（Ｃsd1）に電荷の充放電を可能にする第１キャパシタ切替回路（２０）と、
    第２Ｄ／Ａ変換器（２５ｂ）を構成する第２キャパシタ（Ｃsd2）に電荷の充放電を可能にする第２キャパシタ切替回路（４２０ｂ）と、を備え、
    前記制御回路は、
    前記ΔΣモードでは、前記ブロックの前記アンプを用いて、
    前記アナログ入力信号を前記第１キャパシタにサンプリングする第１ΔΣ動作を行い、
    前記量子化部のデジタル出力に応じて前記第１Ｄ／Ａ変換器の前記第１キャパシタから充放電させ前記アンプを用いて積分した出力電圧（Ｖo1）を前記量子化部に入力させながら、前記出力電圧を前記第２サンプリングキャパシタにサンプリングさせる第２ΔΣ動作を行い、
    前記量子化部のデジタル出力に応じて前記第２Ｄ／Ａ変換器の前記第２キャパシタ（Ｃs2）及び前記第２サンプリングキャパシタから充放電させて前記アンプを用いて積分した出力電圧を前記量子化部に入力させる第３ΔΣ動作を行い、
    その後、前記第２ΔΣ動作及び前記第３ΔΣ動作を繰り返すことで、前記ΔΣ方式により前記ブロックの前記アンプを用いて積分した出力電圧を前記量子化部により量子化させながらＡ／Ｄ変換処理させ、
    前記ハイブリッドモードでは、前記ブロックの前記アンプを用いて、
    前記アナログ入力信号を前記第１サンプリングキャパシタにサンプリングする第４ΔΣ動作を行い、
    前記量子化部のデジタル出力に応じて前記第１Ｄ／Ａ変換器の前記第１キャパシタ及び前記第１サンプリングキャパシタから充放電させて前記アンプを用いて積分した出力電圧を前記量子化部に入力させる第５ΔΣ動作を行い、
    その後、前記第４ΔΣ動作及び前記第５ΔΣ動作を繰り返すことで前記ブロックの前記アンプの出力電圧を前記ΔΣ方式によりＡ／Ｄ変換処理させ、前記残差を巡回方式によりＡ／Ｄ変換処理させるＡ／Ｄ変換装置。
11. アナログ入力信号（Ｖin）をΔΣ方式によりＡ／Ｄ変換処理するΔΣモード、前記アナログ入力信号（Ｖin）を巡回方式によりＡ／Ｄ変換処理する巡回モード、の少なくとも２以上のモードにより動作するＡ／Ｄ変換装置であって、
    前記アナログ入力信号（Ｖin）を入力してアンプを用いて信号処理可能なブロックと、
    前記ブロックの出力を入力して量子化可能な量子化部（１３；２１３）と、
    前記モードを切り替えると共にスイッチを制御することで前記モードに応じた制御を行う制御回路（９）と、
    前記アナログ入力信号をサンプリング可能に接続される第１サンプリングキャパシタ（Ｃs1）と、
    前記アナログ入力信号をサンプリング可能に接続される第１キャパシタ（Ｃsd1）と、
    前記ブロックの出力電圧をサンプリング可能に接続される第２サンプリングキャパシタ（Ｃs2）と、
    第１Ｄ／Ａ変換器（２５）を構成する前記第１キャパシタ（Ｃsd1）に電荷の充放電を可能にする第１キャパシタ切替回路（２０）と、
    第２Ｄ／Ａ変換器（２５ｂ）を構成する第２キャパシタ（Ｃsd2）に電荷の充放電を可能にする第２キャパシタ切替回路（４２０ｂ）と、を備え、
    前記制御回路は、
    前記ΔΣモードでは、前記ブロックの前記アンプを用いて、
    前記アナログ入力信号を前記第１キャパシタにサンプリングする第１ΔΣ動作を行い、
    前記量子化部のデジタル出力に応じて前記第１Ｄ／Ａ変換器の前記第１キャパシタから充放電させ前記アンプを用いて積分した出力電圧（Ｖo1）を前記量子化部に入力させながら、前記出力電圧を前記第２サンプリングキャパシタにサンプリングさせる第２ΔΣ動作を行い、
    前記量子化部のデジタル出力に応じて前記第２Ｄ／Ａ変換器の前記第２キャパシタ及び前記第２サンプリングキャパシタから充放電させて前記アンプを用いて積分した出力電圧を前記量子化部に入力させる第３ΔΣ動作を行い、
    その後、前記第２ΔΣ動作及び前記第３ΔΣ動作を繰り返すことで、前記ΔΣ方式により前記ブロックの前記アンプを用いて積分した出力電圧を前記量子化部により量子化しながらＡ／Ｄ変換処理させ、
    前記巡回モードでは、
    前記ブロックの前記アンプを用いて積分した出力電圧を前記量子化部により量子化させながら前記巡回方式によりＡ／Ｄ変換処理させるＡ／Ｄ変換装置。

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