JP6883415B2 - インクリメンタル型デルタシグマａｄ変調器およびインクリメンタル型デルタシグマａｄ変換器 - Google Patents

インクリメンタル型デルタシグマａｄ変調器およびインクリメンタル型デルタシグマａｄ変換器 Download PDF

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Description

本発明は、インクリメンタル型デルタシグマＡＤ変調器およびインクリメンタル型デルタシグマＡＤ変換器に関する。
従来、複数の積分回路を有し、アナログ信号をデジタル信号に変換するＡＤ変換器において、予め定められた時間間隔で積分回路に蓄積された電荷をリセットするインクリメンタル型デルタシグマ変調器およびインクリメンタル型デルタシグマＡＤ変換器が知られていた（例えば、特許文献１および２、非特許文献１参照）。
特許文献１ 国際公開第２０１３／１３６６７６号
特許文献２ 特開２０１６−１３１３６６号公報
非特許文献１ J. Markus, et al., "Theory and Applications of Incremental Converters," IEEE Transactions on Circuits and Systems - I, p.678-690, Vol. 51, No. 4, Apr. 2004.
このようなインクリメンタル型デルタシグマ変調器およびインクリメンタル型デルタシグマＡＤ変換器は、サンプルホールド回路を前段に設けて広帯域化せることが知られている。しかしながら、サンプルホールド回路に用いるスイッチトキャパシタ等は、インクリメンタル型デルタシグマ変調器またはインクリメンタル型デルタシグマＡＤ変換器がデジタル信号を出力する周波数と比較して、より高い周波数で動作させるため、消費電力が増加していた。したがって、広帯域、低消費電力、および低ノイズのインクリメンタル型デルタシグマ変調器およびインクリメンタル型デルタシグマＡＤ変換器が望まれていた。
本発明の第１の態様においては、複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部と、アナログ積分器を有し、サンプルホールド部がサンプリングした入力信号に基づくアナログ信号を積分するアナログ積分部と、アナログ積分部の出力信号を量子化する量子化部と、予め定められたトラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させ、予め定められたコンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部に順次転送させる制御部と、を備え、制御部は、コンバージョン周期の一部において、複数のスイッチトキャパシタからアナログ積分部への転送動作を停止させた状態で、アナログ積分部および量子化部の動作を継続させる、インクリメンタル型デルタシグマＡＤ変調器およびインクリメンタル型デルタシグマＡＤ変換器を提供する。
本発明の第２の態様においては、一のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部と、アナログ積分器を有し、サンプルホールド部がサンプリングした入力信号に基づくアナログ信号を積分するアナログ積分部と、アナログ積分部の出力信号を量子化する量子化部と、予め定められた一のコンバージョン周期において、一のスイッチトキャパシタに入力信号を充電させ、一のスイッチトキャパシタに充電した電荷をアナログ積分部に転送させる動作を繰り返し実行させる制御部と、を備え、制御部は、一のコンバージョン周期の一部において、一のスイッチトキャパシタからアナログ積分部への転送動作を停止させた状態で、アナログ積分部および量子化部の動作を継続させる、インクリメンタル型デルタシグマＡＤ変調器およびインクリメンタル型デルタシグマＡＤ変換器を提供する。
本発明の第３の態様においては、複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部と、アナログ積分器を有し、サンプルホールド部がサンプリングした入力信号に基づくアナログ信号を積分するアナログ積分部と、アナログ積分部の出力信号を量子化する量子化部と、予め定められたトラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させ、予め定められたコンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部に順次転送させる制御部と、を備え、アナログ積分部は、内部の動作を切り換える切換部を有し、制御部は、コンバージョン周期において、複数のスイッチトキャパシタの全ての転送動作が終了した状態で、アナログ積分部の動作を切り換える切換信号を切換部に供給し、アナログ積分部および量子化部の動作を継続させる、インクリメンタル型デルタシグマＡＤ変調器およびインクリメンタル型デルタシグマＡＤ変換器を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００のブロック図の一例を示す。 本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。 本実施形態に係るアナログ積分部１３０の構成例を示す。 本実施形態に係るフィードフォワード部１４０の構成例を示す。 本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の各部における信号波形の一例を示す。 本実施形態に係るデジタル演算部３０が積分フィルタとして機能する場合のフィルタ係数の一例を示す。 本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力およびノイズを低減させる制御を実行した場合の信号波形の第１例を示す。 本実施形態に係る第１アナログ増幅器２１２の構成例を示す。 本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力およびノイズを低減させる制御を実行した場合の信号波形の第２例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００のブロック図の一例を示す。インクリメンタル型デルタシグマＡＤ変換器１００は、内部回路を略一定の周期でリセットしつつ、入力するアナログ信号をデジタル信号に変換する。インクリメンタル型デルタシグマＡＤ変換器１００は、入力端子１０と、インクリメンタル型デルタシグマＡＤ変調器２０と、デジタル演算部３０と、出力端子４０とを備える。
入力端子１０は、入力信号Ａｉｎを入力する。入力信号Ａｉｎは、アナログ信号でよい。入力端子１０は、シングルエンド入力でよく、これに代えて、差動入力であってもよい。入力端子１０が差動入力の場合、当該入力端子１０は、正側入力から正側信号ＡＩＮＰが、負側入力から負側信号ＡＩＮＮが入力する。入力端子１０は、入力した入力信号Ａｉｎをインクリメンタル型デルタシグマＡＤ変調器２０に供給する。
インクリメンタル型デルタシグマＡＤ変調器２０は、アナログ入力信号を略一定の変換サイクルでデジタル値へ変換し、１変換サイクル毎にアナログ入力信号に対応するシリアルデジタルコードを出力する。インクリメンタル型デルタシグマＡＤ変調器２０は、例えば、クロック信号等に同期してアナログ入力信号を複数サンプルし、複数のサンプル毎にデジタル値に変換して出力する。ここで、１変換サイクルに対するサンプリング数をオーバーサンプリング比Ｎとする。即ち、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比Ｎに等しくなる。
デジタル演算部３０は、インクリメンタル型デルタシグマＡＤ変調器２０の出力をデジタル処理する。デジタル演算部３０は、例えば、デジタル処理の一部として、インクリメンタル型デルタシグマＡＤ変調器２０の出力を積算してデジタル値を出力する。デジタル演算部３０は、一例として、デジタル積分部を有し、当該デジタル積分部がデジタルコードを積算して対応するデジタル値を演算してよい。デジタル演算部３０は、クロック信号と同期してデジタル値を演算してよい。
また、デジタル演算部３０は、例えば、デジタル処理の一部として、インクリメンタル型デルタシグマＡＤ変調器２０の出力をフィルタリングする。デジタル演算部３０は、一例として、ローパスフィルタを有し、インクリメンタル型デルタシグマＡＤ変調器２０で発生する量子化ノイズ等を低減させる。また、デジタル演算部３０は、デシメーションフィルタを有し、サンプリング周波数を低減させてもよい。デジタル演算部３０は、演算結果のデジタル値を当該インクリメンタル型デルタシグマＡＤ変換器１００の変換結果として出力端子４０から出力する。
インクリメンタル型デルタシグマＡＤ変調器２０は、サンプルホールド部１１０と、加算部１２０と、アナログ積分部１３０と、フィードフォワード部１４０と、量子化部１５０と、ＤＡ変換部１６０と、リセット部１７０と、制御部１８０と、を備える。
サンプルホールド部１１０は、一または複数のスイッチトキャパシタを有し、入力するアナログ信号の振幅値をサンプリングして、サンプリングした値を保持（ホールド）する。サンプルホールド部１１０は、クロック信号等に同期して、サンプリングおよびホールドを繰り返す。ここで、クロック信号の周波数は、入力信号の周波数と比較して数倍から数十倍程度以上の周波数であることが望ましく、この場合、サンプルホールド部１１０は、入力するアナログ信号をオーバーサンプリングすることになる。なお、このようなクロック信号は、当該インクリメンタル型デルタシグマＡＤ変換器１００の内部または外部に設けられたクロック信号発生部で発生し、当該インクリメンタル型デルタシグマＡＤ変換器１００の内部の各部に供給される。
図１は、サンプルホールド部１１０が入力するアナログ信号Ａｉｎをサンプリングし、ホールドした値を出力する例を示す。サンプルホールド部１１０は、ホールドした値を加算部１２０に出力する。サンプルホールド部１１０については、後述する。
加算部１２０は、サンプルホールド部１１０の出力に、インクリメンタル型デルタシグマＡＤ変調器２０のフィードバック信号を加算する。加算部１２０は、例えば、サンプルホールド部１１０から差動信号を受け取り、当該差動信号の正側の信号および負側の信号に、それぞれ符号の異なるフィードバック信号を加算する。加算部１２０は、加算結果を、サンプルホールド部がサンプリングした入力信号に基づくアナログ信号として、アナログ積分部１３０に供給する。
アナログ積分部１３０は、アナログ積分器を有し、加算部１２０から受け取ったアナログ信号を積分する。アナログ積分部１３０は、複数のアナログ積分器を有してよい。アナログ積分部１３０は、積分した結果をフィードフォワード部１４０に供給する。アナログ積分部１３０については、後述する。
フィードフォワード部１４０は、入力信号を量子化部１５０へと伝達する。また、フィードフォワード部１４０は、アナログ積分部１３０のアナログ積分器が出力する信号を、量子化部１５０へと伝達する。フィードフォワード部１４０については、後述する。
量子化部１５０は、アナログ積分部１３０の出力信号を量子化する。量子化部１５０は、例えば、フィードフォワード部１４０が伝達する信号を重畳したアナログ積分部１３０の出力信号Ａｅｒｒを量子化する。量子化部１５０は、内部または外部から供給されるクロック信号等に応じて、アナログ積分部１３０の積分結果を量子化し、積分結果に応じたビットストリームを出力する。量子化部１５０は、１ビット量子化器またはマルチビット量子化器として機能してよい。
例えば、量子化部１５０として１ビット量子化器を用いた場合、ビットストリームは、予め定められた数の１ビットデータ（デジタルコード）の列（シリアルデジタルコード）となる。ここで、当該デジタルコードを積算した値は、入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、出力信号Ａｅｒｒおよび予め定められた閾値を比較し、当該閾値を超えたか否かに応じて、当該出力信号Ａｅｒｒを１または０のデジタルコードに変換してよい。
また、例えば、量子化部１５０としてＭビット量子化器を用いた場合、ビットストリームは、予め定められた数のＭビットデータ（デジタルコード）の列（シリアルデジタルコード）となる。ここで、当該デジタルコードを積算した値が入力信号Ａｉｎの振幅値に比例または略一致するデジタル値となる。量子化部１５０は、クロック信号毎に、Ｍビット分の比較器により出力信号Ａｅｒｒおよび予め定められたＭビットの閾値を比較し、各比較器が当該閾値を超えたか否かに応じて、当該出力信号ＡｅｒｒをＭビットのデジタルコードに変換してよい。
即ち、インクリメンタル型デルタシグマＡＤ変調器２０は、入力信号Ａｉｎを一定の変換サイクル毎にデジタル値へ変換するが、量子化部１５０は、１変換サイクルよりも速いクロック信号等に応じて、入力信号Ａｉｎに対応するシリアルデジタルコードを出力する。このように、クロック信号に同期した複数のサンプル毎に、入力信号Ａｉｎはデジタル値へ変換される。１変換サイクルに対するサンプリング数をオーバーサンプリング比Ｎとすると、シリアルデジタルコードに含まれるデジタルコードの数は、オーバーサンプリング比Ｎに等しくなる。
例えば、インクリメンタル型デルタシグマＡＤ変調器２０のオーバーサンプリング比Ｎが６０の場合、量子化部１５０は、１変換サイクル毎に６０個のデジタルコードを含むシリアルデジタルコードを出力する。量子化部１５０は、量子化したデジタル信号ＹをＤＡ変換部１６０に供給する。また、量子化部１５０は、量子化したデジタル信号Ｙをインクリメンタル型デルタシグマＡＤ変調器２０の出力として、デジタル演算部３０に供給する。
ＤＡ変換部１６０は、量子化部１５０の出力をＤＡ変換してアナログ積分部１３０にフィードバックするフィードバック信号を出力する。ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号Ｙを、対応するアナログ信号にＤＡ変換し、変換したアナログ信号をフィードバック信号として加算部１２０に供給する。ＤＡ変換部１６０は、クロック信号と同期して、デジタル信号Ｙをアナログ信号に変換してよい。
リセット部１７０は、予め定められた第１周期でアナログ積分部１３０が保持する積分値をリセットする。リセット部１７０は、デジタル演算部３０のデジタルフィルタ等を更にリセットしてもよい。リセット部１７０は、当該インクリメンタル型デルタシグマＡＤ変調器２０が入力信号Ａｉｎをデジタル値に変換する毎に、アナログ積分部１３０およびデジタル演算部３０をリセットしてよい。リセット部１７０は、一例として、デジタル値への１変換サイクル（第１周期）毎に、アナログ積分部１３０およびデジタル演算部３０にリセット信号を供給してそれぞれリセットする。
制御部１８０は、サンプルホールド部１１０の動作を制御する。また、制御部１８０は、アナログ積分部１３０およびフィードフォワード部１４０の動作を制御してもよい。制御部１８０は、内部または外部から供給されるクロック信号等に応じて、インクリメンタル型デルタシグマＡＤ変調器２０の制御動作を実行してよい。制御部１８０の制御動作については後述する。
以上のように、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、リセット部１７０によるアナログ積分部１３０およびデジタル演算部３０のリセットと、入力信号Ａｉｎのデジタル出力への変換とを、クロック信号に同期して繰り返す。なお、インクリメンタル型デルタシグマＡＤ変換器１００は、リセット部１７０によるリセット動作が無ければ、デルタシグマＡＤ変換器として動作してよい。
図２は、本実施形態に係るサンプルホールド部１１０およびＤＡ変換部１６０の構成例を示す。図２に示すサンプルホールド部１１０およびＤＡ変換部１６０は、図１に示したサンプルホールド部１１０のより詳細な構成例を示す。なお、図２は、サンプルホールド部１１０に差動信号が入力される例を示す。
図２は、サンプルホールド部１１０が複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変換器１００に入力する入力信号ＡＩＮＰおよびＡＩＮＮをサンプリングする例を示す。サンプルホールド部１１０は、オーバーサンプリング比Ｎと略同一の数のスイッチトキャパシタを含んでよい。複数のスイッチトキャパシタは、キャパシタＣｓ１ｐｊと、キャパシタＣｓ１ｎｊと、各キャパシタの前段および後段に切換スイッチをそれぞれ有する。なお、ｊは、１からｍまでの自然数とした。図２において、ｍがオーバーサンプリング比Ｎと同一の値とした例を説明する。
キャパシタＣｓ１ｐｊの前段のスイッチは、キャパシタＣｓ１ｐｊの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣｓ１ｐｊの後段のスイッチは、キャパシタＣｓ１ｐｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
同様に、キャパシタＣｓ１ｎｊの前段のスイッチは、キャパシタＣｓ１ｎｊの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣｓ１ｎｊの後段のスイッチは、キャパシタＣｓ１ｎｊの他方の端子を、基準電位および加算部１２０のいずれかに切り換える。
制御部１８０は、このようなサンプルホールド部１１０の複数のスイッチトキャパシタに信号φｔをそれぞれ供給して制御する。制御部１８０は、例えば、第１タイミング（一例として、信号φｔがハイ電位）において、キャパシタＣｓ１ｐｊの一方の端子を入力端子ＡＩＮＰに接続させ、他方の端子を基準電位に接続させて、正側のアナログ入力信号を充電する。この場合、制御部１８０は、第１タイミングにおいて、キャパシタＣｓ１ｎｊの一方の端子を入力端子ＡＩＮＮに接続させ、他方の端子を基準電位に接続させて、負側のアナログ入力信号を充電する。
本実施形態において、このような第１タイミングを、トラッキング周期とする。即ち、制御部１８０は、予め定められたトラッキング周期において複数のスイッチトキャパシタに入力信号をそれぞれ充電させる。
また、制御部１８０は、ｊ番目のキャパシタＣｓ１ｎｊを、トラッキング周期からｊ番目にずれたタイミング（信号φｉｊがハイ電位）において、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した正側のアナログ入力信号をアナログ積分部１３０へと順次放電する。同様に、制御部１８０は、ｊ番目のキャパシタＣｓ１ｐｊを、第１タイミングからｊ番目にずれたタイミングにおいて、一方の端子を基準電位に接続させ、他方の端子を加算部１２０に接続させ、充電した負側のアナログ入力信号をアナログ積分部１３０へと順次放電する。
本実施形態において、このように制御部１８０が複数のスイッチトキャパシタを放電させるタイミングを、コンバージョン周期とする。即ち、制御部１８０は、予め定められたコンバージョン周期において複数のスイッチトキャパシタに充電した電荷をアナログ積分部１３０に順次転送させる。ここで、１変換サイクルを第１周期とすると、第１周期は、トラッキング周期およびコンバージョン周期の和である。また、複数のスイッチトキャパシタは、第１周期において、Ｎ回のサンプリングを実行し、Ｎ回のサンプリング結果を出力してよい。また、サンプルホールド部１１０は、第１周期に対するサンプリング数の比であるオーバーサンプリング比Ｎと、同数のスイッチトキャパシタを有してよい。この場合、Ｎ個のスイッチトキャパシタは、アナログ積分部１３０への電荷の転送動作を、コンバージョン周期内で完了させるように、順次実行してよい。
制御部１８０は、一例として、複数のスイッチトキャパシタを、第１クロックにおいてそれぞれアナログ入力信号を充電させ、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号をアナログ積分部１３０へと順次放電させる。これにより、サンプルホールド部１１０は、第１クロックにおいて複数のスイッチトキャパシタがサンプリングした略同一のアナログ値を、第１クロック以降においてアナログ積分部１３０へと順次供給することができる。即ち、サンプルホールド部１１０は、アナログ信号が高速に変化しても、一のタイミングの値を保持してデジタル値へと変換することができる。
ＤＡ変換部１６０は、第１基準電圧ＲＥＦＰと、第２基準電圧ＲＥＦＮと、キャパシタＣｆｂｐと、キャパシタＣｆｂｎと、第１スイッチ部１６２と、第２スイッチ部１６４と、第３スイッチ部１６６と、を有する。第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮは、絶対値が略同一の電圧値を有し、極性が互いに逆となる電圧をそれぞれ出力する。一例として、第１基準電圧ＲＥＦＰは、正極性の電圧を出力し、第２基準電圧ＲＥＦＮは、負極性の電圧を出力する。
第１スイッチ部１６２は、キャパシタＣｆｂｐの一方の端子を、第１基準電圧ＲＥＦＰおよび基準電位のいずれかに切り換える。また、第１スイッチ部１６２は、キャパシタＣｆｂｎの一方の端子を、第２基準電圧ＲＥＦＮおよび基準電位のいずれかに切り換える。例えば、制御部１８０が供給する信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子は第１基準電圧ＲＥＦＰに接続し、キャパシタＣｆｂｎの一方の端子は第２基準電圧ＲＥＦＮに接続する。この場合、制御部１８０が供給する信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐの一方の端子およびキャパシタＣｆｂｎの一方の端子は、基準電位に接続する。
第２スイッチ部１６４は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、基準電位に接続するか否かを切り換える。第２スイッチ部１６４は、例えば、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子は基準電位に接続し、信号φｉがハイ電位のタイミングにおいて、当該他方の端子および基準電位の電気的接続を切断する。制御部１８０は、第１スイッチ部１６２および第２スイッチ部１６４を制御して、信号φｓがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎと対応する基準電圧とをそれぞれ接続し、基準電圧およびキャパシタの容量に応じた電荷を充電する。
第３スイッチ部１６６は、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を、加算部１２０に接続するか否かを切り換える。第３スイッチ部１６６は、例えば、信号φｉがハイ電位のタイミングにおいて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子を加算部１２０に接続し、信号φｓがハイ電位のタイミングにおいて、当該他方の端子および加算部１２０の電気的接続を切断する。制御部１８０は、第３スイッチ部１６６を制御して、第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮに応じてキャパシタＣｆｂｐおよびキャパシタＣｆｂｎにそれぞれ充電された電荷を加算部１２０にそれぞれ供給する。
また、第３スイッチ部１６６は、量子化部１５０から供給されるデジタル信号Ｙに応じて、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの他方の端子の接続先を切り換える。ここで、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎの接続先である加算部１２０は、サンプルホールド部１１０から受け取る差動信号に対応して、当該差動信号の正側信号および負側信号にそれぞれフィードバック信号を伝送する経路を有する。
第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「０」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。一例として、「０」のデジタルコードに応じて信号φｉｐがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を正側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を負側信号の伝送線路に接続する。
また、第３スイッチ部１６６は、例えば、デジタル信号Ｙのデジタルコードが「１」の場合、キャパシタＣｆｂｐに充電された第１基準電圧ＲＥＦＰに応じた電荷を、差動信号の負側信号に加算させるように接続を切り換える。この場合、第３スイッチ部１６６は、キャパシタＣｆｂｎに充電された第２基準電圧ＲＥＦＮに応じた電荷を、差動信号の正側信号に加算させるように接続を切り換える。一例として、「１」のデジタルコードに応じて信号φｉｎがハイ電位となった場合、第３スイッチ部１６６は、当該タイミングにおいて、キャパシタＣｆｂｐの他方の端子を負側信号の伝送線路に接続し、キャパシタＣｆｂｎの他方の端子を正側信号の伝送線路に接続する。
このように、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「０」に応じて、正の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。また、ＤＡ変換部１６０は、量子化部１５０が出力するデジタル信号「１」に応じて、負の基準電圧に応じたアナログ信号をフィードバック信号として加算部１２０に出力し、当該フィードバック信号を差動信号に加算させる。
以上のように、制御部１８０は、サンプルホールド部１１０およびＤＡ変換部１６０を制御することにより、基準電圧を加算または減算するフィードバック信号を入力するアナログ信号に重畳して、アナログ積分部１３０に供給する。図２は、加算部１２０からアナログ積分部１３０に供給する正側信号をＳＰ、負側信号をＳＮとした。インクリメンタル型デルタシグマＡＤ変調器２０のアナログ積分部１３０の動作について、次に説明する。
図３は、本実施形態に係るアナログ積分部１３０の構成例を示す。図３は、加算部１２０から正側信号ＳＰおよび負側信号ＳＮによる差動信号がアナログ積分部１３０に入力する例を示す。アナログ積分部１３０は、複数のアナログ積分器と、複数のスイッチトキャパシタとを有する。図３に示すアナログ積分部１３０は、第１アナログ積分器２１０、第２アナログ積分器２２０、および第３アナログ積分器２３０の３つのアナログ積分器を有する例を示す。また、アナログ積分部１３０は、第１スイッチトキャパシタ２４０および第２スイッチトキャパシタ２４５の２つのスイッチトキャパシタを有する例を示す。
また、図３は、３つのアナログ積分器が、２つの入力端子と２つの出力端子をそれぞれ有し、差動信号を入力して差動信号を出力する例を示す。なお、アナログ積分器の２つの入力端子のうちの一方を第１入力端子とし、他方を第２入力端子とする。また、アナログ積分器の２つの出力端子のうちの一方を第１出力端子とし、他方を第２出力端子とする。
アナログ積分器は、アナログ増幅器、帰還キャパシタ、およびリセットスイッチをそれぞれ含む。図３は、第１アナログ積分器２１０が、第１アナログ増幅器２１２、正側帰還キャパシタＣｉ１ｐ、負側帰還キャパシタＣｉ１ｎ、正側リセットスイッチ２１４、および負側リセットスイッチ２１６を含む例を示す。また、第２アナログ積分器２２０が、第２アナログ増幅器２２２、正側帰還キャパシタＣｉ２ｐ、負側帰還キャパシタＣｉ２ｎ、正側リセットスイッチ２２４、および負側リセットスイッチ２２６を含み、また、第３アナログ積分器２３０が、第３アナログ増幅器２３２、正側帰還キャパシタＣｉ３ｐ、負側帰還キャパシタＣｉ３ｎ、正側リセットスイッチ２３４、および負側リセットスイッチ２３６を含む例を示す。
アナログ増幅器は、正側入力端子および負側入力端子に入力される信号を増幅してそれぞれ出力する。アナログ増幅器は、例えば、差動入力型の増幅回路である。また、アナログ増幅器は、シングルエンド出力でよく、これに代えて、差動出力もよい。アナログ増幅器は、一例として、ＯＰアンプである。図３は、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２、の３つのアナログ積分器が、差動入力および差動出力のアナログ増幅器をそれぞれ含む例を示す。なお、図３において、アナログ増幅器の正側入力端子は、アナログ積分器の第１入力端子に、負側入力端子は、第２入力端子に接続されるものとする。
帰還キャパシタのそれぞれは、入力信号に応じた電荷を順次蓄積する。帰還キャパシタは、例えば、１サンプリング毎に、前段から後段へと電荷を順次蓄積する。一例として、正側信号ＳＰに応じて、第１クロックにおいて正側帰還キャパシタＣｉ１ｐに蓄積された電荷は、次の第２クロックにおいて正側帰還キャパシタＣｉ２ｐで蓄積され、次の第３クロックにおいて正側帰還キャパシタＣｉ３ｐで蓄積される。同様に、負側信号ＳＮに応じて、第１クロックにおいて負側帰還キャパシタＣｉ１ｎに蓄積された電荷は、次の第２クロックにおいて負側帰還キャパシタＣｉ２ｎで蓄積され、次の第３クロックにおいて負側帰還キャパシタＣｉ３ｎで蓄積される。
リセットスイッチは、リセット部１７０からの指示に応じて、帰還キャパシタに蓄積された電荷を放電させてアナログ積分器をそれぞれリセットする。リセットスイッチは、例えば、リセット部１７０から供給されるリセット信号に応じて、帰還キャパシタの端子間を接続し、蓄積された電荷を放電させる。図３の例は、リセット部１７０からの指示に応じて、正側リセットスイッチ２１４、負側リセットスイッチ２１６、正側リセットスイッチ２２４、負側リセットスイッチ２２６、正側リセットスイッチ２３４、および負側リセットスイッチ２３６がそれぞれオン状態に切り換わり、第１アナログ増幅器２１２、第２アナログ増幅器２２２、および第３アナログ増幅器２３２をリセットする。
スイッチトキャパシタは、アナログ積分器の間に設けられ、前段に接続されたアナログ積分器に蓄積された電荷を後段に接続されたアナログ積分器へとそれぞれ伝達する。スイッチトキャパシタは、充放電用のキャパシタと、当該キャパシタの前段および後段に設けられるスイッチを含む。前段のスイッチは、キャパシタの一方の端子の接続先を、スイッチトキャパシタの前段回路および基準電位のいずれかに切り換える。後段のスイッチは、キャパシタの他方の端子の接続先を、スイッチトキャパシタの後段回路および基準電位のいずれかに切り換える。ここで、基準電位は、予め定められた電位でよく、一例として０Ｖである。
スイッチトキャパシタは、例えば、一のクロックにおいて、キャパシタの一方の端子が前段のアナログ積分器に接続され、キャパシタの他方の端子が基準電位と接続されることで、前段に接続されるアナログ積分器の出力電荷を当該キャパシタが充電する。この場合、スイッチトキャパシタは、次のクロックにおいて、キャパシタの一方の端子が基準電位に接続され、キャパシタの他方の端子が後段のアナログ積分器と接続されることで、当該キャパシタが充電した電荷を後段のアナログ積分器へと放電する。
図３は、第１スイッチトキャパシタ２４０が、第１アナログ積分器２１０および第２アナログ積分器２２０の間に接続される例を示す。第１スイッチトキャパシタ２４０は、前段スイッチ２４２および後段スイッチ２４４を用いて、前段の正側帰還キャパシタＣｉ１ｐに蓄積された電荷を、キャパシタＣｓ２ｐが充電して、後段の正側帰還キャパシタＣｉ２ｐへと放電して伝達する。この場合、同様に、第１スイッチトキャパシタ２４０は、前段の負側帰還キャパシタＣｉ１ｎに蓄積された電荷を、キャパシタＣｓ２ｎが充電して、後段の負側帰還キャパシタＣｉ２ｎへと放電して伝達する。
また、図３は、第２スイッチトキャパシタ２４５が、第２アナログ積分器２２０および第３アナログ積分器２３０の間に接続される例を示す。第２スイッチトキャパシタ２４５は、前段スイッチ２４６および後段スイッチ２４８を用いて、前段の正側帰還キャパシタＣｉ２ｐに蓄積された電荷を、キャパシタＣｓ３ｐが充電して、後段の正側帰還キャパシタＣｉ３ｐへと放電して伝達する。この場合、同様に、第２スイッチトキャパシタ２４５は、前段の負側帰還キャパシタＣｉ２ｎに蓄積された電荷を、キャパシタＣｓ３ｎが充電して、後段の負側帰還キャパシタＣｉ３ｎへと放電して伝達する。
以上のように、アナログ積分部１３０は、複数のアナログ積分器が直列に接続され、正側信号ＳＰおよび負側信号ＳＮを、クロック毎に前段のアナログ積分器から後段のアナログ積分器へと電荷を順次蓄積して伝達する。アナログ積分部１３０は、最も後段のアナログ積分器の帰還キャパシタに蓄積された電荷を、量子化部１５０へと出力する。また、アナログ積分部１３０がフィードフォワード部１４０を有する場合、最も後段のアナログ積分器は、フィードフォワード部１４０を介して量子化部１５０へと出力する。
例えば、図３に示すアナログ積分部１３０は、３段のアナログ積分器を有するので、第１クロックで第１アナログ積分器２１０に蓄積された電荷は、第３クロックで第３アナログ積分器２３０に伝達されてフィードフォワード部１４０へと出力される。図１に示すように、アナログ積分部１３０がフィードフォワード部１４０を有する場合、第１アナログ積分器２１０の出力信号ＩＮＴ１０ＰおよびＩＮＴ１０Ｎと、第２アナログ積分器２２０の出力信号ＩＮＴ２０ＰおよびＩＮＴ２０Ｎも、第３アナログ積分器２３０の出力信号ＩＮＴ３０ＰおよびＩＮＴ３０Ｎと同様に、フィードフォワード部１４０に出力される。
なお、図３は、アナログ積分部１３０が３つのアナログ積分器を有する例を説明したが、これに代えて、アナログ積分部１３０は、２つ、または４以上のアナログ積分器を有してもよい。この場合、スイッチトキャパシタは、アナログ積分器の数に応じて、アナログ積分部１３０に１または３以上設けられてよい。また、図１に示すアナログ積分部１３０は、フィードフォワード部１４０を有する例を示したが、これに代えて、フィードフォワード部１４０はなくてもよい。この場合、最終段の第３アナログ積分器２３０の出力信号ＩＮＴ３０ＰおよびＩＮＴ３０Ｎが、量子化部１５０に供給される。
図４は、本実施形態に係るフィードフォワード部１４０の構成例を示す。フィードフォワード部１４０は、第１フィードフォワード部２５０、第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０を有する。フィードフォワード部１４０は、制御部１８０によって制御されてよい。
第１フィードフォワード部２５０は、一または複数のスイッチトキャパシタを含み、インクリメンタル型デルタシグマＡＤ変調器２０に入力するアナログ信号ＡＩＮＰおよびＡＩＮＮを、量子化部１５０へと伝達する。図４は、第１フィードフォワード部２５０が、複数のスイッチトキャパシタを含む例を示す。第１フィードフォワード部２５０は、オーバーサンプリング比Ｎと同一の数のスイッチトキャパシタを含んでよい。第１フィードフォワード部２５０が含む一のスイッチトキャパシタは、一例として、第１ＦＦスイッチ２５２、キャパシタＣ０ｆｆｐｊ、およびキャパシタＣ０ｆｆｎｊを含む。なお、ｊは、１からオーバーサンプリング比Ｎ（一例として、６０）までの自然数とした。
第１ＦＦスイッチ２５２は、例えば、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｐｊの一方の端子を、アナログ信号ＡＩＮＰが入力する入力端子および基準電位のいずれかに切り換える。また、キャパシタＣ０ｆｆｐｊの他方の端子は、量子化部１５０に接続される。キャパシタＣ０ｆｆｐｊは、一例として、第１タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｐｊは、第１タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部１５０へと放電する。
第１ＦＦスイッチ２５２は、同様に、制御部１８０の制御信号に応じて、キャパシタＣ０ｆｆｎｊの一方の端子を、アナログ信号ＡＩＮＮが入力する入力端子および基準電位のいずれかに切り換える。キャパシタＣ０ｆｆｎｊは、第１タイミングにおいて、一方の端子が入力端子に接続され、アナログ入力信号を充電する。そして、キャパシタＣ０ｆｆｎｊは、第１タイミングからｊ番目にずれたタイミングにおいて、一方の端子が基準電位に接続され、充電したアナログ入力信号を量子化部１５０へと放電する。即ち、複数のスイッチトキャパシタは、第１クロックにおいてそれぞれアナログ入力信号を充電し、第１クロック以降の対応するクロック信号に応じて、充電したアナログ入力信号を量子化部１５０へと順次放電する。
第２フィードフォワード部２６０は、スイッチトキャパシタを含み、第１アナログ積分器２１０が出力する信号（一例として、ＩＮＴ１０ＰおよびＩＮＴ１０Ｎ）を、量子化部１５０へと伝達する。第２フィードフォワード部２６０は、スイッチトキャパシタを含んでよい。第２フィードフォワード部２６０は、一例として、第２ＦＦスイッチ２６２、キャパシタＣ１ｆｆｐ、およびキャパシタＣ１ｆｆｎを含む。
第２ＦＦスイッチ２６２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ１ｆｆｐの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ１ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ１ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｐを充電する。そして、キャパシタＣ１ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
第２ＦＦスイッチ２６２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ１ｆｆｎの一方の端子を、第１アナログ積分器２１０が信号ＩＮＴ１０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ１ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ１ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ１０Ｎを充電する。そして、キャパシタＣ１ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
第３フィードフォワード部２７０は、スイッチトキャパシタを含み、第２アナログ積分器２２０が出力する信号（一例として、ＩＮＴ２０ＰおよびＩＮＴ２０Ｎ）を、量子化部１５０へと伝達する。第３フィードフォワード部２７０は、スイッチトキャパシタを含んでよい。第３フィードフォワード部２７０は、一例として、第３ＦＦスイッチ２７２、キャパシタＣ２ｆｆｐ、およびキャパシタＣ２ｆｆｎを含む。
第３ＦＦスイッチ２７２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ２ｆｆｐの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ２ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ２ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｐを充電する。そして、キャパシタＣ２ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
第３ＦＦスイッチ２７２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ２ｆｆｎの一方の端子を、第２アナログ積分器２２０が信号ＩＮＴ２０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ２ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ２ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ２０Ｎを充電する。そして、キャパシタＣ２ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
第４フィードフォワード部２８０は、スイッチトキャパシタを含み、第３アナログ積分器２３０が出力する信号（一例として、ＩＮＴ３０ＰおよびＩＮＴ３０Ｎ）を、量子化部１５０へと伝達する。第４フィードフォワード部２８０は、スイッチトキャパシタを含んでよい。第４フィードフォワード部２８０は、一例として、第４ＦＦスイッチ２８２、キャパシタＣ３ｆｆｐ、およびキャパシタＣ３ｆｆｎを含む。
第４ＦＦスイッチ２８２は、制御部１８０の制御信号に応じて、正側のキャパシタＣ３ｆｆｐの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｐを出力する第１出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｐの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ３ｆｆｐは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｐを充電する。そして、キャパシタＣ３ｆｆｐは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
第４ＦＦスイッチ２８２は、同様に、制御部１８０の制御信号に応じて、負側のキャパシタＣ３ｆｆｎの一方の端子を、第３アナログ積分器２３０が信号ＩＮＴ３０Ｎを出力する第２出力端子および基準電位のいずれかに切り換える。また、キャパシタＣ３ｆｆｎの他方の端子は、量子化部１５０に接続される。例えば、キャパシタＣ３ｆｆｎは、第１クロックにおいて、一方の端子が出力端子に接続され、信号ＩＮＴ３０Ｎを充電する。そして、キャパシタＣ３ｆｆｎは、第２クロックにおいて、一方の端子が基準電位に接続され、充電した信号を量子化部１５０へと放電する。
制御部１８０は、一例として、以上の第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０に対して、信号φｉがハイ電位のタイミングで充電動作を、信号φｓがハイ電位のタイミングで放電動作を実行させる。以上のように、フィードフォワード部１４０は、インクリメンタル型デルタシグマＡＤ変調器２０に入力する信号と、アナログ積分部１３０が有するアナログ積分器がそれぞれ出力する信号とを、フィードフォワード信号として、量子化部１５０へと伝達する。このようなフィードフォワード信号により、量子化部１５０がクロック毎に出力するデジタルコードは、より高速にアナログ入力信号を反映させたものにすることができる。
なお、本実施形態に係るインクリメンタル型デルタシグマＡＤ変調器２０は、このようなフィードフォワード動作に限定されることはない。例えば、フィードフォワード部１４０は、第１フィードフォワード部２５０、第２フィードフォワード部２６０、第３フィードフォワード部２７０、および第４フィードフォワード部２８０のうち、少なくとも一つを有する構造であってもよい。
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変調器２０は、入力するアナログ信号を積分し、積分結果の量子化結果に応じて、当該入力するアナログ信号に基準電圧を加算または減算するフィードバック制御を実行する。これにより、インクリメンタル型デルタシグマＡＤ変調器２０は、入力するアナログ信号に応じたシリアルデジタルコードを精度よく出力することができる。また、インクリメンタル型デルタシグマＡＤ変換器１００は、このようなシリアルデジタルコードをデジタル処理して、アナログ信号に応じたデジタル信号を精度よく出力することができる。このようなインクリメンタル型デルタシグマＡＤ変換器１００のクロック信号に応じた各部の動作について、次に説明する。
図５は、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００の各部における信号波形の一例を示す。図５の横方向（横軸）は時間を示し、縦方向（縦軸）は波高値（一例として、電圧値）を示す。図５は、入力するアナログ信号をサンプリングして保持する時間領域Ｔｔをトラッキング周期（またはトラッキングフェーズ）として、「ｔｒａｃｋｉｎｇ」と示す。また、保持したアナログ信号をデジタル信号に変換する時間領域Ｔｃをコンバージョン周期（またはコンバージョンフェーズ）として、「ｃｏｎｖｅｒｓｉｏｎ」と示す。なお、入力するアナログ信号の一例を、信号ＡＩＮ（＝ＡＩＮＰ−ＡＩＮＮ）として示す。
リセット部１７０は、トラッキング周期Ｔｔにおいて、アナログ積分部１３０およびデジタル演算部３０をリセットする。リセット部１７０が出力するリセット信号の一例を、図５の信号φｒに示す。信号φｒは、トラッキング周期Ｔｔにおいて、ハイ電位となる。なお、リセット部１７０は、リセット信号を制御部１８０に供給してよい。この場合、制御部１８０は、リセット信号の受信タイミングに基づき、各部を制御する。これに代えて、制御部１８０は、リセット部１７０のリセット信号の出力タイミングを制御してもよい。
サンプルホールド部１１０は、トラッキング周期Ｔｔにおいて、アナログ信号ＡＩＮＰおよびＡＩＮＮをサンプリングする。例えば、サンプルホールド部１１０の複数のスイッチトキャパシタは、トラッキング周期Ｔｔにおいて制御部１８０から供給される信号φｔがハイ電位となることに応じて、アナログ入力信号を充電する。なお、第１フィードフォワード部２５０が含む複数のスイッチトキャパシタも、信号φｔに応じて、アナログ入力信号を充電してよい。
また、サンプルホールド部１１０は、コンバージョン周期Ｔｃにおいて、制御部１８０から供給される信号φｉｊ（ｊは１からｍの自然数とし、ｍはオーバーサンプリング比Ｎと同一の数）に応じて、充電したアナログ入力信号をアナログ積分部１３０へと順次放電する。例えば、サンプルホールド部１１０に含まれるキャパシタＣｓ１ｐｊおよびキャパシタＣｓ１ｎｊは、互いに異なるタイミングで順次ハイ電位となる信号φｉｊがハイ電位となることに応じて、充電したアナログ入力信号を順次放電する。なお、第１フィードフォワード部２５０が含む複数のスイッチトキャパシタも、信号φｔに応じて、アナログ入力信号を順次放電してよい。
これにより、アナログ積分部１３０は、サンプルホールド部１１０から順次放電されるアナログ入力信号を積分し、量子化部１５０は、積分結果を量子化してデジタル信号Ｙとして出力する。なお、図５は、量子化部１５０が出力するデジタル信号Ｙの一例を、信号Ｙとして示す。
また、図５は、第１スイッチ部１６２および第２スイッチ部１６４を制御する信号φｓおよび信号φｉの一例を示す。制御部１８０からＤＡ変換部１６０に信号φｓおよび信号φｉが供給されることにより、第１スイッチ部１６２および第２スイッチ部１６４が切り換わり、キャパシタＣｆｂｐおよびキャパシタＣｆｂｎに、対応する基準電圧に応じた電荷が充電される。なお、図５は、第１基準電圧ＲＥＦＰおよび第２基準電圧ＲＥＦＮの一例を示す。第１基準電圧ＲＥＦＰは略一定のハイ電位でよく、この場合、第２基準電圧ＲＥＦＮは略一定のロー電位でよい。
また、図５は、信号Ｙに応じて、ＤＡ変換部１６０の第３スイッチ部１６６を制御する信号φｉｐおよび信号φｉｎの一例を示す。信号φｉｐは、信号Ｙのビット値が０であることに応じて、ハイ電位となる信号であり、信号φｉｎは、信号Ｙのビット値が１であることに応じて、ロー電位となる信号である。信号φｉｐおよび信号φｉｎによって第３スイッチ部１６６が制御されることにより、加算部１２０は、フィードバック信号を差動信号に加算できる。
コンバージョン周期Ｔｃにおいて、サンプルホールド部１１０の全ての（即ち、ｍ個の）スイッチトキャパシタが放電を完了し、量子化部１５０がｍ個のデジタルコードを順次出力した場合、インクリメンタル型デルタシグマＡＤ変換器１００は、１つの変換サイクルを終了させてよい。即ち、インクリメンタル型デルタシグマＡＤ変換器１００は、コンバージョン周期からトラッキング周期へと移行し、リセット部１７０がアナログ積分部１３０およびデジタル演算部３０をリセットする。なお、インクリメンタル型デルタシグマＡＤ変換器１００は、コンバージョン周期および次のトラッキング周期の間において、デジタル演算部３０による演算を実行するデジタル演算周期を更に有してよい。本実施形態においては、デジタル演算周期を省略して記載するものとする。
このように、インクリメンタル型デルタシグマＡＤ変換器１００は、トラッキング周期およびコンバージョン周期を含む変換サイクルを繰り返して、アナログ入力信号をデジタル信号に変換する。インクリメンタル型デルタシグマＡＤ変換器１００は、デルタシグマＡＤ変換器とは異なり、トラッキング周期においてアナログ積分部１３０に蓄積された電荷を放電してリセットする。これにより、一の変換サイクルにおいて変換されたデジタル値は、一の変換サイクルとは異なるサイクルで蓄積された電荷の影響を受けることなく、アナログ入力信号の値をより正確に変換した値にすることができる。
以上のインクリメンタル型デルタシグマＡＤ変換器１００は、アナログ信号の演算と、デジタル演算部３０の演算とを等価にしてよい。即ち、入力端子１０の入力信号Ａｉｎからフィードフォワード部１４０出力信号Ａｅｒｒまでの伝達関数と、デジタル演算部３０の伝達関数とを等価にすることで、効率よく量子化誤差を低減することができる。この場合、デジタル演算部３０は、例えば、積分フィルタとして機能する。ここで、当該積分フィルタのフィルタ係数について次に説明する。
図６は、本実施形態に係るデジタル演算部３０が積分フィルタとして機能する場合のフィルタ係数の一例を示す。図６の横軸は、デジタル演算部３０がリセット後からクロックに応じて出力する順番を示し、縦軸は、デジタル演算部３０のフィルタ係数を示す。なお、比較のため、１次の積分フィルタの係数についても同様に図６に示す。１次の積分フィルタは、入力信号を平均化するので、リセット後から数えて早い順番であっても遅い順番であっても、フィルタ係数は略同一の値となる。
これに対し、高次のフィルタ係数は、リセット後から数えてより早い順番の値の方が、より大きい値となる。図６において、斜線の柱状で示すグラフが２次の積分フィルタの例である。一例として、１番目のデータに対する重みは、１６番目のデータと比較して１０倍程度大きい値となる。このように、デジタル演算部３０に入力するデータのうち、リセットしてから最初の方に入力するデータの重みが、リセットする前の最後に入力するデータの重みよりも重くなる傾向は、フィルタの次数が大きくなるにつれてより顕著になる。
以上のインクリメンタル型デルタシグマＡＤ変換器１００のノイズは、初段のサンプルホールド部１１０の容量に依存したノイズが支配的となる場合がある。例えば、サンプルホールド部１１０が１つの容量Ｃｓを有する構成である場合、ノイズの大きさＶｎは、次式で示すように、容量Ｃｓの逆数の平方根に反比例する。
（数１）
Ｖｎ∝（ｋ・Ｔ／Ｃｓ）１／２
即ち、インクリメンタル型デルタシグマＡＤ変換器１００は、サンプルホールド部１１０の容量Ｃｓをより大きくすることで、ノイズを低減させることができる。しかしながら、サンプルホールド部１１０の容量Ｃｓをより大きくすることにより、当該容量Ｃｓを駆動する電流値も大きくなる。すなわち、ノイズの大きさと消費電力とがトレードオフの関係となる。したがって、ノイズの大きさおよび消費電力を低減させることは困難である。
そこで、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、制御部１８０がサンプルホールド部１１０の充放電動作を制御することで容量を時間的に変化させ、ノイズの大きさおよび消費電力を低減させる。このようなインクリメンタル型デルタシグマＡＤ変換器１００のクロック信号に応じた各部の動作について、次に説明する。
図７は、本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力およびノイズを低減させる制御を実行した場合の信号波形の第１例を示す。図７は、図５に示す信号波形と同様に、横方向は時間を示し、縦方向は波高値を示す。また、図７は、図５と同様に、トラッキング周期を「ｔｒａｃｋｉｎｇ」と示し、コンバージョン周期を「ｃｏｎｖｅｒｓｉｏｎ」と示す。
図７において、制御部１８０は、サンプルホールド部１１０の動作と、ＣＴＲＬ信号とを除き、図５で説明した動作と同様の動作を実行する例を示す。即ち、図７に示すアナログ信号ＡＩＮ、リセット信号φｒ、信号φｔ、第１スイッチ部１６２および第２スイッチ部１６４を制御する信号φｓ、信号φｉ、第１基準電圧ＲＥＦＰ、および第２基準電圧ＲＥＦＮは、図５に示す信号波形のそれぞれと略同一の信号波形となる例を示す。また、図７に示す入力アナログ信号ＡＩＮが、図５に示す信号波形と略同一であることから、インクリメンタル型デルタシグマＡＤ変調器２０が出力するデジタル信号Ｙ、第３スイッチ部１６６を制御する信号φｉｐおよび信号φｉｎも、図５に示す信号波形のそれぞれと略同一の信号波形となる。
ここで、制御部１８０は、コンバージョン周期の一部において、複数のスイッチトキャパシタからアナログ積分部１３０への転送動作を停止させた状態で、アナログ積分部１３０および量子化部１５０の動作を継続させる。また、制御部１８０は、サンプルホールド部１１０からアナログ積分部１３０への転送動作を停止させた状態で、アナログ積分部１３０および量子化部１５０の動作を継続させると共に、ＤＡ変換部１６０からアナログ積分部１３０へのフィードバック信号の供給を継続させる。
即ち、制御部１８０は、コンバージョン周期において、複数のスイッチトキャパシタのうち、一部のスイッチトキャパシタのコンバージョン周期の転送動作を停止させる。そして、制御部１８０は、例えば、コンバージョン周期において、複数のスイッチトキャパシタからアナログ積分部１３０への転送動作を停止させた状態で、アナログ積分部１３０および量子化部１５０の動作を継続させてから、トラッキング周期に切り換える。このように、制御部１８０は、インクリメンタル型デルタシグマＡＤ変調器２０が１変換サイクルに対して出力するデジタルコードの数Ｎを変えずに、一部のスイッチトキャパシタの転送動作を停止させる。
図７は、制御部１８０が、複数のスイッチトキャパシタのうち、ｊ番目のスイッチトキャパシタまではアナログ積分部１３０への転送動作を実行し、ｊ＋１番目のスイッチトキャパシタからの転送動作を停止させた例を示す。即ち、制御部１８０は、ｍ個のスイッチトキャパシタのうち、ｊ個のスイッチトキャパシタに対して異なる制御信号φｉ１、φｉ２、・・・、φｉｊを生成し、それぞれ供給する。
制御部１８０は、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に充電された電荷を、コンバージョン周期の第１番目のタイミング（コンバージョン周期に変わったタイミング）において、アナログ積分部１３０へと放電させる。即ち、制御部１８０は、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に対して、第１番目のタイミングでハイ電位、第２番目のタイミングでロー電位となる制御信号φｉ１を供給する。
また、制御部１８０は、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２に充電された電荷を、コンバージョン周期の第２番目のタイミングにおいて、アナログ積分部１３０へと放電させる。即ち、制御部１８０は、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２に対して、第２番目のタイミングでハイ電位、第３番目のタイミングでロー電位となる制御信号φｉ２を供給する。
このように、制御部１８０は、ｊ番目のスイッチトキャパシタまでは、第ｊ番目のタイミングでハイ電位、第ｊ＋１番目のタイミングでロー電位となる制御信号φｉｊを供給する。そして、制御部１８０は、ｊ＋１番目からｍ番目までのスイッチトキャパシタに対して、常にロー電位の制御信号φｉｊ＋１をそれぞれ供給する。ここで、一のスイッチトキャパシタの転送動作が完了する時間間隔をＴｄとし、コンバージョン周期Ｔｃをｍ・Ｔｄとする。この場合、制御部１８０は、コンバージョン周期が開始してからｊ・Ｔｄの期間において、スイッチトキャパシタに転送動作を実行させ、その後の（ｍ−ｊ）・Ｔｄの期間において、スイッチトキャパシタの転送動作を停止させる。
このように、制御部１８０は、第１周期においてＮ回のサンプリング結果を出力可能な複数のスイッチトキャパシタに対して、Ｎ回未満のサンプリング結果を出力してから、サンプリング結果の出力を停止させる。これにより、制御部１８０がスイッチトキャパシタの転送動作を停止させた期間は、当該スイッチトキャパシタを駆動しないので、消費電力を低減できる。
なお、制御部１８０は、コンバージョン周期のうち、より初期の段階でスイッチトキャパシタに転送動作を実行させ、コンバージョン周期が終了する時刻により近い期間において、当該スイッチトキャパシタの転送動作を停止させることが望ましい。図６で説明したように、コンバージョン周期の終期においては、デジタル演算部３０のフィルタ係数が小さくなる。したがって、制御部１８０がスイッチトキャパシタの転送動作を停止させて、コンバージョン周期の終期のアナログ入力信号の入力が停止させたとしても、インクリメンタル型デルタシグマＡＤ変換器１００のデジタル出力の減衰量を小さくすることができるため、ノイズへの影響を低減させることができる。
即ち、制御部１８０は、デジタル出力への影響が大きくなる期間においては、スイッチトキャパシタに転送動作を実行させ、デジタル出力への影響が小さくなる期間において当該転送動作を停止するように制御する。これにより、本実施形態のインクリメンタル型デルタシグマＡＤ変換器１００は、コンバージョン周期全体でスイッチトキャパシタの転送動作を実行させた場合と比較して、コンバージョン周期における消費電力を低減させることができる。
なお、制御部１８０がコンバージョン周期の途中で電荷の転送を停止させるので、電荷の転送を継続させた場合と比較して、アナログ積分部１３０が積分する電荷の量は減少することになる。しかしながら、制御部１８０は、デジタル出力への影響が小さくなる期間において当該転送動作を停止するので、インクリメンタル型デルタシグマＡＤ変換器１００のデジタル出力はほとんど減少せずに、アナログ入力信号に応じたデジタル値を精度よく出力することができる。また、予め決まった係数の減少となるため、デジタル演算部３０で増幅することにより、容易にアナログ入力信号を復元することもできる。したがって、以上の本実施形態によれば、サンプルホールド部１１０によって広帯域化させつつ、低消費電力および低ノイズのインクリメンタル型デルタシグマＡＤ変換器１００を実現することができる。
以上のように、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力を低減すべく、制御部１８０が、スイッチトキャパシタに転送動作を停止させることを説明した。この場合、アナログ積分部１３０は、スイッチトキャパシタとの電気的な接続が切断されるので、入力の負荷が減少することになる。例えば、スイッチトキャパシタが充電した電荷をアナログ積分部１３０に転送する場合、アナログ積分部１３０の入力には、スイッチトキャパシタと、ＤＡ変換部１６０のキャパシタＣｆｂｐおよびキャパシタＣｆｂｎとが、負荷として接続される。そして、制御部１８０が、スイッチトキャパシタに転送動作を停止させると、アナログ積分部１３０の負荷は、ＤＡ変換部１６０のキャパシタＣｆｂｐおよびキャパシタＣｆｂｎに変化する。
このように、アナログ積分部１３０の入力の負荷がコンバージョン周期の途中で変化するので、アナログ積分部１３０内部の初段のアナログ積分器は、フィードバックゲインおよびフィードバック帯域が変化することがある。すると、インクリメンタル型デルタシグマＡＤ変換器１００のノイズ特性とは別に、ＡＤ変換特性が劣化してしまうことがある。そこで、インクリメンタル型デルタシグマＡＤ変調器２０は、アナログ積分部１３０の動作を当該負荷の変動に応じて切り換え、ＡＤ変換特性の劣化を防止してよい。
特に、アナログ積分部１３０の入力の負荷が低減する方向に変化するので、インクリメンタル型デルタシグマＡＤ変調器２０は、アナログ積分器の駆動電流、ゲイン、および／または帯域を低減させることで、ＡＤ変換特性の劣化を防止することができる。また、駆動電流、ゲイン、および／または帯域を低減させると、アナログ積分部１３０の消費電力が低減する。したがって、インクリメンタル型デルタシグマＡＤ変調器２０は、入力の負荷に応じてアナログ積分部１３０の動作を切り換えることで、ＡＤ変換特性の劣化を防止しつつ、消費電力を低減させることができる。
この場合、制御部１８０は、例えば、図７の「ＣＴＲＬ」で示したように、スイッチトキャパシタに転送動作を停止させたタイミングでハイ電位からロー電位に切り換わる切換信号を発生させ、アナログ積分部１３０に供給する。アナログ積分部１３０は、内部の動作を切り換える切換部を有し、当該切換信号ＣＴＲＬを受け取ったことに応じて、内部の動作を切り換える。このようなアナログ積分部１３０が有するアナログ積分器について、次に説明する。
図８は、本実施形態に係る第１アナログ増幅器２１２の構成例を示す。第１アナログ増幅器２１２は、図３に示したように、アナログ積分部１３０の初段の第１アナログ積分器２１０に含まれる増幅回路の一例を示す。第１アナログ増幅器２１２は、電源入力部３０２、切換信号入力部３０４、信号入力部３０６、信号出力部３０８、切換部３１０、定電流回路３１２、第１増幅素子３１４、第２増幅素子３２２、第３増幅素子３２４、第４増幅素子３２６、第５増幅素子３３２、第６増幅素子３３４、第７増幅素子３３６、第８増幅素子３４２、および第９増幅素子３４４を含む。
電源入力部３０２は、電源が接続され、当該第１アナログ増幅器２１２を駆動する電力を入力する。切換信号入力部３０４は、制御部１８０からの切換信号ＣＴＲＬを入力する。信号入力部３０６は、アナログ信号を入力する。信号出力部３０８は、増幅した信号を出力する。図８は、信号入力部３０６および信号出力部３０８が、差動信号を取り扱う例を示す。
切換部３１０は、当該第１アナログ増幅器２１２内部の動作を切り換える。図８は、切換部３１０がアナログ積分部１３０の駆動電流を切り換える例を示す。切換部３１０は、一例として、切換信号ＣＴＲＬがハイ電位の場合に一端および他端の間の電気的な接続を接続状態とし、切換信号ＣＴＲＬがロー電位の場合に当該電気的な接続を切断状態とする、スイッチを含んでよい。
定電流回路３１２は、電源入力部３０２および基準電位の間に設けられ、略一定の電流Ｉ０を流す。第１増幅素子３１４は、定電流回路３１２および基準電位の間に設けられる。第２増幅素子３２２、第３増幅素子３２４、および第４増幅素子３２６は、電源入力部３０２および基準電位の間に直列に設けられる。また、第５増幅素子３３２、第６増幅素子３３４、および第７増幅素子３３６は、電源入力部３０２および基準電位の間に直列に設けられる。同様に、第８増幅素子３４２および第９増幅素子３４４は、電源入力部３０２および基準電位の間に直列に設けられる。
第１増幅素子３１４から第９増幅素子３４４の９つの増幅素子は、ゲート電圧に応じて、ドレインおよびソースの間の電流量が変化する素子として機能する。一例として、当該９つの増幅素子は、ＦＥＴである。例えば、第３増幅素子３２４は、正側のアナログ入力信号に応じて、第２増幅素子３２２および第４増幅素子３２６の間の電流量が変化する。また、第６増幅素子３３４は、負側のアナログ入力信号に応じて、第５増幅素子３３２および第７増幅素子３３６の間の電流量が変化する。
また、例えば、切換部３１０の一端に第１増幅素子３１４および第４増幅素子３２６のゲートが接続され、他端に第７増幅素子３３６のゲートが接続される。この場合、切換信号ＣＴＲＬがハイ電位の場合、切換部３１０が接続状態となり、第１増幅素子３１４、第４増幅素子３２６、および第７増幅素子３３６のゲートが略同電位となる。
ここで、切換部３１０が接続状態の場合、第２増幅素子３２２、第３増幅素子３２４、第４増幅素子３２６、第５増幅素子３３２、第６増幅素子３３４、および第７増幅素子３３６は、カレントミラー回路を構成してよい。例えば、第３増幅素子３２４および第６増幅素子３３４が接続状態となるアナログ入力信号が信号入力部３０６に入力した場合、第３増幅素子３２４に流れる電流Ｉ１は，第４増幅素子３２６に流れる電流Ｉ２と略同一の電流値となる。即ち、電源入力部３０２から、第２増幅素子３２２、第３増幅素子３２４、および第４増幅素子３２６を介して基準電位に至る第１経路に流れる電流は、Ｉ１（＝Ｉ２）となる。
この場合、第６増幅素子３３４に流れる電流Ｉ３は，第７増幅素子３３６に流れる電流Ｉ４と略同一の電流値となる。即ち、電源入力部３０２から、第５増幅素子３３２、第６増幅素子３３４、および第７増幅素子３３６を介して基準電位に至る第２経路に流れる電流は、Ｉ３（＝Ｉ４）となる。そして、第１経路に流れる電流Ｉ１および第２経路に流れる電流Ｉ３は、略同一の電流値となる（Ｉ１＝Ｉ３）。
また、この場合、定電流回路３１２、第１増幅素子３１４、第２増幅素子３２２、第３増幅素子３２４、および第４増幅素子３２６も、カレントミラー回路を構成してよい。例えば、切換部３１０が接続状態であり、また、第３増幅素子３２４および第６増幅素子３３４が接続状態となるアナログ入力信号が信号入力部３０６に入力した場合、第１経路に流れる電流Ｉ１は、定電流回路３１２に流れる電流Ｉ０と略同一の電流値となる。
なお、第８増幅素子３４２および第９増幅素子３４４は、第２増幅素子３２２および第５増幅素子３３２のゲート電位を決定する。例えば、第１増幅素子３１４のゲート電圧は、定電流回路３１２から一定の電流Ｉ０が流れることで定まる。第１増幅素子３１４、第４増幅素子３２６、および第９増幅素子３４４のゲート電圧は電気的に接続されるので、略同電位となり、第９増幅素子３４４のドレインおよびソースの間に流れる電流も電流Ｉ０と略同一の電流値となる。即ち、電源入力部３０２から第８増幅素子３４２および第９増幅素子３４４を介して基準電位に至る第３経路に流れる電流は、Ｉ０となり、定電流回路３１２および第１増幅素子３１４をふくむ経路とカレントミラー回路を構成してよい。
したがって、第８増幅素子３４２のドレインおよびソースの間に電流Ｉ０が流れるように、第８増幅素子３４２のゲート電圧が定まる。これにより、第８増幅素子３４２のゲートと電気的に接続される第２増幅素子３２２および第５増幅素子３３２のゲート電位も、略同一のゲート電圧となる。
以上のように、切換信号ＣＴＲＬがハイ電位の場合、アナログ入力信号に応じて第１経路および第２経路に流れる電流は、定電流回路３１２に流れる電流Ｉ０と略同一の電流値となる（Ｉ１＝Ｉ３＝Ｉ０）。したがって、切換信号ＣＴＲＬがハイ電位の場合、第１アナログ増幅器２１２の消費電力は、アナログ入力信号に応じて、第１経路、第２経路、第３経路、および定電流回路３１２にそれぞれ流れる電流の合計に応じた消費電力となる。
これに対し、切換信号ＣＴＲＬがロー電位となった場合、第７増幅素子３３６のゲート電圧がオフ電位となるので、アナログ入力信号に関わらず、第７増幅素子３３６に流れる電流Ｉ４は０となる。即ち、第１経路および第２経路によるカレントミラー回路は構成されない。これに代えて、電源入力部３０２から第２増幅素子３２２および第３増幅素子３２４へと流れる電流Ｉ１と、電源入力部３０２からから第５増幅素子３３２および第６増幅素子３３４を流れる電流Ｉ３とが合流し、合流した電流（Ｉ１＋Ｉ３）が第４増幅素子３２６を介して基準電位へと流れる経路が形成される。即ち、第４増幅素子３２６を流れる電流Ｉ２は、合流した電流と略同一の電流値となる（Ｉ２＝Ｉ１＋Ｉ３）。
この場合においても、定電流回路３１２、第１増幅素子３１４、および第４増幅素子３２６は、カレントミラー回路を構成する。即ち、第４増幅素子３２６に流れる電流Ｉ２は、定電流回路３１２に流れる電流Ｉ０と略同一の電流値となる（Ｉ２＝Ｉ１＋Ｉ３＝Ｉ０）。また、第３経路にも電流Ｉ０と略同一の電流が流れる。したがって、切換信号ＣＴＲＬがロー電位の場合、第１アナログ増幅器２１２の消費電力は、アナログ入力信号に応じて、第４増幅素子３２６、第３経路、および定電流回路３１２にそれぞれ流れる電流の合計に応じた消費電力となる。
以上のように、切換信号ＣＴＲＬがハイ電位の場合、第１アナログ増幅器２１２に最大で略４Ｉ０の電流が流れる一方で、切換信号ＣＴＲＬがロー電位の場合、第１アナログ増幅器２１２に最大で略３Ｉ０の電流が流れることになる。したがって、制御部１８０は、スイッチトキャパシタの転送動作を停止させた場合、アナログ積分部１３０の動作を切り換える切換信号ＣＴＲＬを切換部３１０に供給することにより、当該アナログ積分部１３０の駆動電流を低減させることができる。これにより、本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、ＡＤ変換特性の劣化を防止しつつ、消費電力を低減させることができる。
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、スイッチトキャパシタの転送動作を停止させた場合に、アナログ積分部１３０の駆動電流を切り換えて消費電力を低減させる例を説明した。なお、切換部３１０がアナログ積分部１３０を切り換える動作は、これに限定されるものではない。これに代えて、または、これに加えて、切換部３１０は、アナログ積分部１３０の動作帯域を切り換えてよい。また、切換部３１０は、アナログ積分部１３０のゲインを切り換えてもよい。
このように、インクリメンタル型デルタシグマＡＤ変換器１００は、スイッチトキャパシタの転送動作を停止させた後に、アナログ積分部１３０の一または複数の動作を切り換えることにより、ＡＤ変換動作の劣化を防止して、消費電力を低減させることができる。
以上の本実施形態に係るインクリメンタル型デルタシグマＡＤ変換器１００は、サンプルホールド部１１０が、オーバーサンプリング比Ｎと、同数のスイッチトキャパシタを有する例を説明した。これに代えて、サンプルホールド部１１０は、１つのスイッチトキャパシタを有し、入力信号をサンプリングしてもよい。この場合、制御部１８０は、予め定められた一のコンバージョン周期において、一のスイッチトキャパシタに入力信号を充電させ、一のスイッチトキャパシタに充電した電荷をアナログ積分部１３０に転送させる動作を繰り返し実行させる。
また、この場合、第１周期は、コンバージョン周期と略同一の周期でよく、これに代えて、コンバージョン周期およびデジタル演算周期の合計の周期でよもよい。ここで、一のスイッチトキャパシタは、コンバージョン周期となる第１周期において、Ｎ回のサンプリング結果を出力可能でよい。そして、制御部１８０は、一のコンバージョン周期の一部において、一のスイッチトキャパシタからアナログ積分部１３０への転送動作を停止させた状態で、アナログ積分部１３０および量子化部１５０の動作を継続させる。即ち、制御部１８０は、一のスイッチトキャパシタに対して、Ｎ回未満のサンプリング結果を出力してから、サンプリング結果の出力を停止させる。
また、制御部１８０は、一のスイッチトキャパシタの転送動作を停止させた場合、アナログ積分部１３０の動作を切り換える切換信号を切換部３１０に供給してよい。このように、インクリメンタル型デルタシグマＡＤ変換器１００は、当該１つのスイッチトキャパシタの充放電動作をコンバージョン周期において停止させることで、上述のとおり、消費電力およびノイズを低減できる。
これに代えて、サンプルホールド部１１０は、２以上、かつ、オーバーサンプリング比Ｎと比較して小さい数のスイッチトキャパシタを有してもよい。この場合においても、制御部１８０が、コンバージョン周期において、複数のスイッチトキャパシタの転送動作を停止させることで、消費電力を低下させることができる。この場合の信号波形の一例を、次に示す。
図９は、本実施形態に係る制御部１８０が、インクリメンタル型デルタシグマＡＤ変換器１００の消費電力およびノイズを低減させる制御を実行した場合の信号波形の第２例を示す。図９は、図５に示す信号波形と同様に、横方向は時間を示し、縦方向は波高値を示す。また、図９は、図５と同様に、トラッキング周期を「ｔｒａｃｋｉｎｇ」と示し、コンバージョン周期を「ｃｏｎｖｅｒｓｉｏｎ」と示す。
図９は、サンプルホールド部１１０が、第１周期に対するサンプリング数の比であるオーバーサンプリング比Ｎと比較して、小さい数のｌ個のスイッチトキャパシタを有する例を示す（ｍ＞ｌ）。図９は、図７と同様に、制御部１８０が、サンプルホールド部１１０の動作を除き、図５で説明した動作と同様の動作を実行する例を示す。したがって、制御部１８０がｌ個のスイッチトキャパシタのそれぞれに供給する制御信号φｔ１、φｔ２、・・・、φｔｌ以外は、図５および図７の信号波形と略同一となるので、ここでは説明を省略する。
第２例において、制御部１８０は、コンバージョン周期において、複数のスイッチトキャパシタの全ての転送動作が終了した状態で、アナログ積分部１３０の動作を切り換える切換信号を切換部３１０に供給し、アナログ積分部１３０および量子化部１５０の動作を継続させる。即ち、制御部１８０は、ｌ個のスイッチトキャパシタに対して異なる制御信号φｉ１、φｉ２、・・・、φｉｌを生成し、それぞれ供給する。
制御部１８０は、例えば、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に充電された電荷を、コンバージョン周期の第１番目のタイミングにおいて、アナログ積分部１３０へと放電させる。即ち、制御部１８０は、第１番目のキャパシタＣｓ１ｐ１およびＣｓ１ｎ１に対して、第１番目のタイミングでハイ電位、第２番目のタイミングでロー電位となる制御信号φｉ１を供給する。
また、制御部１８０は、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２に充電された電荷を、コンバージョン周期の第２番目のタイミングにおいて、アナログ積分部１３０へと放電させる。即ち、制御部１８０は、第２番目のキャパシタＣｓ１ｐ２およびＣｓ１ｎ２に対して、第２番目のタイミングでハイ電位、第３番目のタイミングでロー電位となる制御信号φｉ２を供給する。
このように、制御部１８０は、図７で説明したｍ個のスイッチトキャパシタに対する制御のうち、ｌ個までのスイッチトキャパシタに対する制御信号と同様の動作を実行してよい。そして、制御部１８０は、ｌ個のスイッチトキャパシタの転送動作が終了した場合、スイッチトキャパシタの動作を停止させる。即ち、制御部１８０は、ｌ個のスイッチトキャパシタに対して、第ｌ＋１番目以降のタイミングにおいて全てロー電位となる制御信号φｉ１〜φｉｌをそれぞれ供給する。
また、制御部１８０は、切換信号ＣＴＲＬを切換部３１０に供給して、アナログ積分部１３０の動作を切り換える。そして、制御部１８０は、アナログ積分部１３０、量子化部１５０、およびＤＡ変換部１６０の動作を継続させる。これにより、インクリメンタル型デルタシグマＡＤ変換器１００は、ＡＤ変換動作の劣化を防止して、消費電力を低減できる。以上の制御部１８０および／またはデジタル演算部３０は、少なくとも一部が計算機等で構成されてよい。
以上の本発明の様々な実施形態は、フローチャートおよびブロック図を参照して記載されてよい。フローチャートおよびブロック図におけるブロックは、（１）オペレーションが実行されるプロセスの段階または（２）オペレーションを実行する役割を持つ装置の「部」として表現されてよい。特定の段階および「部」が、専用回路、コンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプログラマブル回路、および／またはコンピュータ可読記憶媒体上に格納されるコンピュータ可読命令と共に供給されるプロセッサによって実装されてよい。
なお、専用回路は、デジタルおよび／またはアナログハードウェア回路を含んでよく、また、集積回路（ＩＣ）および／またはディスクリート回路を含んでよい。プログラマブル回路は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、およびプログラマブルロジックアレイ（ＰＬＡ）等のような、論理和、排他的論理和、否定論理積、否定論理和、および他の論理演算、フリップフロップ、レジスタ、並びにメモリエレメントを含む、再構成可能なハードウェア回路を含んでよい。
コンピュータ可読記憶媒体は、適切なデバイスによって実行される命令を格納可能な任意の有形なデバイスを含んでよい。これにより、当該有形なデバイスに格納される命令を有するコンピュータ可読記憶媒体は、フローチャートまたはブロック図で指定されたオペレーションを実行するための手段を作成すべく実行され得る命令を含む、製品を備えることになる。コンピュータ可読記憶媒体の例としては、電子記憶媒体、磁気記憶媒体、光記憶媒体、電磁記憶媒体、半導体記憶媒体等が含まれてよい。
コンピュータ可読記憶媒体のより具体的な例としては、フロッピー（登録商標）ディスク、ディスケット、ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、コンパクトディスクリードオンリメモリ（ＣＤ-ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク、メモリスティック、集積回路カード等が含まれてよい。
コンピュータ可読命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ等を含んでよい。また、コンピュータ可読命令は、Ｓｍａｌｌｔａｌｋ、ＪＡＶＡ（登録商標）、Ｃ＋＋等のようなオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または同様のプログラミング言語のような従来の手続型プログラミング言語を含む、１または複数のプログラミング言語の任意の組み合わせで記述されたソースコードまたはオブジェクトコードを含んでよい。
コンピュータ可読命令は、ローカルにまたはローカルエリアネットワーク（ＬＡＮ）、インターネット等のようなワイドエリアネットワーク（ＷＡＮ）を介して、汎用コンピュータ、特殊目的のコンピュータ、もしくは他のプログラム可能なデータ処理装置のプロセッサ、またはプログラマブル回路に提供されてよい。これにより、汎用コンピュータ、特殊目的のコンピュータ、もしくは他のプログラム可能なデータ処理装置のプロセッサ、またはプログラマブル回路は、フローチャートまたはブロック図で指定されたオペレーションを実行するための手段を作成するために、当該コンピュータ可読命令を実行できる。なお、プロセッサの例としては、コンピュータプロセッサ、処理ユニット、マイクロプロセッサ、デジタル信号プロセッサ、コントローラ、マイクロコントローラ等を含む。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０ 入力端子、２０ インクリメンタル型デルタシグマＡＤ変調器、３０ デジタル演算部、４０ 出力端子、１００ インクリメンタル型デルタシグマＡＤ変換器、１１０ サンプルホールド部、１２０ 加算部、１３０ アナログ積分部、１４０ フィードフォワード部、１５０ 量子化部、１６０ ＤＡ変換部、１６２ 第１スイッチ部、１６４ 第２スイッチ部、１６６ 第３スイッチ部、１７０ リセット部、１８０ 制御部、２１０ 第１アナログ積分器、２１２ 第１アナログ増幅器、２１４ 正側リセットスイッチ、２１６ 負側リセットスイッチ、２２０ 第２アナログ積分器、２２２ 第２アナログ増幅器、２２４ 正側リセットスイッチ、２２６ 負側リセットスイッチ、２３０ 第３アナログ積分器、２３２ 第３アナログ増幅器、２３４ 正側リセットスイッチ、２３６ 負側リセットスイッチ、２４０ 第１スイッチトキャパシタ、２４２ 前段スイッチ、２４４ 後段スイッチ、２４５ 第２スイッチトキャパシタ、２４６ 前段スイッチ、２４８ 後段スイッチ、２５０ 第１フィードフォワード部、２５２ 第１ＦＦスイッチ、２６０ 第２フィードフォワード部、２６２ 第２ＦＦスイッチ、２７０ 第３フィードフォワード部、２７２ 第３ＦＦスイッチ、２８０ 第４フィードフォワード部、２８２ 第４ＦＦスイッチ、３０２ 電源入力部、３０４ 切換信号入力部、３０６ 信号入力部、３０８ 信号出力部、３１０ 切換部、３１２ 定電流回路、３１４ 第１増幅素子、３２２ 第２増幅素子、３２４ 第３増幅素子、３２６ 第４増幅素子、３３２ 第５増幅素子、３３４ 第６増幅素子、３３６ 第７増幅素子、３４２ 第８増幅素子、３４４ 第９増幅素子

Claims (18)

  1. 複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部と、
    アナログ積分器を有し、前記サンプルホールド部がサンプリングした前記入力信号に基づくアナログ信号を積分するアナログ積分部と、
    前記アナログ積分部の出力信号を量子化する量子化部と、
    予め定められたトラッキング周期において前記複数のスイッチトキャパシタに前記入力信号をそれぞれ充電させ、予め定められたコンバージョン周期において前記複数のスイッチトキャパシタに充電した電荷を前記アナログ積分部に順次転送させる制御部と、
    を備え、
    前記アナログ積分部は、内部の動作を切り換える切換部を有し、
    前記制御部は、前記コンバージョン周期の一部において、前記複数のスイッチトキャパシタから前記アナログ積分部への転送動作を停止させた状態で、前記アナログ積分部および前記量子化部の動作を継続させ、前記複数のスイッチトキャパシタの転送動作を停止させた場合、前記アナログ積分部の動作を切り換える切換信号を前記切換部に供給する、インクリメンタル型デルタシグマＡＤ変調器。
  2. 前記制御部は、前記コンバージョン周期において、前記複数のスイッチトキャパシタから前記アナログ積分部への転送動作を停止させた状態で、前記アナログ積分部および前記量子化部の動作を継続させてから、前記トラッキング周期に切り換える、請求項１に記載のインクリメンタル型デルタシグマＡＤ変調器。
  3. 予め定められた第１周期で前記アナログ積分部が保持する積分値をリセットするリセット部を備え、
    前記制御部は、前記第１周期においてサンプリング結果をＮ回出力可能な前記複数のスイッチトキャパシタに対して、Ｎ回未満のサンプリング結果を出力してから、サンプリング結果の出力を停止させる、請求項１または２に記載のインクリメンタル型デルタシグマＡＤ変調器。
  4. 前記サンプルホールド部は、前記第１周期に対するサンプリング可能な数の比であるオーバーサンプリング比Ｎと、同数のスイッチトキャパシタを有する、請求項３に記載のインクリメンタル型デルタシグマＡＤ変調器。
  5. 一のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部と、
    アナログ積分器を有し、前記サンプルホールド部がサンプリングした前記入力信号に基づくアナログ信号を積分するアナログ積分部と、
    前記アナログ積分部の出力信号を量子化する量子化部と、
    予め定められた一のコンバージョン周期において、前記一のスイッチトキャパシタに前記入力信号を充電させ、前記一のスイッチトキャパシタに充電した電荷を前記アナログ積分部に転送させる動作を繰り返し実行させる制御部と、
    を備え、
    前記アナログ積分部は、内部の動作を切り換える切換部を有し、
    前記制御部は、前記一のコンバージョン周期の一部において、前記一のスイッチトキャパシタから前記アナログ積分部への転送動作を停止させた状態で、前記アナログ積分部および前記量子化部の動作を継続させ、前記一のスイッチトキャパシタの転送動作を停止させた場合、前記アナログ積分部の動作を切り換える切換信号を前記切換部に供給する、インクリメンタル型デルタシグマＡＤ変調器。
  6. 前記制御部は、前記一のコンバージョン周期において、前記一のスイッチトキャパシタから前記アナログ積分部への転送動作を停止させた状態で、前記アナログ積分部および前記量子化部の動作を継続させてから、次のトラッキング周期に切り換える、請求項５に記載のインクリメンタル型デルタシグマＡＤ変調器。
  7. 予め定められた第１周期で前記アナログ積分部が保持する積分値をリセットするリセット部を備える、
    前記制御部は、前記第１周期においてサンプリング結果をＮ回出力可能な前記一のスイッチトキャパシタに対して、Ｎ回未満のサンプリング結果を出力してから、サンプリング結果の出力を停止させる、請求項５または６に記載のインクリメンタル型デルタシグマＡＤ変調器。
  8. 複数のスイッチトキャパシタを有し、入力信号をサンプリングするサンプルホールド部と、
    アナログ積分器を有し、前記サンプルホールド部がサンプリングした前記入力信号に基づくアナログ信号を積分するアナログ積分部と、
    前記アナログ積分部の出力信号を量子化する量子化部と、
    予め定められたトラッキング周期において前記複数のスイッチトキャパシタに前記入力信号をそれぞれ充電させ、予め定められたコンバージョン周期において前記複数のスイッチトキャパシタに充電した電荷を前記アナログ積分部に順次転送させる制御部と、
    を備え、
    前記アナログ積分部は、内部の動作を切り換える切換部を有し、
    前記制御部は、前記コンバージョン周期において、前記複数のスイッチトキャパシタの全ての転送動作が終了した状態で、前記アナログ積分部の動作を切り換える切換信号を前記切換部に供給し、前記アナログ積分部および前記量子化部の動作を継続させる、インクリメンタル型デルタシグマＡＤ変調器。
  9. 予め定められた第１周期で前記アナログ積分部が保持する積分値をリセットするリセット部を備える、請求項８に記載のインクリメンタル型デルタシグマＡＤ変調器。
  10. 前記サンプルホールド部は、前記第１周期に対するサンプリング可能な数の比であるオーバーサンプリング比Ｎと比較して、小さい数のスイッチトキャパシタを有する、請求項９に記載のインクリメンタル型デルタシグマＡＤ変調器。
  11. 前記切換部は、前記アナログ積分部の駆動電流を切り換える、請求項１から１０のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
  12. 前記切換部は、前記アナログ積分部の動作帯域を切り換える、請求項１から１０のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
  13. 前記切換部は、前記アナログ積分部のゲインを切り換える、請求項１から１０のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
  14. 前記量子化部の出力をＤＡ変換して前記アナログ積分部にフィードバックするフィードバック信号を出力するＤＡ変換部と、
    前記入力信号から前記フィードバック信号を加算して、前記アナログ信号として前記アナログ積分部に供給する減算部と、
    を備える
    請求項１から１３のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
  15. 前記制御部は、前記サンプルホールド部から前記アナログ積分部への転送動作を停止させた状態で、前記アナログ積分部および前記量子化部の動作を継続させると共に、前記ＤＡ変換部から前記アナログ積分部にフィードバック信号の供給を継続させる、請求項１４に記載のインクリメンタル型デルタシグマＡＤ変調器。
  16. 前記アナログ積分部は、複数の前記アナログ積分器を有する、請求項１から１５のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
  17. 前記入力信号を前記量子化部へと伝達するフィードフォワード部を更に備える、請求項１から１６のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器。
  18. 請求項１から１７のいずれか一項に記載のインクリメンタル型デルタシグマＡＤ変調器と、
    前記量子化部の出力をフィルタリングするデジタル演算部と、
    を備える
    インクリメンタル型デルタシグマＡＤ変換器。
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