JP2012065266A - デルタシグマ変調器 - Google Patents

Abstract

【課題】複数段の積分器により高次のノイズシェーピング特性を実現し、かつ大規模な回路を必要とせずに発振を抑制する。
【解決手段】複数段の積分器４１〜４５のうち、少なくとも１つの積分器４１，４２がオープンループゲインが可変である可変利得差動増幅器４６，４７で構成されるとともに、残りの積分器４３〜４５がオープンループゲインが固定である固定利得差動増幅器４８〜５０で構成されており、発振しているか否かを判定し、発振していることを判定したときには可変利得差動増幅器４６，４７のオープンループゲインを減少させるように制御するオープンループゲイン制御手段（６２，６３）を備えるデルタシグマ変調器。
【選択図】図１

Description

本発明は、デルタシグマ変調器に関する。

デルタシグマ変調器は、入力信号と出力信号との差分（デルタ）を求め、この差分を積分（シグマ）した信号をフィルタリングした信号を量子化して上記デジタル出力信号を生成するように構成されている。デルタシグマ変調器は、上記の構成に基づくオーバーサンプリング及びノイズシェーピングによる高精度化が実現されるとともに、低消費電力化及び小型化の面でも有効な技術であり、スイッチング増幅器、アナログデジタル変換器、又はデジタルアナログ変換器等のアナログデジタル混載回路の分野に幅広く適用されている。

ところで、近年、通信方式のブロードバンド化に伴うデータの高速化や、アナログ信号処理からデジタル信号処理への移行が進んでおり、デルタシグマ変調器の更なる高精度化が要求されている。このため、複数段の積分器により高次のノイズシェーピング特性を実現し、より高い信号電力対雑音電力比（以下、Ｓ／Ｎと呼ぶ）を得ることが求められている。

しかしながら、積分器の段数（デルタシグマ変調器の次数）を多くするに従ってデルタシグマ変調器の動作は不安定になり易く、また、このような状態で所定レベルを超えたダイナミックレンジ外の入力信号が入力されるとデルタシグマ変調器は発振しやすくなる。さらに、一旦発振を引き起こすと、その後に入力信号が所定レベル以下になっても発振を継続してしまう。そこで、複数段の積分器を具備して構成された高次のデルタシグマ変調器では、従来から発振を抑制するための技術が検討されている。

図１２は、特許文献１に開示された従来のデルタシグマ変調器の構成を示した回路図である。

図１２に示されるデルタシグマ変調器２１は、合計７段の積分器Ｍ１、Ｍ２、…、Ｍ７から成るループフィルタと、帰還抵抗Ｒ０と、加算器１３と、量子化器１４と、デジタル／アナログ変換器１５と、電源回路２２、２３とを備えて構成されている。

初段の積分器Ｍ１は、入力抵抗Ｒ１と、差動増幅器Ａ１と、時定数素子であるコンデンサＣ１とを備えて構成されている。入力端子１６からのアナログ音響信号は、入力抵抗Ｒ１を介して、差動増幅器Ａ１の反転入力端子に入力される。差動増幅器Ａ１の非反転入力端子は接地されている。差動増幅器Ａ１からの出力は、加算器１３へ出力されるとともに、コンデンサＣ１を介して反転入力端子に入力される。

第２段目以降の積分器Ｍ２〜Ｍ７も、初段の積分器Ｍ１と同様に構成されており、初段の積分器Ｍ１に対応する部分の参照符号は、同一の英字に各積分器Ｍ２〜Ｍ７に対応した添数字を付して示している。従って、例えば、初段の積分器Ｍ１からの出力が入力抵抗Ｒ２を介して第２段目の積分器Ｍ２に入力され、この第２段目の積分器Ｍ２の出力は加算器１３に入力されるとともに、入力抵抗Ｒ３を介して次の第３段目の積分器Ｍ３に入力される。

各積分器Ｍ１〜Ｍ７からの出力は、加算器１３に入力されて互いに加算された後、量子化器１４に入力される。量子化器１４は、加算器１３からの出力が「０以上」であるときには出力端子１７に「１」を出力し、「０未満」であるときには「０」を出力する。この結果、各積分器Ｍ１〜Ｍ７からの出力を加算した値が１ビットに量子化される。また、量子化器１４の出力（デジタル値）は、デジタル／アナログ変換器１５においてアナログ値に変換された後、帰還抵抗Ｒ０を介して積分器Ｍ１を構成する差動増幅器Ａ１の反転入力端子に入力される。

各積分器Ｍ１〜Ｍ７が、第１のグループ（Ｍ１，Ｍ２）と第２のグループ（Ｍ３〜Ｍ７）とに区分されており、各グループの差動増幅器（（Ａ１，Ａ２），（Ａ３〜Ａ７））には、電源回路２２，２３から個別に電源供給が行われている。第１のグループの差動増幅器（Ａ１，Ａ２）は、電源回路２２からの電源電圧Ｖｃｃ１に対応したゲインで増幅を行うとともに、電源電圧Ｖｃｃ１の変化に対して線形性を有している。また、電源回路２２は、アナログ／デジタル変換回路２１内の量子化器１４やデジタル／アナログ変換器１５などの残余の回路への電源供給を行う。

これに対し、第２のグループの差動増幅器（Ａ３〜Ａ７）は、電源回路２２とは異なる電源回路２３からの電源電圧Ｖｃｃ２によって、予め定められた振幅制限値Ｖｔｈ以上の入力信号に対して振幅値を制限するように構成されている。このように、各積分器Ｍ３〜Ｍ７に特別な構成を設けることなく、積分器Ｍ３〜Ｍ７において過大な振幅を振幅制限値Ｖｔｈ未満の波形に抑制することで、発振を抑制している。

特許第３３００２２２号公報

上記のとおり、従来のデルタシグマ変調器では、電源電圧を調整して一部の積分器の出力振幅値を抑制しているので、電源回路が積分器の属するグループ毎に必要となっている。しかも、近年デルタシグマ変調器に要求される高いＳ／Ｎ特性を満たすためには、電源回路に対するノイズ等の要求も高まっている。このため、発振を抑制するために大規模な電源回路が必要になるという課題がある。

また、一部の積分器の電源電圧を低く維持することによって該一部の積分器の出力電圧を電源電圧でクリッピングしているので、その副作用として、クリッピング電圧に達しない振幅値の入力信号についても積分器（差動増幅器）を構成するトランジスタの非線形性の影響が現れてしまう。この結果、発振しない適正な振幅値の入力信号が積分器に入力されているときにも、デルタシグマ変調器の出力に歪みを生じさせるという課題がある。

本発明は、上記のような従来の課題を解決するためになされたものであり、複数段の積分器により高次のノイズシェーピング特性を実現し、かつ大規模な回路を必要とせずに発振を抑制可能なデルタシグマ変調器を提供することを目的とする。

上記目的を達成するために、本発明に係るデルタシグマ変調器は、縦続接続された複数段の積分器により構成されたループフィルタと、前記複数段の積分器の各出力の少なくともいずれかを加算する加算器と、前記加算器の出力を量子化する量子化器と、前記量子化器の出力をデジタル−アナログ変換して前記複数段の積分器のうち少なくともいずれかに帰還入力させるデジタル−アナログ変換器と、を備え、前記複数段の積分器のうち、少なくとも１つの積分器がオープンループゲインが可変である可変利得差動増幅器で構成されるとともに、残りの積分器がオープンループゲインが固定である固定利得差動増幅器で構成されており、発振しているか否かを判定し、発振していることを判定したときには前記可変利得差動増幅器のオープンループゲインを減少させるように制御するオープンループゲイン制御手段を更に備えている、ものである。

この構成によれば、オープンループゲインが低い場合には入出力特性が飽和して線形性が維持される出力レンジが狭められるという差動増幅器の特性を利用して、発振していることを判定したときに複数段の積分器のうち少なくとも一つの積分器を構成する可変利得差動増幅器のオープンループゲインを減少させるように制御する。これにより、可変利得差動増幅器を具備した積分器の出力振幅を発振限界以下となるように制御し、ダイナミックレンジ外の大振幅値の入力信号が入力された場合であっても、従来技術と比較して、小規模な構成で、かつ迅速に発振を抑制することが可能となる。また、可変利得差動増幅器のオープンループゲインを制御するだけであるので、該可変利得差動増幅器により構成された積分器自体のゲインは変わらず、大振幅値の入力信号が入力されて通常であれば発振に至るような状況であっても、正常時と同じ伝達関数でデルタシグマ変調処理を実施することが可能となる。換言すると、正常動作時の性能を犠牲にすることなく、デルタシグマ変調器の発振抑制が可能となる。

上記のデルタシグマ変調器において、前記複数段の積分器のうち少なくとも初段の積分器を含む前段側の一又は複数の積分器が、オープンループゲインが可変である可変利得差動増幅器で構成されている、としてもよい。

この構成によれば、複数段の積分器のうち前段側の積分器が発振を引き起こす寄与度が高いため、初段の積分器のみ、若しくは初段を含む最初の数段の積分器を可変利得差動増幅器で構成することで、デルタシグマ変調器の発振抑制を効率よく行うことができる。

上記のデルタシグマ変調器において、前記オープンループゲイン制御手段は、発振から復帰したことを判定したときには前記可変利得差動増幅器のオープンループゲインを発振前に戻すように制御する、としてもよい。

この構成によれば、ダイナミックレンジ内の振幅値の入力信号が入力されている場合には、高い線形性を得ることが可能である、高いオープンループゲインとなるように維持することで、高いＳ／Ｎ特性を得ることが可能となる。

上記のデルタシグマ変調器において、前記オープンループゲイン制御手段は、前記量子化器の出力に基づいて発振しているか否かを判定し、発振していることを判定したときには前記可変利得差動増幅器のオープンループゲインを減少させるように制御する、としてもよい。

この構成によれば、正常動作時には高いＳ／Ｎ特性や線形性を維持したままで、大振幅値の入力信号が入力されて発振していることが判定された時に限り、デルタシグマ変調器の動作を停止させることなく、迅速に発振を抑制することが可能となる。また、主信号の伝達特性が変わらずに済む。

上記のデルタシグマ変調器において、前記オープンループゲイン制御手段は、前記複数段の積分器の出力のうち少なくとも１つに基づいて発振しているか否かを判定し、発振していることを判定したときには前記可変利得差動増幅器のオープンループゲインを減少させるように制御する、としてもよい。

この構成によれば、正常動作時では高いＳ／Ｎ特性や線形性を維持したままで、発振していることが判定された時に限り、デルタシグマ変調器の動作を停止させることなく、迅速に発振を抑制することが可能となる。また、主信号の伝達特性が変わらずに済む。

上記のデルタシグマ変調器において、前記オープンループゲイン制御手段は、前記複数段の積分器のうち初段の積分器への入力信号の振幅値に基づいて発振しているか否かを判定し、発振していることを判定したときには前記可変利得差動増幅器のオープンループゲインを減少させるように制御する、としてもよい。

この構成によれば、正常動作時には高いＳ／Ｎ特性や線形性を維持したままで、実際に発振が引き起こされる前に、発振を未然に抑制することが可能となる。また、主信号の伝達特性が変わらずに済む。

本発明によれば、複数段の積分器により高次のノイズシェーピング特性を実現し、かつ大規模な回路を必要とせずに発振を抑制するデルタシグマ変調器を提供することができる。

図１は本発明の第１の実施の形態に係るデルタシグマ変調器の構成を示した回路図である。 図２は本発明における量子化器が３ビット量子化器である場合の動作例を説明するための図である。 図３は本発明における可変利得差動増幅器の詳細な構成例を示した回路図である。 図４（a）は本発明における差動増幅器の入力電圧とオープンループゲインの関係を示した波形図の一例である。図４（ｂ）は本発明における差動増幅器の入力電圧と出力電圧の関係を示した波形図の一例である。 図５は本発明における可変利得差動増幅器のその他の詳細な構成例を示した回路図である。 図６は本発明における可変利得差動増幅器のその他の詳細な構成例を示した回路図である。 図７は本発明の第２の実施の形態に係るデルタシグマ変調器の構成を示した回路図である。 図８は本発明における発振を起こした場合のデルタシグマ変調器の出力信号の波形図の一例である。 図９は本発明の第３の実施の形態に係るデルタシグマ変調器の構成を示す回路図である。 図１０は本発明における発振を起こした場合のデルタシグマ変調器内部の積分器出力信号の波形図の一例である。 図１１は本発明の第４の実施の形態に係るデルタシグマ変調器の構成を示した回路図である。 図１２は従来のデルタシグマ変調器の構成を示した回路図である。

以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
（第１の実施の形態）
[デルタシグマ変調器の構成]
図１は、本発明の第１の実施の形態に係るデルタシグマ変調器の構成を示した回路図である。

図１に示されるデルタシグマ変調器１０１は、入力端子３２と、出力端子３３と、制御端子６３と、縦続接続された５段の積分器４１〜４５から成るループフィルタと、加算器３５と、量子化器３４と、デジタル／アナログ変換器３６と、を備えるように構成されている。

縦続接続された５段の積分器４１〜４５は、入力端子３２に入力されるアナログ信号を高次積分するループフィルタである。

初段の積分器４１は、オープンループゲインが可変である可変利得差動増幅器４６と、可変利得差動増幅器４６の反転入力端子に接続された入力抵抗５２と、可変利得差動増幅器４６の出力端子と反転入力端子との間に設けられたコンデンサ５７と、を備えている。入力端子３２からのアナログ入力信号は入力抵抗５２を介して可変利得差動増幅器４６の反転入力端子に入力される。可変利得差動増幅器４６の非反転入力端子はグランド（ground）に接続される。可変利得差動増幅器４６の出力端子は、次の第２段目の積分器４２の入力抵抗５３及び加算器３５に接続されるとともに、負帰還を形成するようにコンデンサ５７を介して可変利得差動増幅器４６の反転入力端子に接続される。

第２段目の積分器４２は、積分器４１と同様に、オープンループゲインが可変である可変利得差動増幅器４７と、可変利得差動増幅器４７の反転入力端子に接続された入力抵抗５３と、可変利得差動増幅器４７の出力端子と反転入力端子との間に設けられたコンデンサ５８と、を備えている。

可変利得差動増幅器４６、４７は、制御端子６３からオープンループゲイン制御線６２に入力されるオープンループゲイン切替信号ＧＣＳよって、自身のオープンループゲインを切り替える機能を具備している。

第３段目以降の積分器４３〜４５は、初段の積分器４１及び第２段目の積分器４２と比べると、可変利得差動増幅器４６、４７の代わりにオープンループゲインが固定である固定利得差動増幅器４８〜５０を使用している点が相違する。

加算器３５は、積分器４１〜４５の全ての出力を加算して、その加算結果を量子化器３４に出力する。

量子化器３４は、加算器３５から出力されたアナログ信号を基準電圧Ｖｒｅｆと比較する比較器等を備えており、その比較結果をデジタル値として出力端子３３から出力する。なお、図２は、本発明における量子化器が３ビット量子化器である場合の動作例を説明するための図である。量子化器３４は、「０」から「７」までの８値のデジタル値を出力するので、３ビット量子化器の構成となっている。例えば、「＋Ｖｒｅｆ×２／７」から「＋Ｖｒｅｆ×４／７」の範囲内のレベルを有したアナログ信号が入力されると、量子化器３４はデジタル値「５」を出力する。

量子化器３４の出力は、デルタシグマ変調器の出力として出力端子３３から出力されるとともに、負帰還を形成するように、デジタル／アナログ変換器３６から出力されるアナログ信号は帰還抵抗５１を介して可変利得差動増幅器４６の反転入力端子に入力される。

デジタル／アナログ変換器３６は、量子化器３４の出力が入力され、初段の積分器４１を構成する可変利得差動増幅器４６の反転入力端子に帰還抵抗５１を介して帰還入力させるアナログ信号を生成する。

[可変利得差動増幅器の詳細な構成例]
図３は、本発明の第１の実施の形態に係る可変利得差動増幅器の詳細な構成例を示した回路図である。

図３に示される可変利得差動増幅器４６，４７は、カスコード接続（縦続接続）されたＰＭＯＳトランジスタ７１a，７１ｃ及びＮＭＯＳトランジスタ７２ａ，７２ｃと、カスコード接続（縦続接続）されたＰＭＯＳトランジスタ７１ｂ，７１ｄ及びＮＭＯＳトランジスタ７２ｂ，７２ｄと、これらのトランジスタ（７１ａ〜７１ｄ、７２ａ〜７２ｄ）から成る差動対のグランド側に設けられるＮＭＯＳトランジスタ７２eと、スイッチ回路７３a〜７３ｄと、ブースト回路７４a，７４ｂと、ゲイン切替信号供給ライン７５a〜７５ｂと、バイアス電圧供給ライン７６a〜７６ｄと、差動入力端子７７，７８と、差動出力端子７９，８０と、を備えるように構成されている。

ＰＭＯＳトランジスタ７１ａ，７１ｂの制御端子には、バイアス電圧供給ライン７６ａを介してバイアス電圧Ｖｂｐ２が供給される。ＮＭＯＳトランジスタ７２ｅの制御端子には、バイアス電圧供給ライン７６ｄを介してバイアス電圧Ｖｂｎ２が供給される。

スイッチ回路７３ａは、共通接点部がＰＭＯＳトランジスタ７１ｃの制御端子と接続され、一方の固定接点部がブースト回路７４ａの出力端子と接続され、他方の固定接点部がバイアス電圧Ｖｂｐ１を供給するバイアス電圧供給ライン７６ｂと接続され、ゲイン切替信号供給ライン７５ａを介して供給されるオープンループゲイン切替信号ＧＣＳに応じて可動接点部が一方又は他方の固定接点部と接続されるように構成されている。

スイッチ回路７３ｂは、共通接点部がＰＭＯＳトランジスタ７１ｄの制御端子と接続され、一方の固定接点部がブースト回路７４ａの出力端子と接続され、他方の固定接点部がバイアス電圧Ｖｂｐ１を供給するバイアス電圧供給ライン７６ｂと接続され、ゲイン切替信号供給ライン７５ａを介して供給されるオープンループゲイン切替信号ＧＣＳに応じて可動接点部が一方又は他方の固定接点部と接続されるように構成されている。

ブースト回路７４ａは、ＰＭＯＳトランジスタ７１ａ，７１ｂのグランド側の一方の主端子（ドレイン）の電圧が入力され、自身のゲインＧ’によって、ＰＭＯＳトランジスタ７１ａ，７１ｂのグランド側の一方の主端子の電圧の変動が小さくなるように、ＰＭＯＳトランジスタ７１ｃ、７１ｄのゲート電圧を制御する。

スイッチ回路７３ｃは、共通接点部がＮＭＯＳトランジスタ７２ａの制御端子と接続され、一方の固定接点部がブースト回路７４ｂの出力端子と接続され、他方の固定接点部がバイアス電圧Ｖｂｎ１を供給するバイアス電圧供給ライン７６ｃと接続され、ゲイン切替信号供給ライン７５ｂを介して供給されるオープンループゲイン切替信号ＧＣＳに応じて可動接点部が一方又は他方の固定接点部と接続されるように構成されている。

スイッチ回路７３ｂは、共通接点部がＮＭＯＳトランジスタ７２ｂの制御端子と接続され、一方の固定接点部がブースト回路７４ｂの出力端子と接続され、他方の固定接点部がバイアス電圧Ｖｂｎ１を供給するバイアス電圧供給ライン７６ｃと接続され、ゲイン切替信号供給ライン７５ｂを介して供給されるオープンループゲイン切替信号ＧＣＳに応じて可動接点部が一方又は他方の固定接点部と接続されるように構成されている。

ブースト回路７４ｂは、ＮＭＯＳトランジスタ７２ｃ，７２ｄの電源側の一方の主端子の電圧（ドレイン）が入力され、自身のゲインＧ’によって、ＮＭＯＳトランジスタ７２ｃ，７２ｄの電源側の一方の主端子の電圧の変動が小さくなるように、ＮＭＯＳトランジスタ７２ａ、７２ｂのゲート電圧を制御する。

ＮＭＯＳトランジスタ７２ｃ，７２ｄの制御端子にはそれぞれ差動入力端子７７，７８が接続されており、ＰＭＯＳトランジスタ７１ｃ，７１ｄのグランド側の主端子にはそれぞれ差動出力端子７９，８０が接続されている。

以上の構成において、スイッチ回路７３ａ，７３ｂの可動接点部がバイアス電圧供給ライン７６ｂ側の固定接点部に接続され、かつ、スイッチ回路７３ｃ，７３ｄの可動接点部がバイアス電圧供給ライン７６ｃ側の固定接点部に接続された場合、可変利得差動増幅器４６，４７のオープンループゲインを「G」とする。この場合、オープンループゲイン切替信号ＧＣＳによって、スイッチ回路７３ａ，７３ｂの可動接点部がゲインG’のブースト回路７４aの出力端子側に切り替えられ、かつスイッチ回路７３ｃ，７３ｄの可動接点部がゲインG’のブースト回路７４ｂの出力端子側に切り替えられると、ＰＭＯＳトランジスタ７１ｃ、７１ｄ及びＮＭＯＳトランジスタ７２a、７２ｂの各真性利得gm／gdsが、ブースト回路７４ａ、７４ｂによりＧ’・gm／gdsとなることにより、可変利得差動増幅器４６、４７の出力インピーダンスが「G’」倍になる。また、差動増幅器のオープンループゲインは、一般的に、差動出力端子から見た出力インピーダンスＲｏｕｔと入力トランジスタのｇｍとの積（＝Ｒｏｕｔ・ｇｍ）に比例する。従って、可変利得差動増幅器４６、４７のオープンループゲインは、ブースト回路７４a，７４ｂによってゲインG’倍された「G・G’」となる。このように、可変利得差動増幅器４６，４７のオープンループゲインは、オープンループゲイン切替信号ＧＣＳに基づいて、「Ｇ」又は「G・G’」に切り替えられる。

[差動増幅器のオープンループゲインと出力レンジとの関係]
図４を用いて、積分器を構成する差動増幅器のオープンループゲインと出力レンジとの関係について説明する。図４（a）は本発明における差動増幅器の入力電圧とオープンループゲインの関係を示した波形図の一例である。図４（ｂ）は本発明における差動増幅器のクローズドループ時の入力電圧と出力電圧の関係を示した波形図の一例である。図４（a）及び（ｂ）の実線は差動増幅器のオープンループゲインが高い場合のオープンループゲイン及び出力電圧の特性を示し、破線は差動増幅器のオープンループゲインが低い場合のオープンループゲイン及び出力電圧の特性を示している。

オープンループゲインが高い場合には、入力電圧の広範囲にわたってオープンループゲインを高く維持することができ、またゲイン誤差を小さくできるため、入出力特性が線形である範囲を拡大することができる。また、これに伴って、差動増幅器の出力レンジを拡大することができる。

一方、オープンループゲインが低い場合には、オープンループゲインが低い入力電圧の範囲が増え、この範囲ではゲイン誤差が大きくなる。このため、図４（b）の破線に示されるように、オープンループゲインが高い場合と比べて入力電圧が低い段階で入出力特性が飽和する。つまり、オープンループゲインを減少させることによって、差動増幅器の出力レンジを狭めることが可能となることが分かる。

[効果]
以上の説明から、オープンループゲインが低い場合には入出力特性が飽和して、これにより線形性が維持される出力レンジが狭められるという差動増幅器の特性を利用して、発振していることを判定したときに可変利得差動増幅器４６，４７のオープンループゲインを減少させるように制御する。この結果、可変利得差動増幅器４６，４７を具備した積分器４１，４２の出力振幅を発振限界以下となるように制御し、ダイナミックレンジ外の大振幅値の入力信号が入力された場合であっても、従来技術と比較して、小規模な構成で、かつ迅速に発振を抑制することが可能となる。

また、可変利得差動増幅器４６，４７のオープンループゲインを制御するだけであるので、該可変利得差動増幅器４６，４７により構成された積分器４１，４２自体のゲインは変わらず、大振幅値の入力信号が入力されて通常であれば発振に至るような状況であっても、正常時と同じ伝達関数でデルタシグマ変調処理を実施することが可能となる。換言すると、正常動作時の性能を犠牲にすることなく、デルタシグマ変調器１０１の発振抑制が可能となる。

また、可変利得差動増幅器４６，４７のオープンループゲインを制御するだけであるので、リミッタ回路を設けることなく積分器の出力に振幅の制限をかけることが可能となる。なお、オープンループゲインは設計により自由に決めることが可能であるので、ダイオードを用いたリミッタのように振幅の制限範囲に制約がなく、自由度の高い設計が可能となる。

また、ダイナミックレンジ内の振幅値の入力信号が入力されている場合には、高い線形性を得ることが可能である、高いオープンループゲインとなるように維持されることで、高いＳ／Ｎ特性を得ることが可能となる。

また、積分器４１〜４５のうち前段側の積分器の方が発振を引き起こす寄与度が高いため、初段の積分器４１及び第２段目の積分器４２を可変利得差動増幅器４６，４７で構成することで、デルタシグマ変調器の発振抑制を効率良く行うことができる。

[変形例]
上記の実施の形態では、ループフィルタを構成する積分器の段数が５段の場合を例示しているが、これに限られない。

また、初段の積分器４１及び第２段目の積分器４２をそれぞれ可変利得差動増幅器４６，４７で構成したが、デルタシグマ変調器１０１を構成する複数段の積分器のうち、少なくとも一つがオープンループゲインを切替可能な可変利得差動増幅器であり、その残りが固定利得差動増幅器であればよい。好ましくは、上記のとおり、複数段の積分器のうち前段側の積分器が発振を引き起こす寄与度が高いため、初段の積分器のみ、若しくは初段を含む最初の数段の積分器を可変利得差動増幅器を用いて構成すればよい。

また、積分器４１〜４５の一例として、単純な構成であるＲＣ型の積分器を採用しているが、他のＲＣ型の構成でも、スイッチトキャパシタ型の構成でも、あるいは全差動型の構成であっても構わない。

また、デルタシグマ変調器１０１を構成するループフィルタとして積分器を用いて説明したが、バンドパスフィルタなどの他のフィルタであっても構わない。

また、加算器３５は、積分器４１〜４５の全ての出力を加算しているが、積分器４１〜４５のうち少なくともいずれか１つの出力を加算するように構成されていてもよい。デルタシグマ変調器では、複数段の積分器の出力の全てを加算する形式が一般的であるが、複数段の積分器の出力が計数に応じたゲインをもって加算器に受け渡されることが多く、係数設計によっては、一部の積分器出力から加算器へのゲインをゼロにする場合もありえるからである。

また、デジタル／アナログ変換器３６の出力は、初段の積分器４１の可変利得差動増幅器４６の反転入力端子に帰還抵抗５１を介して入力されているが、積分器４１〜４５のうちの少なくともいずれか一つの反転入力端子に帰還抵抗５１を介して入力されればよい。デルタシグマ変調器では、量子化器出力をＤ／Ａ変換器を介して全ての積分器の入力に帰還させる形式が一般的であり、量子化器出力が計数に応じたゲインをもってＤ／Ａ変換器を介して全ての積分器に受け渡されることが多く、係数設計によっては量子化器出力から一部の積分器入力へのゲインをゼロにする場合もありえるからである。

また、図３に示す可変利得差動増幅器４６，４７はオープンループゲインを「Ｇ」又は「G・G’」の２段階に切り替えられるように構成されているが、ブースト回路７４ａ，７４ｂのゲインを可変にすれば、可変利得差動増幅器４６、４７のゲインを多段階に切り替えることも可能である。また、ブースト回路のゲインが異なるものを複数用意してスイッチ回路で切り替えることによって、可変利得差動増幅器４６、４７のゲインを更に多段階化に切り替えることも可能である。

また、図３に示す可変利得差動増幅器４６，４７は、出力端子Ｖｏｕｔｐ，Ｖｏｕｔｎを挟み込んだＰＭＯＳトランジスタ対７１ｃ，７１ｄ及びＮＭＯＳトランジスタ対７２ａ，７２ｂそれぞれにブースト回路７４ａ，７４ｂが設けられている。この構成に限らず、図５に示されるようにＰＭＯＳトランジスタ対７１ｃ，７１ｄに対してのみブースト回路７４ａが設けられるように構成してもよいし、図６に示されるようにＮＭＯＳトランジスタ対７２ａ，７２ｂに対してのみブースト回路７４ｂが設けられるように構成してもよい。

（第２の実施の形態）
図７は、本発明の第２の実施の形態に係るデルタシグマ変調器の構成を示した回路図である。なお、図７に示すデルタシグマ変調器の基本構成は図１の構成と同様であるので、以下では、図１の構成と異なる部分について説明する。

図７に示すデルタシグマ変調器１０２は、図１に示したデルタシグマ変調器１０１の構成に加えて発振検出器３７を備えている。

図８は、発振を起こした場合のデルタシグマ変調器１０２の出力信号の波形図の一例である。デルタシグマ変調器は、一般的にオーバーサンプリングレートが高く、正常動作時にはサンプリング周期の１〜数倍程度の時間で出力信号が変化することになる。これに対し、発振動作時には出力信号が最小値及び最大値に張り付いている時間が長くなる。例えば、図８に示した波形例は３ビット量子化器の場合の波形例であり、出力信号が最小値０と最大値７とに張り付いている。従って、出力信号が最小値若しくは最大値に張り付いている時間をカウントすることで、デルタシグマ変調器の発振状態を検出できる。

図７に示される発振検出器３７は、上記の原理を利用してデルタシグマ変調器１０２の発振状態を検出するものである。なお、図７に示すデルタシグマ変調器１０２において、量子化器３４の出力は発振検出器３７の入力に接続され、発振検出器３７は量子化器３４から出力されるデジタル信号を監視している。そして、発振検出器３７は、デジタル信号が最小値若しくは最大値に張り付いている時間をカウントし、そのカウント値が所定値を超えたときにデルタシグマ変調器１０２が発振していることを判定する。そして、発振検出器３７は、発振していると判定した場合に、オープンループゲイン制御線６２を介して可変利得差動増幅器４６，４７のオープンループゲインを制御する。この結果、デルタシグマ変調器１０２の発振を抑制できる。

以上説明したように、デルタシグマ変調器１０２の出力を監視し、発振が起こっていると判定した場合に、可変利得差動増幅器４６，４７のオープンループゲインを減少させるように制御する。この結果、正常動作時には高いＳ／Ｎ特性や線形性を維持したままで、発振していることが判定された時に限り、デルタシグマ変調器１０２の動作を停止させることなく、迅速に発振を抑制することが可能となる。換言すると、正常動作時の性能を犠牲にすることなく、デルタシグマ変調器１０２の発振時の抑制が可能となる。

なお、第２の実施の形態にあっても、第１の実施の形態と同様の変形例が適用される。

（第３の実施の形態）
図９は、本発明の第３の実施の形態に係るデルタシグマ変調器の構成を示す回路図である。なお、図９に示すデルタシグマ変調器の基本構成は図１の構成と同様であるので、以下では異なる部分について説明する。

図９に示すデルタシグマ変調器１０３は、図１で説明したデルタシグマ変調器１０１の構成に加えて発振検出器３８を備えている。

図１０は、本発明における発振を起こした場合のデルタシグマ変調器１０３内部の積分器出力信号の波形図の一例である。一般的に、デルタシグマ変調器では、積分器の線形性が高い出力範囲内に出力信号が収束するように設計されている。このため、図１０に示される波形例のように、正常動作時には、積分器出力の振幅がある範囲内に収束する。これに対して、デルタシグマ変調器が発振を起こした場合は、積分器出力の振幅は、正常動作時に収束振幅範囲を超えて出力される。従って、デルタシグマ変調器を構成する積分器の出力のうち、いずれか一つ若しくは複数を監視し、振幅値若しくは出力電圧値が正常範囲を超えたことを検出することで、デルタシグマ変調器が発振状態であるか否かを判定することが可能である。

図９に示される発振検出器３８は、上記の原理を利用してデルタシグマ変調器１０３の発振状態を検出するものである。なお、図９に示すデルタシグマ変調器１０３では、最終段である第５次の積分器４５の出力が、発振検出器３８の入力に接続されている。発振検出器３８は、第５次の積分器４５が出力する信号の振幅値若しくは電圧値を監視し、振幅値若しくは電圧値が正常範囲を超えた場合に、デルタシグマ変調器１０３が発振していることを判定する。また、発振検出器３８は、発振していることを判定したとき、オープンループゲイン制御線６２を介して可変利得差動増幅器４６，４７のゲインを制御して、デルタシグマ変調器１０３の発振を抑制する。なお、本実施例では、発振検出器３８は第５次の積分器４５の出力に接続された例を説明したが、デルタシグマ変調器１０３を構成する積分器４１〜４５の出力のうち、いずれか一つまたは複数を監視しても構わない。

以上説明したように、デルタシグマ変調器１０３の出力を監視し、発振が起こっている場合に可変利得差動増幅器４６，４７のオープンループゲインを減少させるように制御することで、正常動作時では高いＳ／Ｎ特性や線形性を維持したままで、発振していることが判定された時に限り、デルタシグマ変調器１０３の動作を停止させることなく、迅速に発振を抑制することが可能となる。換言すると、正常動作時の性能を犠牲にすることなく、デルタシグマ変調器１０３の発振時の抑制が可能となる。

なお、第３の実施の形態にあっても、第１の実施の形態と同様の変形例が適用される。

（第４の実施の形態）
図１１は、本発明の第４の実施の形態に係るデルタシグマ変調器の構成を示した回路図である。なお、図１１に示すデルタシグマ変調器の基本構成は図１の構成と同様であるので、以下では異なる部分について説明する。

図１１に示すデルタシグマ変調器１０３は、図１に示したデルタシグマ変調器１０１の構成に加え、入力信号振幅検出器６４を備えている。

一般的に、デルタシグマ変調器では、適正な入力範囲を超えた過大な入力信号が入力されると、発振を起こしやすくなることが知られている。

図１１に示される入力信号振幅検出器６４は、上記の原理を利用してデルタシグマ変調器１０４の発振状態を検出するものである。なお、図１１に示すデルタシグマ変調器１０４において、デルタシグマ変調器１０４の入力端子３２に、入力信号振幅検出器６４の入力が接続されている。入力信号振幅検出器６４は、入力信号の振幅がデルタシグマ変調器１０４の発振を起こしやすくなる振幅である（適正な入力範囲を超える）場合に、デルタシグマ変調器１０４が発振していることを判定する。そして、入力信号振幅検出器６４は、発振していることを判定したとき、オープンループゲイン制御線６２を介して可変利得差動増幅器４６，４７のオープンループゲインを制御する。この結果、デルタシグマ変調器１０４の発振を抑制することができる。

以上説明したように、デルタシグマ変調器１０４の入力信号を監視し、発振が起こり得るダイナミックレンジ外の大振幅値の入力信号が入力された場合には、可変利得差動増幅器４６，４７のオープンループゲインを減少させるように制御することで、正常動作時には高いＳ／Ｎ特性や線形性を維持したままで、実際に発振が引き起こされる前に、発振を未然に抑制することが可能となる。換言すると、正常動作時の性能を犠牲にすることなく、デルタシグマ変調器１０４の未然の発振抑制が可能となる。

なお、第４の実施の形態にあっても、第１の実施の形態と同様の変形例が適用される。

上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。

本発明は、複数段の積分器により高次のノイズシェーピング特性を実現したデルタシグマ変調器にとって有用である。

ＧＣＳ…オープンループゲイン切替信号
Ｖｂｎ１、Ｖｂｐ１、Ｖｂｎ２、Ｖｂｐ２…バイアス電圧
１０１、１０２、１０３、１４０…デルタシグマ変調器
３２…入力端子
３３…出力端子
３４…量子化器
３５…加算器
３６…デジタル／アナログ変換器
３７…発振検出器
３８…発振検出器
４１〜４５…積分器
４６〜４７…可変利得差動増幅器
４８〜５０…固定利得差動増幅器
５１…帰還抵抗
５２〜５６…入力抵抗
５７〜６１…コンデンサ
６２…オープンループゲイン制御線
６３…制御端子
６４…入力信号振幅検出器
７１ａ〜７１ｄ…ＰＭＯＳトランジスタ
７２ａ〜７２ｄ…ＮＭＯＳトランジスタ
７３ａ〜７３ｄ…スイッチ回路
７４ａ〜７４ｂ…ブースト回路
７５ａ〜７５ｂ…ゲイン切替信号供給ライン
７６ａ〜７６ｄ…バイアス電圧供給ライン
７７…非反転入力端子
７８…反転入力端子
７９…出力端子
８０…反転出力端子

Claims (6)

1. 複数段の積分器により構成されたループフィルタと、
   前記複数段の積分器の各出力の少なくともいずれかを加算する加算器と、
   前記加算器の出力を量子化する量子化器と、
   前記量子化器の出力をデジタル−アナログ変換して前記複数段の積分器のうち少なくともいずれかに帰還入力させるデジタル−アナログ変換器と、
   を備え、
   前記複数段の積分器のうち、少なくとも１つの積分器がオープンループゲインが可変である可変利得差動増幅器で構成されるとともに、残りの積分器がオープンループゲインが固定である固定利得差動増幅器で構成されており、
   発振しているか否かを判定し、発振していることを判定したときには前記可変利得差動増幅器のオープンループゲインを減少させるように制御するオープンループゲイン制御手段を更に備えている、デルタシグマ変調器。
2. 前記複数段の積分器のうち少なくとも初段の積分器を含む前段側の一又は複数の積分器が、オープンループゲインが可変である可変利得差動増幅器で構成されている、請求項１に記載のデルタシグマ変調器。
3. 前記オープンループゲイン制御手段は、発振から復帰したことを判定したときには前記可変利得差動増幅器のオープンループゲインを発振前に戻すように制御する、請求項２に記載のデルタシグマ変調器。
4. 前記オープンループゲイン制御手段は、前記量子化器の出力に基づいて発振しているか否かを判定し、発振していることを判定したときには前記可変利得差動増幅器のオープンループゲインを減少させるように制御する、請求項３に記載のデルタシグマ変調器。
5. 前記オープンループゲイン制御手段は、前記複数段の積分器の出力のうち少なくとも１つに基づいて発振しているか否かを判定し、発振していることを判定したときには前記可変利得差動増幅器のオープンループゲインを減少させるように制御する、請求項３に記載のデルタシグマ変調器。
6. 前記オープンループゲイン制御手段は、前記複数段の積分器のうち初段の積分器への入力信号の振幅値に基づいて発振しているか否かを判定し、発振していることを判定したときには前記可変利得差動増幅器のオープンループゲインを減少させるように制御する、請求項３に記載のデルタシグマ変調器。

Images