JP3830924B2 - 縦続型デルタシグマ変調器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、デルタシグマ変調型量子化器に関し、特に入力フルスケール近傍で生じるＳ／Ｎ低下を防止してフルスケール出力を得るようにした縦続型デルタシグマ変調器に関するものである。
【０００２】
【従来の技術】
従来より、デルタシグマ変調器を用いたＡ／Ｄコンバータ回路が知られている。図３は、従来の単一段のデルタシグマ変調器を用いたＡ／Ｄコンバータ回路を示す。デルタシグマ変調器１は、アナログ入力信号および帰還参照電圧（正電圧ＶREF+または負電圧ＶREF-）を入力とする積分回路２と、この積分回路２の出力をデジタル信号に量子化する量子化器３と、この量子化器３のデジタル出力から上記帰還参照電圧を生成するＤＡ変換器４とから構成される。上記の正および負の帰還参照電圧は、通常アナログ入力信号の正負の規定最大電圧と同じ値に設定される。
【０００３】
デルタシグマ変調器１の出力信号は、デジタル符号としてデジタルデシメーションフィルタ５に入力されて、アナログ入力信号成分に相当する低周波成分が取り出され、かつ所定ビット数のデジタルデータに変換される。
【０００４】
このようなＡ／Ｄコンバータ回路において、出力デジタル信号のノイズを低減するために、デルタシグマ変調器１での利得を１／Ａ（Ａは１より大きい任意の数値）に絞り、デシメーションフィルタ５にそのインパルス応答係数によって利得Ａを持たせるスケーリング方式が提案されている（米国特許第４，８５１，８４１号明細書参照）。
【０００５】
これは、図３のＡ／Ｄコンバータ回路が、アナログ入力信号レベルに対して図５のようなノイズ特性を有することを考慮した結果である。図５において、曲線Ａは単一段デルタシグマ変調器におけるアナログ入力レベルに対するデジタル出力中のノイズの特性を示している。また、曲線Ｂは縦続型デルタシグマ変調器におけるアナログ入力レベルに対するデジタル出力中のノイズの特性を示している。
【０００６】
図３のＡ／Ｄコンバータ回路では、図５に示すように、アナログ入力信号のレベルのフルスケール、即ちデルタシグマ変調器１の帰還参照電圧に近くなるとデジタル出力のノイズが大きくなる「過負荷」と呼ばれる状態になる。
【０００７】
そこで、アナログ入力信号の正負の規定最大電圧が正負の帰還参照電圧に対して各々１／Ａ（例えば、１／Ａ＝０．７）になるように、帰還参照電圧の値を設定する。これによって、デルタシグマ変調器３１の利得を１／Ａに絞る。そのかわり、後段のデシメーションフィルタ５に利得Ａ（スケーリング係数とよぶ）を与えることにより、デルタシグマ変調器において制限された利得を補償する。このようなスケーリングを行うことにより、効果的にノイズを低減することができる。積分器の次数の高いデルタシグマ変調器ほど過負荷になる入力レベルが低いため、スケーリング係数を大きくする必要がある。
【０００８】
また、近年のデルタシグマ変調器では、しばしば縦続構成と称せられる構成を用いることによって、図５のように過負荷を最小限に抑える試みがなされている。縦続型デルタシグマ変調器は、特開昭６１−１７７８１８号（この特許番号を参照することにより本明細書の一部とする）に開示されるように、１次または多次積分器からなる互いに縦続接続されたデルタシグマ変調器段を２段以上有する変調器と定義される。
【０００９】
図４に縦続型デルタシグマ変調器を使用したＡ／Ｄコンバータのブロック図を示す。縦続型デルタシグマ変調器７は、初段のデルタシグマ変調型量子化ループ１１と、この初段のデルタシグマ変調型量子化ループ１１に対して縦続接続される２段目からｎ段目（ｎは３以上の整数）まで（２段目以降）のデルタシグマ変調型量子化ループ１２〜１ｎと、初段からｎ段目までのデルタシグマ変調型量子化ループ１１〜１ｎの出力を合成してノイズ除去を行うノイズ除去回路６とで構成される。なお、デルタシグマ変調型量子化ループは初段と２段目との合わせて２段の構成であってもよい。つまり、初段のデルタシグマ変調型量子化ループに縦続接続される２段目以降のデルタシグマ変調型量子化ループは、１つでも、複数でもよい。
【００１０】
初段のデルタシグマ変調型量子化ループ１１は、外部から入力され正負の最大電圧が規定されたアナログ入力信号および帰還参照電圧を入力とする積分回路２と、この積分回路２の出力をデジタル信号に量子化する局部量子化器３と、この局部量子化器３のデジタル出力から上記帰還参照電圧を生成するＤＡ変換器４とからなる。これが単位段となる。
【００１１】
２段目以降のデルタシグマ変調型量子化ループ１２〜１ｎも、初段のデルタシグマ変調型量子化ループ１と同様に、積分回路２、局部量子化器３、およびＤＡ変換器４からなる。ただし、２段目以降のデルタシグマ変調型量子化ループ１２〜１ｎに入力されるアナログ信号は、前段のデルタシグマ変調型量子化ループの局部量子化器３の入力と前段のデルタシグマ変調型量子化ループのＤＡ変換器４の出力の差信号、すなわち前段のデルタシグマ変調型量子化ループの局部量子化器３によって発生する量子化誤差であり、それぞれの局部量子化器３によって量子化誤差からなるアナログ入力信号の量子化を行う。
【００１２】
例えば、２段目のデルタシグマ変調型量子化ループ１２には、積分回路２にアナログ信号として、初段のデルタシグマ変調型量子化ループ１１の局部量子化器３の入力と初段のデルタシグマ変調型量子化ループ１１のＤＡ変換器４の出力の差信号、すなわち初段のデルタシグマ変調型量子化ループ１１の局部量子化器３によって発生する量子化誤差を入力とし、局部量子化器３によって量子化誤差からなるアナログ入力信号の量子化を行う。
【００１３】
３段目のデルタシグマ変調型量子化ループ１３には、２段目のデルタシグマ変調型量子化ループ１２から上記と同様のアナログ信号が入力され、２段目のデルタシグマ変調型量子化ループ１２と同様の動作を行う。４段目以降についても３段目と同様である。
【００１４】
ノイズ除去回路６は、各段のデルタシグマ変調型量子化ループ１１〜１（ｎ−１）の局部量子化器３の出力信号を遅延させた信号に、次段のデルタシグマ変調型量子化ループ１２〜１ｎの量子化器の出力信号を微分した信号を加算した信号を縦続型デルタシグマ変調器７の出力信号とする構成を有している。
【００１５】
具体的には、初段のデルタシグマ変調型量子化ループ１１の局部量子化器３の出力信号を遅延させた信号に、２段目のデルタシグマ変調型量子化ループ１２の量子化器の出力信号を微分した信号を加算した信号を縦続型デルタシグマ変調器７の出力信号とする。
【００１６】
３段目のデルタシグマ変調型量子化ループ１３が存在する場合、２段目のデルタシグマ変調型量子化ループ１２の局部量子化器３の出力信号を遅延させた信号に、３段目のデルタシグマ変調型量子化ループ１３の局部量子化器３の出力信号を微分した信号を加算した信号が、上記の演算で２段目のデルタシグマ変調型量子化ループ１２の量子化器の出力信号に代えて用いられることにより、縦続型デルタシグマ変調器７の出力信号が算出される。４段目以降のデルタシグマ変調型量子化ループが存在する場合も同様の演算が行われる。
【００１７】
この構成によって、各段のデルタシグマ変調型量子化ループ１１〜１（ｎ−１）において発生する量子化雑音を、次段のデルタシグマ変調型量子化ループ１２〜１ｎでそれぞれ打ち消すことができる。
【００１８】
縦続型デルタシグマ変調器７の出力信号は、デジタル符号としてデジタルデシメーションフィルタ５に入力されて、アナログ入力信号成分に相当する低周波成分が取り出され、かつ所定ビット数のデジタルデータに変換される。
【００１９】
【特許文献１】
米国特許第４，８５１，８４１号明細書
【特許文献１】
特開昭６１−１７７８１８号公報
【００２０】
【発明が解決しようとする課題】
図４の縦続型デルタシグマ変調器の具体的な構成例として、図６に、１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータのブロック図を示す。１：２縦続型デルタシグマ変調器５１は、１次の積分回路５４を備えた初段のデルタシグマ変調型量子化ループ５２、２次の積分回路５５を備えた２段目のデルタシグマ変調型量子化ループ５３およびノイズ除去回路５６を含む。
【００２１】
初段のデルタシグマ変調型量子化ループ５２は、外部から入力されるアナログ入力信号から、ＤＡ変換器６３から生成された帰還参照電圧を増幅器６４に通した信号を加減算器６５で減じた信号を入力とする積分器６１と、この積分器６１の出力を１ビットデジタル信号に量子化する局部量子化器６２と、この局部量子化器６２のデジタル出力Ｙ１から上記帰還参照電圧を生成する１ビットのＤＡ変換器６３とから構成される。積分器６１と増幅器６４と加減算器６５とで積分回路５４が構成されている。
【００２２】
２段目のデルタシグマ変調型量子化ループ５３は、初段のデルタシグマ変調型量子化ループ５２の量子化器６２の入力とＤＡ変換器６３の出力の差信号（すなわち初段のデルタシグマ変調型量子化ループ５２の局部量子化器６２によって発生する量子化誤差Ｑ１）から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７５に通した信号を加減算器７７で減じた信号を入力とする積分器７１と、積分器７１の出力から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７６に通した信号を加減算器７８で減じた信号を入力とする積分器７２と、この積分器７２の出力を１ビットデジタル信号に量子化する局部量子化器７３と、この局部量子化器７３のデジタル出力Ｙ２から上記帰還参照電圧を生成する１ビットのＤＡ変換器７４とから構成される。積分器７１，７２と増幅器７５，７６と、加減算器７７，７８とで積分回路５５が構成されている。
【００２３】
上記の初段および２段目のデルタシグマ変調型量子化ループ５２，５３のスケーリング係数はともにＡ（Ａは１より大きい任意の数値）に、つまり同じ値に設定されていて、初段および２段目のデルタシグマ変調型量子化ループ５２，５３において、利得が１／Ａに制限される。ここで、スケーリング係数Ａは、上述したように、アナログ入力信号の正負の規定最大電圧が各々正負の帰還参照電圧に対して１／Ａになるように、帰還参照電圧の大きさを設定することによって実現する。
【００２４】
なお、図６において、符号Ｑ１は局部量子化器６２の前後で発生した量子化誤差を表し、Ｑ２は局部量子化器７３の前後で発生した量子化誤差を表し、Ｎはアナログ入力信号に混入するノイズおよび入力換算した熱雑音などの量子化ノイズ以外のアナログノイズを表している。
【００２５】
ノイズ除去回路５９は、各デルタシグマ変調型量子化ループ５２，５３の出力信号Ｙ１およびＹ２をそれぞれ受けるように接続される。遅延器８１は、出力Ｙ１を受けるように接続され、出力Ｙ１のデータが加算器８３に送られる際に出力Ｙ２のデータに対して時間的に遅らせる働きをする。微分器８２は、従来技術で周知の方法により微分するデジタル微分器からなる。デジタル微分器８２からの出力は、加算器８３により遅延器８２の出力と加算されて、１：２縦続型デルタシグマ変調器５１の出力信号Ｙとなる。この出力信号Ｙは、デジタル符号としてデジタルデシメーションフィルタ５７に付与される。
【００２６】
この結果、１：２縦続型デルタシグマ変調器５１の出力Ｙは、例えば増幅器６４，７５の係数ｇ１，ｇ２を１に設定し、増幅器７６の係数ｇ３を２に設定すると、以下の伝達関数で表すことができる。
【００２７】
Ｙ１＝Ｖｉｎ／Ａ＋Ｎ＋（１−Ｚ-1）Ｑ１ （１）
Ｙ２＝−Ｑ１＋（１−Ｚ-1）2Ｑ２ （２）
Ｙ＝Ｙ１＋Ｙ２・（１−Ｚ-1）
＝Ｖｉｎ／Ａ＋Ｎ+（１−Ｚ-1）3Ｑ２ （３）
デジタルデシメーションフィルタ５７の出力Ｄｏｕｔは、次の関数として表される。
【００２８】
Ｄｏｕｔ＝Ｙ・Ａ
＝Ｖｉｎ＋[Ｎ＋（１−Ｚ-1）3Ｑ２]・Ａ （４）
したがって、ゲインスケーリング処理は、最大信号入力時のＳ／Ｎ悪化を防ぐことができるが、アナログノイズ成分Ｎおよび量子化ノイズ成分（１−Ｚ-1）3Ｑ２がＡ倍となるため、Ｓ／Ｎ比が犠牲になる。
【００２９】
９０ｄＢ以上の高いＳ／Ｎを満たすデルタシグマ変調器を実現するには、Ｓ／Ｎ特性をさらに向上させる必要がある。このような高性能デルタシグマ変調器において、信号帯域内のノイズは、量子化ノイズよりもアナログノイズが支配的になる。なぜなら信号帯域内の量子化ノイズ成分は次数を増やせば１００ｄＢ以上のＳ／Ｎの理論性能を達成できるが、アナログノイズ成分はＳ／Ｎ９０ｄＢ以下を達成するのは容易ではない。したがって、Ｓ／Ｎを向上させるためにはスケーリングによるアナログノイズ成分の増加をいかに抑えるかが重要となる。
【００３０】
また、別の問題としては、従来のゲインスケーリング処理では後段のデシメーションフィルタと対で設計しなければならないため、設計の自由度が低いという欠点もある。
【００３１】
本発明は、上記した問題点を解決するもので、ゲインスケーリングによるＳ／Ｎの悪化を抑え、さらに効果的なアナログノイズの影響の低減を図ることができる縦続型デルタシグマ変調器を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明のデルタシグマ変調器は、第１の帰還参照電圧を生成する第１のＤＡ変換器を有し、第１の帰還参照電圧の設定によりゲインスケーリング可能な初段のデルタシグマ変調型量子化ループと、第１の帰還参照電圧から独立して設定可能な第２の帰還参照電圧を生成する第２のＤＡ変換器を有し、第２の帰還参照電圧の設定によりゲインスケーリング可能な２段目のデルタシグマ変調型量子化ループと、初段のデルタシグマ変調型量子化ループの出力に接続された第１の増幅器と、２段目のデルタシグマ変調型量子化ループの出力に接続された第２の増幅器とを有し、初段及び２段目のデルタシグマ量子化ループの量子化雑音を除去する除去回路とを備えている。
【００３３】
そして、第１のデルタシグマ変調型量子化ループのスケーリング係数は１／Ａ１（Ａ１は１以上の任意の数値）、第２のデルタシグマ変調型量子化ループのスケーリング係数は１／Ａ２（Ａ２は１以上の任意の数値）、第１の増幅器のゲインはＡ１、第２の増幅器のゲインはＡ２である。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１を用いて説明する。
【００５１】
図１は、この発明の第１の実施の形態である１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータのブロック図を示す。
【００５２】
１：２縦続型デルタシグマ変調器５８は、１次の積分回路５４を備えた初段のデルタシグマ変調型量子化ループ５２、２次の積分回路５５を備えた２段目のデルタシグマ変調型量子化ループ５３およびノイズ除去回路５９を含む。
【００５３】
初段のデルタシグマ変調型量子化ループ５２は、外部から入力されるアナログ入力信号から、ＤＡ変換器６３から生成された帰還参照電圧を増幅器６４に通した信号を加減算器６５で減じた信号を入力とする積分器６１と、この積分器６１の出力を１ビットデジタル信号に量子化する局部量子化器６２と、この局部量子化器６２のデジタル出力Ｙ１から上記帰還参照電圧を生成する１ビットのＤＡ変換器６３とから構成される。積分器６１と増幅器６４と加減算器６５とで積分回路５４が構成されている。なお、局部量子化器を多値構成、つまり２ビット以上の構成にすることも可能である。その場合、ＤＡ変換器もそれに合わせて多値構成、つまり２ビット以上に構成される。
【００５４】
２段目のデルタシグマ変調型量子化ループ５３は、初段のデルタシグマ変調型量子化ループ５２の量子化器６２の入力とＤＡ変換器６３の出力の差信号（すなわち初段のデルタシグマ変調型量子化ループ５２の局部量子化器６２によって発生する量子化誤差Ｑ１）から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７５に通した信号を加減算器７７で減じた信号を入力とする積分器７１と、積分器７１の出力から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７６に通した信号を加減算器７８で減じた信号を入力とする積分器７２と、この積分器７２の出力を１ビットデジタル信号に量子化する局部量子化器７３と、この局部量子化器７３のデジタル出力Ｙ２から上記帰還参照電圧を生成する１ビットのＤＡ変換器７４とから構成される。積分器７１，７２と増幅器７５，７６と、加減算器７７，７８とで積分回路５５が構成されている。
【００５５】
上記の初段のデルタシグマ変調型量子化ループ５２のスケーリング係数は１／Ａ１（Ａ１は１以上の任意の数値）に設定され、２段目のデルタシグマ変調型量子化ループ５３のスケーリング係数は１／Ａ２（Ａ２は１以上の任意の数値）に設定されている。スケーリング係数１／Ａ１と１／Ａ２とは、初段および２段目のデルタシグマ変調型量子化ループ５２，５３の積分回路５４，５５の次数が異なるため、異なる値に設定される。その結果、初段および２段目のデルタシグマ変調型量子化ループ５２，５３において、利得が１／Ａ１、１／Ａ２にそれぞれ制限される。この例では、スケーリング係数は、例えば１／Ａ１＝１、１／Ａ２＝０．７に設定される。
【００５６】
上記のＤＡ変換器６３，７４が、初段および２段目のデルタシグマ変調型量子化ループ５２，５３の正負の帰還参照電圧をアナログ入力信号の正負の規定最大電圧よりも大きく設定し、かつ各段のデルタシグマ変調型量子化ループの帰還参照電圧を他のデルタシグマ変調型量子化ループの帰還参照電圧から独立して設定することにより、初段のデルタシグマ変調型量子化ループの利得を制限する利得制限手段となる。
【００５７】
上記利得制限手段は、例えば各段のデルタシグマ変調型量子化ループ内の積分回路の次数に応じて帰還参照電圧を設定する。したがって、各段の帰還参照電圧は例えば積分回路の次数に応じて異なる値となる。
【００５８】
なお、各段のデルタシグマ変調型量子化ループ５２，５３の帰還参照電圧を他のデルタシグマ変調型量子化ループの帰還参照電圧から独立して設定する構成になっているが、各段のデルタシグマ変調型量子化ループ５２，５３の帰還参照電圧の値は互いに異なる値に設定される場合だけでなく、同じ値に設定される場合もある。要は、各デルタシグマ変調型量子化ループ５２，５３の構成に応じて任意に選択できるということである。
【００５９】
また、各段のデルタシグマ変調型量子化ループ５２，５３の帰還参照電圧はアナログ入力信号の規定最大電圧以上に設定される。つまり、上記各帰還参照電圧がアナログ入力信号の規定最大電圧と同じ値もしくはそれより大きい値に設定される。また、各帰還参照電圧のうち少なくとも一つはアナログ入力信号の規定最大電圧より大きい値に設定される必要があるが、残りの帰還参照電圧については、アナログ入力信号の規定最大電圧と同じ値もしくはそれより大きい値のどちらでもよい。
【００６０】
なお、図１において、符号Ｑ１は局部量子化器６２の前後で発生した量子化誤差を表し、Ｑ２は局部量子化器７３の前後で発生した量子化誤差を表し、Ｎはアナログ入力信号に混入するノイズおよび入力換算した熱雑音などの量子化ノイズ以外のアナログノイズを表している。
【００６１】
ノイズ除去回路５９は、各デルタシグマ変調型量子化ループ５２，５３の出力信号Ｙ１およびＹ２をそれぞれ受けるように接続される。遅延器８１は、出力Ｙ１を受けるように接続され、出力Ｙ１のデータが加算器８３に送られる際に出力Ｙ２のデータに対して時間的に遅らせる働きをする。微分器８２は、従来技術で周知の方法により微分するデジタル微分器からなる。デジタル微分器８２からの出力は、加算器８３により遅延器８２の出力と加算されて、１：２縦続型デルタシグマ変調器５１の出力信号Ｙとなる。この出力信号Ｙは、デジタル符号としてデジタルデシメーションフィルタ５７に付与される。増幅器８４のゲインはＡ１に、増幅器８５はＡ２になるように設定してある。
【００６２】
上記の増幅器８４，８５がノイズ除去回路５９に利得を設定することにより各段のデルタシグマ変調型量子化ループ５２，５３において制限された利得を補償するスケール補償手段に相当する。
【００６３】
また、上記の増幅器８４，８５がノイズ除去回路５９における各段のデルタシグマ変調型量子化ループ５２，５３からの入力部に設けられた遅延器８１および微分器８２の入力側（または出力側）に設けられて、各段のデルタシグマ変調型量子化ループ５２，５３で制限された利得を補償する係数を遅延器８１および微分器８２を通る信号に乗算する乗算手段を構成する。図１では、増幅器８４，８５が遅延器８１，微分器８２の入力側に設けられているが、出力側に設けてもよい。
【００６４】
また、上記の増幅器８４，８５がノイズ除去回路５９における各段のデルタシグマ変調型量子化ループ５２，５３からの入力部に個別に利得制限値を設定する利得設定器を構成する。
【００６５】
この結果、１：２縦続型デルタシグマ変調器５１の出力Ｙは、例えば増幅器６４，７５の係数ｇ１，ｇ２を１に設定し、増幅器７６の係数ｇ３を２に設定すると、以下の伝達関数で表すことができる。
【００６６】
Ｙ１＝Ｖｉｎ／Ａ１＋Ｎ＋（１−Ｚ-1）Ｑ１ （５）
Ｙ２＝−Ｑ１・Ａ１／Ａ２＋（１−Ｚ-1）2Ｑ２ （６）
Ｙ＝Ｙ１・Ａ１＋Ｙ２・（１−Ｚ-1）・Ａ２
＝Ｖｉｎ＋Ｎ・Ａ１+（１−Ｚ-1）3Ｑ２・Ａ２ （７）
Ｄｏｕｔ＝Ｙ
＝Ｖｉｎ＋Ｎ・Ａ１+（１−Ｚ-1）3Ｑ２・Ａ２ （８）
この結果、１：２縦続型デルタシグマ変調器５８におけるスケーリング係数Ａ１とＡ２の値を変更することにより、各デルタシグマ変調型量子化ループ５２，５３の利得制限値をそれぞれ個別に独立して設定することができる。また、ノイズ除去回路における利得を各段のデルタシグマ変調型量子化ループ毎に独立して設定することにより各段のデルタシグマ変調型量子化ループにおいて制限された利得を精度よく補償することができる。
【００６７】
積分器の次数の高いデルタシグマ変調器ほど過負荷になる、アナログ信号入力レベルが低いため、スケーリング係数を大きくする必要がある。したがって、初段のデルタシグマ変調型量子化ループ５２における積分回路５４の次数が２段目以降のデルタシグマ変調型量子化ループ５３の積分回路５５の次数よりも小さい場合に、スケーリング係数Ａ２よりもスケーリング係数Ａ１を小さくできる。そのため、式（４）で示した従来のゲインスケーリング方式に対し、式（８）で示した実施の形態は、図６の従来例に比べてアナログノイズ成分（Ｎ×Ａ）のＡの値を小さくすることができ、信号帯域内のアナログノイズＮを低減することができ、Ｓ／Ｎ比を改善することができる。
【００６８】
図２は、この発明の第２の実施の形態である１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータのブロック図を示す。
【００６９】
この実施の形態は、２段目のデルタシグマ変調型量子化ループ５３において、積分器７１が、初段のデルタシグマ変調型量子化ループ５２の量子化器６２の入力から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７５に通した信号を加減算器７７で減じた信号を入力とする点が第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様である。
【００７０】
第２の実施の形態における、１：２縦続型デルタシグマ変調器５１の出力Ｙは、例えば増幅器６４，７５の係数ｇ１，ｇ２を１に設定し、増幅器７６の係数ｇ３を２に設定すると、以下の伝達関数で表すことができる。
【００７１】
Ｙ１＝Ｖｉｎ／Ａ１＋Ｎ＋（１−Ｚ-1）Ｑ１ （９）
Ｙ２＝（Ｙ１−Ｑ１）・Ａ１／Ａ２＋（１−Ｚ-1）2Ｑ２ （１０）
Ｙ＝Ｙ１・Ａ１＋Ｙ２・（１−Ｚ-1）・Ａ２
＝Ｖｉｎ（２−Ｚ-1)＋Ｎ・Ａ１・（２−Ｚ-1）＋（１−Ｚ-1）3Ｑ２・Ａ２+（１−Ｚ-1）2・Ｑ１・Ａ１ （１１）
Ｄｏｕｔ＝Ｙ
＝Ｖｉｎ（２−Ｚ-1)＋Ｎ・Ａ１・（２−Ｚ-1）＋（１−Ｚ-1）3Ｑ２・Ａ２+（１−Ｚ-1）2・Ｑ１・Ａ１ （１２）
この結果、１：２縦続型デルタシグマ変調器５８におけるスケーリング係数Ａ１とＡ２の値を変更することにより、各デルタシグマ変調型量子化ループ５２，５３の利得制限値をそれぞれ個別に独立して設定することができる。また、ノイズ除去回路５９における利得を各段のデルタシグマ変調型量子化ループ５２，５３毎に独立して設定することにより各段のデルタシグマ変調型量子化ループ５２，５３において制限された利得を精度よく補償することができる。したがって、図１と同様に信号帯域内のアナログノイズＮを低減することができ、Ｓ／Ｎ比を改善できる。
【００７２】
本発明は、各段のデルタシグマ変調型量子化ループの積分回路がＸ１次、Ｘ２次、…Ｘｎ次であるようなｎ段のＸ１：Ｘ２：…：Ｘｎ縦続型デルタシグマ変調器にも用いることができる。この場合は、各段のデルタシグマ変調型量子化ループのスケーリング係数をそれぞれ１／Ａ１、１／Ａ２、…１／Ａｎと設定し、ノイズ除去回路の各段のデルタシグマ変調型量子化ループに対応してノイズ除去回路内の増幅器のゲインを、Ａ１、Ａ２…Ａｎと設定することにより実現できる。
【００７３】
また、ゲインスケーリングに際し、デシメーションフィルタ５７のゲインは、たとえば１に固定したままでよいため、デルタシグマ変調型Ａ／Ｄ変換器の設計において、後段のデシメーションフィルタを考慮する必要がなく、設計の自由度を増すことができる。
【００７４】
【発明の効果】
以上述べたように、本発明によれば、各段のデルタシグマ変調型量子化ループについて帰還参照電圧を独立して設定すること、すなわち、各段のデルタシグマ変調型量子化ループについて独立してゲインスケーリング係数を設定することにより、縦続型デルタシグマ変調器のゲインスケーリングを行い、かつノイズ除去回路において、各段のデルタシグマ変調型量子化ループ毎に独立して利得を設定して利得を設定することにより各段のデルタシグマ変調型量子化ループにおいて制限された利得を補償するので、各段のデルタシグマ変調型量子化ループ毎に、例えばその内部の積分回路の次数に応じてゲインスケーリング係数を最適に設定することができる。その結果、ゲインスケーリングに起因したアナログノイズの増大を最小限に抑えることができる。したがって、Ｓ／Ｎの悪化を抑え、さらに効果的なアナログノイズの影響の低減を図った縦続型デルタシグマ変調器が実現できる。
【００７５】
また、各段のデルタシグマ変調型量子化ループにおける制限利得をノイズ除去回路において補償するので、ゲインスケーリングに際し、デシメーションフィルタのゲインは、たとえば１に固定したままでよい。そのため、デルタシグマ変調型Ａ／Ｄ変換器の設計において、後段のデシメーションフィルタを考慮する必要がなく、設計の自由度を増すことができる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態における１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【図２】本発明の第２の実施の形態における１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【図３】従来の単一段デルタシグマ型変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【図４】従来の続形デルタシグマ変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【図５】図３、図４に示す変調器のデジタル出力中のノイズのアナログ入力レベル依存性を示す特性図である。
【図６】従来の１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【符号の説明】
１ デルタシグマ変調器
１１，１２，‥‥１ｎ デルタシグマ変調型量子化ループ
５２，５３ デルタシグマ変調型量子化ループ
２，５４，５５ 積分回路
３，６２，７３ 量子化器
４，６３，７４ ＤＡ変換器
５，５７ デジタルデシメーションフィルタ
６，５６ ノイズ除去回路
５１ 縦続型デルタシグマ変調器
６１，７１，７２ 積分器
８１ 遅延器
８２ 微分器
８３ 加算器
６２，７５，７６，８４，８５ 増幅器
【発明の属する技術分野】
本発明は、デルタシグマ変調型量子化器に関し、特に入力フルスケール近傍で生じるＳ／Ｎ低下を防止してフルスケール出力を得るようにした縦続型デルタシグマ変調器に関するものである。
【０００２】
【従来の技術】
従来より、デルタシグマ変調器を用いたＡ／Ｄコンバータ回路が知られている。図３は、従来の単一段のデルタシグマ変調器を用いたＡ／Ｄコンバータ回路を示す。デルタシグマ変調器１は、アナログ入力信号および帰還参照電圧（正電圧ＶREF+または負電圧ＶREF-）を入力とする積分回路２と、この積分回路２の出力をデジタル信号に量子化する量子化器３と、この量子化器３のデジタル出力から上記帰還参照電圧を生成するＤＡ変換器４とから構成される。上記の正および負の帰還参照電圧は、通常アナログ入力信号の正負の規定最大電圧と同じ値に設定される。
【０００３】
デルタシグマ変調器１の出力信号は、デジタル符号としてデジタルデシメーションフィルタ５に入力されて、アナログ入力信号成分に相当する低周波成分が取り出され、かつ所定ビット数のデジタルデータに変換される。
【０００４】
このようなＡ／Ｄコンバータ回路において、出力デジタル信号のノイズを低減するために、デルタシグマ変調器１での利得を１／Ａ（Ａは１より大きい任意の数値）に絞り、デシメーションフィルタ５にそのインパルス応答係数によって利得Ａを持たせるスケーリング方式が提案されている（米国特許第４，８５１，８４１号明細書参照）。
【０００５】
これは、図３のＡ／Ｄコンバータ回路が、アナログ入力信号レベルに対して図５のようなノイズ特性を有することを考慮した結果である。図５において、曲線Ａは単一段デルタシグマ変調器におけるアナログ入力レベルに対するデジタル出力中のノイズの特性を示している。また、曲線Ｂは縦続型デルタシグマ変調器におけるアナログ入力レベルに対するデジタル出力中のノイズの特性を示している。
【０００６】
図３のＡ／Ｄコンバータ回路では、図５に示すように、アナログ入力信号のレベルのフルスケール、即ちデルタシグマ変調器１の帰還参照電圧に近くなるとデジタル出力のノイズが大きくなる「過負荷」と呼ばれる状態になる。
【０００７】
そこで、アナログ入力信号の正負の規定最大電圧が正負の帰還参照電圧に対して各々１／Ａ（例えば、１／Ａ＝０．７）になるように、帰還参照電圧の値を設定する。これによって、デルタシグマ変調器３１の利得を１／Ａに絞る。そのかわり、後段のデシメーションフィルタ５に利得Ａ（スケーリング係数とよぶ）を与えることにより、デルタシグマ変調器において制限された利得を補償する。このようなスケーリングを行うことにより、効果的にノイズを低減することができる。積分器の次数の高いデルタシグマ変調器ほど過負荷になる入力レベルが低いため、スケーリング係数を大きくする必要がある。
【０００８】
また、近年のデルタシグマ変調器では、しばしば縦続構成と称せられる構成を用いることによって、図５のように過負荷を最小限に抑える試みがなされている。縦続型デルタシグマ変調器は、特開昭６１−１７７８１８号（この特許番号を参照することにより本明細書の一部とする）に開示されるように、１次または多次積分器からなる互いに縦続接続されたデルタシグマ変調器段を２段以上有する変調器と定義される。
【０００９】
図４に縦続型デルタシグマ変調器を使用したＡ／Ｄコンバータのブロック図を示す。縦続型デルタシグマ変調器７は、初段のデルタシグマ変調型量子化ループ１１と、この初段のデルタシグマ変調型量子化ループ１１に対して縦続接続される２段目からｎ段目（ｎは３以上の整数）まで（２段目以降）のデルタシグマ変調型量子化ループ１２〜１ｎと、初段からｎ段目までのデルタシグマ変調型量子化ループ１１〜１ｎの出力を合成してノイズ除去を行うノイズ除去回路６とで構成される。なお、デルタシグマ変調型量子化ループは初段と２段目との合わせて２段の構成であってもよい。つまり、初段のデルタシグマ変調型量子化ループに縦続接続される２段目以降のデルタシグマ変調型量子化ループは、１つでも、複数でもよい。
【００１０】
初段のデルタシグマ変調型量子化ループ１１は、外部から入力され正負の最大電圧が規定されたアナログ入力信号および帰還参照電圧を入力とする積分回路２と、この積分回路２の出力をデジタル信号に量子化する局部量子化器３と、この局部量子化器３のデジタル出力から上記帰還参照電圧を生成するＤＡ変換器４とからなる。これが単位段となる。
【００１１】
２段目以降のデルタシグマ変調型量子化ループ１２〜１ｎも、初段のデルタシグマ変調型量子化ループ１と同様に、積分回路２、局部量子化器３、およびＤＡ変換器４からなる。ただし、２段目以降のデルタシグマ変調型量子化ループ１２〜１ｎに入力されるアナログ信号は、前段のデルタシグマ変調型量子化ループの局部量子化器３の入力と前段のデルタシグマ変調型量子化ループのＤＡ変換器４の出力の差信号、すなわち前段のデルタシグマ変調型量子化ループの局部量子化器３によって発生する量子化誤差であり、それぞれの局部量子化器３によって量子化誤差からなるアナログ入力信号の量子化を行う。
【００１２】
例えば、２段目のデルタシグマ変調型量子化ループ１２には、積分回路２にアナログ信号として、初段のデルタシグマ変調型量子化ループ１１の局部量子化器３の入力と初段のデルタシグマ変調型量子化ループ１１のＤＡ変換器４の出力の差信号、すなわち初段のデルタシグマ変調型量子化ループ１１の局部量子化器３によって発生する量子化誤差を入力とし、局部量子化器３によって量子化誤差からなるアナログ入力信号の量子化を行う。
【００１３】
３段目のデルタシグマ変調型量子化ループ１３には、２段目のデルタシグマ変調型量子化ループ１２から上記と同様のアナログ信号が入力され、２段目のデルタシグマ変調型量子化ループ１２と同様の動作を行う。４段目以降についても３段目と同様である。
【００１４】
ノイズ除去回路６は、各段のデルタシグマ変調型量子化ループ１１〜１（ｎ−１）の局部量子化器３の出力信号を遅延させた信号に、次段のデルタシグマ変調型量子化ループ１２〜１ｎの量子化器の出力信号を微分した信号を加算した信号を縦続型デルタシグマ変調器７の出力信号とする構成を有している。
【００１５】
具体的には、初段のデルタシグマ変調型量子化ループ１１の局部量子化器３の出力信号を遅延させた信号に、２段目のデルタシグマ変調型量子化ループ１２の量子化器の出力信号を微分した信号を加算した信号を縦続型デルタシグマ変調器７の出力信号とする。
【００１６】
３段目のデルタシグマ変調型量子化ループ１３が存在する場合、２段目のデルタシグマ変調型量子化ループ１２の局部量子化器３の出力信号を遅延させた信号に、３段目のデルタシグマ変調型量子化ループ１３の局部量子化器３の出力信号を微分した信号を加算した信号が、上記の演算で２段目のデルタシグマ変調型量子化ループ１２の量子化器の出力信号に代えて用いられることにより、縦続型デルタシグマ変調器７の出力信号が算出される。４段目以降のデルタシグマ変調型量子化ループが存在する場合も同様の演算が行われる。
【００１７】
この構成によって、各段のデルタシグマ変調型量子化ループ１１〜１（ｎ−１）において発生する量子化雑音を、次段のデルタシグマ変調型量子化ループ１２〜１ｎでそれぞれ打ち消すことができる。
【００１８】
縦続型デルタシグマ変調器７の出力信号は、デジタル符号としてデジタルデシメーションフィルタ５に入力されて、アナログ入力信号成分に相当する低周波成分が取り出され、かつ所定ビット数のデジタルデータに変換される。
【００１９】
【特許文献１】
米国特許第４，８５１，８４１号明細書
【特許文献１】
特開昭６１−１７７８１８号公報
【００２０】
【発明が解決しようとする課題】
図４の縦続型デルタシグマ変調器の具体的な構成例として、図６に、１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータのブロック図を示す。１：２縦続型デルタシグマ変調器５１は、１次の積分回路５４を備えた初段のデルタシグマ変調型量子化ループ５２、２次の積分回路５５を備えた２段目のデルタシグマ変調型量子化ループ５３およびノイズ除去回路５６を含む。
【００２１】
初段のデルタシグマ変調型量子化ループ５２は、外部から入力されるアナログ入力信号から、ＤＡ変換器６３から生成された帰還参照電圧を増幅器６４に通した信号を加減算器６５で減じた信号を入力とする積分器６１と、この積分器６１の出力を１ビットデジタル信号に量子化する局部量子化器６２と、この局部量子化器６２のデジタル出力Ｙ１から上記帰還参照電圧を生成する１ビットのＤＡ変換器６３とから構成される。積分器６１と増幅器６４と加減算器６５とで積分回路５４が構成されている。
【００２２】
２段目のデルタシグマ変調型量子化ループ５３は、初段のデルタシグマ変調型量子化ループ５２の量子化器６２の入力とＤＡ変換器６３の出力の差信号（すなわち初段のデルタシグマ変調型量子化ループ５２の局部量子化器６２によって発生する量子化誤差Ｑ１）から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７５に通した信号を加減算器７７で減じた信号を入力とする積分器７１と、積分器７１の出力から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７６に通した信号を加減算器７８で減じた信号を入力とする積分器７２と、この積分器７２の出力を１ビットデジタル信号に量子化する局部量子化器７３と、この局部量子化器７３のデジタル出力Ｙ２から上記帰還参照電圧を生成する１ビットのＤＡ変換器７４とから構成される。積分器７１，７２と増幅器７５，７６と、加減算器７７，７８とで積分回路５５が構成されている。
【００２３】
上記の初段および２段目のデルタシグマ変調型量子化ループ５２，５３のスケーリング係数はともにＡ（Ａは１より大きい任意の数値）に、つまり同じ値に設定されていて、初段および２段目のデルタシグマ変調型量子化ループ５２，５３において、利得が１／Ａに制限される。ここで、スケーリング係数Ａは、上述したように、アナログ入力信号の正負の規定最大電圧が各々正負の帰還参照電圧に対して１／Ａになるように、帰還参照電圧の大きさを設定することによって実現する。
【００２４】
なお、図６において、符号Ｑ１は局部量子化器６２の前後で発生した量子化誤差を表し、Ｑ２は局部量子化器７３の前後で発生した量子化誤差を表し、Ｎはアナログ入力信号に混入するノイズおよび入力換算した熱雑音などの量子化ノイズ以外のアナログノイズを表している。
【００２５】
ノイズ除去回路５９は、各デルタシグマ変調型量子化ループ５２，５３の出力信号Ｙ１およびＹ２をそれぞれ受けるように接続される。遅延器８１は、出力Ｙ１を受けるように接続され、出力Ｙ１のデータが加算器８３に送られる際に出力Ｙ２のデータに対して時間的に遅らせる働きをする。微分器８２は、従来技術で周知の方法により微分するデジタル微分器からなる。デジタル微分器８２からの出力は、加算器８３により遅延器８２の出力と加算されて、１：２縦続型デルタシグマ変調器５１の出力信号Ｙとなる。この出力信号Ｙは、デジタル符号としてデジタルデシメーションフィルタ５７に付与される。
【００２６】
この結果、１：２縦続型デルタシグマ変調器５１の出力Ｙは、例えば増幅器６４，７５の係数ｇ１，ｇ２を１に設定し、増幅器７６の係数ｇ３を２に設定すると、以下の伝達関数で表すことができる。
【００２７】
Ｙ１＝Ｖｉｎ／Ａ＋Ｎ＋（１−Ｚ-1）Ｑ１ （１）
Ｙ２＝−Ｑ１＋（１−Ｚ-1）2Ｑ２ （２）
Ｙ＝Ｙ１＋Ｙ２・（１−Ｚ-1）
＝Ｖｉｎ／Ａ＋Ｎ+（１−Ｚ-1）3Ｑ２ （３）
デジタルデシメーションフィルタ５７の出力Ｄｏｕｔは、次の関数として表される。
【００２８】
Ｄｏｕｔ＝Ｙ・Ａ
＝Ｖｉｎ＋[Ｎ＋（１−Ｚ-1）3Ｑ２]・Ａ （４）
したがって、ゲインスケーリング処理は、最大信号入力時のＳ／Ｎ悪化を防ぐことができるが、アナログノイズ成分Ｎおよび量子化ノイズ成分（１−Ｚ-1）3Ｑ２がＡ倍となるため、Ｓ／Ｎ比が犠牲になる。
【００２９】
９０ｄＢ以上の高いＳ／Ｎを満たすデルタシグマ変調器を実現するには、Ｓ／Ｎ特性をさらに向上させる必要がある。このような高性能デルタシグマ変調器において、信号帯域内のノイズは、量子化ノイズよりもアナログノイズが支配的になる。なぜなら信号帯域内の量子化ノイズ成分は次数を増やせば１００ｄＢ以上のＳ／Ｎの理論性能を達成できるが、アナログノイズ成分はＳ／Ｎ９０ｄＢ以下を達成するのは容易ではない。したがって、Ｓ／Ｎを向上させるためにはスケーリングによるアナログノイズ成分の増加をいかに抑えるかが重要となる。
【００３０】
また、別の問題としては、従来のゲインスケーリング処理では後段のデシメーションフィルタと対で設計しなければならないため、設計の自由度が低いという欠点もある。
【００３１】
本発明は、上記した問題点を解決するもので、ゲインスケーリングによるＳ／Ｎの悪化を抑え、さらに効果的なアナログノイズの影響の低減を図ることができる縦続型デルタシグマ変調器を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明のデルタシグマ変調器は、第１の帰還参照電圧を生成する第１のＤＡ変換器を有し、第１の帰還参照電圧の設定によりゲインスケーリング可能な初段のデルタシグマ変調型量子化ループと、第１の帰還参照電圧から独立して設定可能な第２の帰還参照電圧を生成する第２のＤＡ変換器を有し、第２の帰還参照電圧の設定によりゲインスケーリング可能な２段目のデルタシグマ変調型量子化ループと、初段のデルタシグマ変調型量子化ループの出力に接続された第１の増幅器と、２段目のデルタシグマ変調型量子化ループの出力に接続された第２の増幅器とを有し、初段及び２段目のデルタシグマ量子化ループの量子化雑音を除去する除去回路とを備えている。
【００３３】
そして、第１のデルタシグマ変調型量子化ループのスケーリング係数は１／Ａ１（Ａ１は１以上の任意の数値）、第２のデルタシグマ変調型量子化ループのスケーリング係数は１／Ａ２（Ａ２は１以上の任意の数値）、第１の増幅器のゲインはＡ１、第２の増幅器のゲインはＡ２である。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態について、図１を用いて説明する。
【００５１】
図１は、この発明の第１の実施の形態である１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータのブロック図を示す。
【００５２】
１：２縦続型デルタシグマ変調器５８は、１次の積分回路５４を備えた初段のデルタシグマ変調型量子化ループ５２、２次の積分回路５５を備えた２段目のデルタシグマ変調型量子化ループ５３およびノイズ除去回路５９を含む。
【００５３】
初段のデルタシグマ変調型量子化ループ５２は、外部から入力されるアナログ入力信号から、ＤＡ変換器６３から生成された帰還参照電圧を増幅器６４に通した信号を加減算器６５で減じた信号を入力とする積分器６１と、この積分器６１の出力を１ビットデジタル信号に量子化する局部量子化器６２と、この局部量子化器６２のデジタル出力Ｙ１から上記帰還参照電圧を生成する１ビットのＤＡ変換器６３とから構成される。積分器６１と増幅器６４と加減算器６５とで積分回路５４が構成されている。なお、局部量子化器を多値構成、つまり２ビット以上の構成にすることも可能である。その場合、ＤＡ変換器もそれに合わせて多値構成、つまり２ビット以上に構成される。
【００５４】
２段目のデルタシグマ変調型量子化ループ５３は、初段のデルタシグマ変調型量子化ループ５２の量子化器６２の入力とＤＡ変換器６３の出力の差信号（すなわち初段のデルタシグマ変調型量子化ループ５２の局部量子化器６２によって発生する量子化誤差Ｑ１）から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７５に通した信号を加減算器７７で減じた信号を入力とする積分器７１と、積分器７１の出力から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７６に通した信号を加減算器７８で減じた信号を入力とする積分器７２と、この積分器７２の出力を１ビットデジタル信号に量子化する局部量子化器７３と、この局部量子化器７３のデジタル出力Ｙ２から上記帰還参照電圧を生成する１ビットのＤＡ変換器７４とから構成される。積分器７１，７２と増幅器７５，７６と、加減算器７７，７８とで積分回路５５が構成されている。
【００５５】
上記の初段のデルタシグマ変調型量子化ループ５２のスケーリング係数は１／Ａ１（Ａ１は１以上の任意の数値）に設定され、２段目のデルタシグマ変調型量子化ループ５３のスケーリング係数は１／Ａ２（Ａ２は１以上の任意の数値）に設定されている。スケーリング係数１／Ａ１と１／Ａ２とは、初段および２段目のデルタシグマ変調型量子化ループ５２，５３の積分回路５４，５５の次数が異なるため、異なる値に設定される。その結果、初段および２段目のデルタシグマ変調型量子化ループ５２，５３において、利得が１／Ａ１、１／Ａ２にそれぞれ制限される。この例では、スケーリング係数は、例えば１／Ａ１＝１、１／Ａ２＝０．７に設定される。
【００５６】
上記のＤＡ変換器６３，７４が、初段および２段目のデルタシグマ変調型量子化ループ５２，５３の正負の帰還参照電圧をアナログ入力信号の正負の規定最大電圧よりも大きく設定し、かつ各段のデルタシグマ変調型量子化ループの帰還参照電圧を他のデルタシグマ変調型量子化ループの帰還参照電圧から独立して設定することにより、初段のデルタシグマ変調型量子化ループの利得を制限する利得制限手段となる。
【００５７】
上記利得制限手段は、例えば各段のデルタシグマ変調型量子化ループ内の積分回路の次数に応じて帰還参照電圧を設定する。したがって、各段の帰還参照電圧は例えば積分回路の次数に応じて異なる値となる。
【００５８】
なお、各段のデルタシグマ変調型量子化ループ５２，５３の帰還参照電圧を他のデルタシグマ変調型量子化ループの帰還参照電圧から独立して設定する構成になっているが、各段のデルタシグマ変調型量子化ループ５２，５３の帰還参照電圧の値は互いに異なる値に設定される場合だけでなく、同じ値に設定される場合もある。要は、各デルタシグマ変調型量子化ループ５２，５３の構成に応じて任意に選択できるということである。
【００５９】
また、各段のデルタシグマ変調型量子化ループ５２，５３の帰還参照電圧はアナログ入力信号の規定最大電圧以上に設定される。つまり、上記各帰還参照電圧がアナログ入力信号の規定最大電圧と同じ値もしくはそれより大きい値に設定される。また、各帰還参照電圧のうち少なくとも一つはアナログ入力信号の規定最大電圧より大きい値に設定される必要があるが、残りの帰還参照電圧については、アナログ入力信号の規定最大電圧と同じ値もしくはそれより大きい値のどちらでもよい。
【００６０】
なお、図１において、符号Ｑ１は局部量子化器６２の前後で発生した量子化誤差を表し、Ｑ２は局部量子化器７３の前後で発生した量子化誤差を表し、Ｎはアナログ入力信号に混入するノイズおよび入力換算した熱雑音などの量子化ノイズ以外のアナログノイズを表している。
【００６１】
ノイズ除去回路５９は、各デルタシグマ変調型量子化ループ５２，５３の出力信号Ｙ１およびＹ２をそれぞれ受けるように接続される。遅延器８１は、出力Ｙ１を受けるように接続され、出力Ｙ１のデータが加算器８３に送られる際に出力Ｙ２のデータに対して時間的に遅らせる働きをする。微分器８２は、従来技術で周知の方法により微分するデジタル微分器からなる。デジタル微分器８２からの出力は、加算器８３により遅延器８２の出力と加算されて、１：２縦続型デルタシグマ変調器５１の出力信号Ｙとなる。この出力信号Ｙは、デジタル符号としてデジタルデシメーションフィルタ５７に付与される。増幅器８４のゲインはＡ１に、増幅器８５はＡ２になるように設定してある。
【００６２】
上記の増幅器８４，８５がノイズ除去回路５９に利得を設定することにより各段のデルタシグマ変調型量子化ループ５２，５３において制限された利得を補償するスケール補償手段に相当する。
【００６３】
また、上記の増幅器８４，８５がノイズ除去回路５９における各段のデルタシグマ変調型量子化ループ５２，５３からの入力部に設けられた遅延器８１および微分器８２の入力側（または出力側）に設けられて、各段のデルタシグマ変調型量子化ループ５２，５３で制限された利得を補償する係数を遅延器８１および微分器８２を通る信号に乗算する乗算手段を構成する。図１では、増幅器８４，８５が遅延器８１，微分器８２の入力側に設けられているが、出力側に設けてもよい。
【００６４】
また、上記の増幅器８４，８５がノイズ除去回路５９における各段のデルタシグマ変調型量子化ループ５２，５３からの入力部に個別に利得制限値を設定する利得設定器を構成する。
【００６５】
この結果、１：２縦続型デルタシグマ変調器５１の出力Ｙは、例えば増幅器６４，７５の係数ｇ１，ｇ２を１に設定し、増幅器７６の係数ｇ３を２に設定すると、以下の伝達関数で表すことができる。
【００６６】
Ｙ１＝Ｖｉｎ／Ａ１＋Ｎ＋（１−Ｚ-1）Ｑ１ （５）
Ｙ２＝−Ｑ１・Ａ１／Ａ２＋（１−Ｚ-1）2Ｑ２ （６）
Ｙ＝Ｙ１・Ａ１＋Ｙ２・（１−Ｚ-1）・Ａ２
＝Ｖｉｎ＋Ｎ・Ａ１+（１−Ｚ-1）3Ｑ２・Ａ２ （７）
Ｄｏｕｔ＝Ｙ
＝Ｖｉｎ＋Ｎ・Ａ１+（１−Ｚ-1）3Ｑ２・Ａ２ （８）
この結果、１：２縦続型デルタシグマ変調器５８におけるスケーリング係数Ａ１とＡ２の値を変更することにより、各デルタシグマ変調型量子化ループ５２，５３の利得制限値をそれぞれ個別に独立して設定することができる。また、ノイズ除去回路における利得を各段のデルタシグマ変調型量子化ループ毎に独立して設定することにより各段のデルタシグマ変調型量子化ループにおいて制限された利得を精度よく補償することができる。
【００６７】
積分器の次数の高いデルタシグマ変調器ほど過負荷になる、アナログ信号入力レベルが低いため、スケーリング係数を大きくする必要がある。したがって、初段のデルタシグマ変調型量子化ループ５２における積分回路５４の次数が２段目以降のデルタシグマ変調型量子化ループ５３の積分回路５５の次数よりも小さい場合に、スケーリング係数Ａ２よりもスケーリング係数Ａ１を小さくできる。そのため、式（４）で示した従来のゲインスケーリング方式に対し、式（８）で示した実施の形態は、図６の従来例に比べてアナログノイズ成分（Ｎ×Ａ）のＡの値を小さくすることができ、信号帯域内のアナログノイズＮを低減することができ、Ｓ／Ｎ比を改善することができる。
【００６８】
図２は、この発明の第２の実施の形態である１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータのブロック図を示す。
【００６９】
この実施の形態は、２段目のデルタシグマ変調型量子化ループ５３において、積分器７１が、初段のデルタシグマ変調型量子化ループ５２の量子化器６２の入力から、ＤＡ変換器７４から生成された帰還参照電圧を増幅器７５に通した信号を加減算器７７で減じた信号を入力とする点が第１の実施の形態と異なり、その他の構成は第１の実施の形態と同様である。
【００７０】
第２の実施の形態における、１：２縦続型デルタシグマ変調器５１の出力Ｙは、例えば増幅器６４，７５の係数ｇ１，ｇ２を１に設定し、増幅器７６の係数ｇ３を２に設定すると、以下の伝達関数で表すことができる。
【００７１】
Ｙ１＝Ｖｉｎ／Ａ１＋Ｎ＋（１−Ｚ-1）Ｑ１ （９）
Ｙ２＝（Ｙ１−Ｑ１）・Ａ１／Ａ２＋（１−Ｚ-1）2Ｑ２ （１０）
Ｙ＝Ｙ１・Ａ１＋Ｙ２・（１−Ｚ-1）・Ａ２
＝Ｖｉｎ（２−Ｚ-1)＋Ｎ・Ａ１・（２−Ｚ-1）＋（１−Ｚ-1）3Ｑ２・Ａ２+（１−Ｚ-1）2・Ｑ１・Ａ１ （１１）
Ｄｏｕｔ＝Ｙ
＝Ｖｉｎ（２−Ｚ-1)＋Ｎ・Ａ１・（２−Ｚ-1）＋（１−Ｚ-1）3Ｑ２・Ａ２+（１−Ｚ-1）2・Ｑ１・Ａ１ （１２）
この結果、１：２縦続型デルタシグマ変調器５８におけるスケーリング係数Ａ１とＡ２の値を変更することにより、各デルタシグマ変調型量子化ループ５２，５３の利得制限値をそれぞれ個別に独立して設定することができる。また、ノイズ除去回路５９における利得を各段のデルタシグマ変調型量子化ループ５２，５３毎に独立して設定することにより各段のデルタシグマ変調型量子化ループ５２，５３において制限された利得を精度よく補償することができる。したがって、図１と同様に信号帯域内のアナログノイズＮを低減することができ、Ｓ／Ｎ比を改善できる。
【００７２】
本発明は、各段のデルタシグマ変調型量子化ループの積分回路がＸ１次、Ｘ２次、…Ｘｎ次であるようなｎ段のＸ１：Ｘ２：…：Ｘｎ縦続型デルタシグマ変調器にも用いることができる。この場合は、各段のデルタシグマ変調型量子化ループのスケーリング係数をそれぞれ１／Ａ１、１／Ａ２、…１／Ａｎと設定し、ノイズ除去回路の各段のデルタシグマ変調型量子化ループに対応してノイズ除去回路内の増幅器のゲインを、Ａ１、Ａ２…Ａｎと設定することにより実現できる。
【００７３】
また、ゲインスケーリングに際し、デシメーションフィルタ５７のゲインは、たとえば１に固定したままでよいため、デルタシグマ変調型Ａ／Ｄ変換器の設計において、後段のデシメーションフィルタを考慮する必要がなく、設計の自由度を増すことができる。
【００７４】
【発明の効果】
以上述べたように、本発明によれば、各段のデルタシグマ変調型量子化ループについて帰還参照電圧を独立して設定すること、すなわち、各段のデルタシグマ変調型量子化ループについて独立してゲインスケーリング係数を設定することにより、縦続型デルタシグマ変調器のゲインスケーリングを行い、かつノイズ除去回路において、各段のデルタシグマ変調型量子化ループ毎に独立して利得を設定して利得を設定することにより各段のデルタシグマ変調型量子化ループにおいて制限された利得を補償するので、各段のデルタシグマ変調型量子化ループ毎に、例えばその内部の積分回路の次数に応じてゲインスケーリング係数を最適に設定することができる。その結果、ゲインスケーリングに起因したアナログノイズの増大を最小限に抑えることができる。したがって、Ｓ／Ｎの悪化を抑え、さらに効果的なアナログノイズの影響の低減を図った縦続型デルタシグマ変調器が実現できる。
【００７５】
また、各段のデルタシグマ変調型量子化ループにおける制限利得をノイズ除去回路において補償するので、ゲインスケーリングに際し、デシメーションフィルタのゲインは、たとえば１に固定したままでよい。そのため、デルタシグマ変調型Ａ／Ｄ変換器の設計において、後段のデシメーションフィルタを考慮する必要がなく、設計の自由度を増すことができる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態における１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【図２】本発明の第２の実施の形態における１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【図３】従来の単一段デルタシグマ型変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【図４】従来の続形デルタシグマ変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【図５】図３、図４に示す変調器のデジタル出力中のノイズのアナログ入力レベル依存性を示す特性図である。
【図６】従来の１：２縦続型デルタシグマ変調器を用いたＡ／Ｄコンバータ回路のブロック図である。
【符号の説明】
１ デルタシグマ変調器
１１，１２，‥‥１ｎ デルタシグマ変調型量子化ループ
５２，５３ デルタシグマ変調型量子化ループ
２，５４，５５ 積分回路
３，６２，７３ 量子化器
４，６３，７４ ＤＡ変換器
５，５７ デジタルデシメーションフィルタ
６，５６ ノイズ除去回路
５１ 縦続型デルタシグマ変調器
６１，７１，７２ 積分器
８１ 遅延器
８２ 微分器
８３ 加算器
６２，７５，７６，８４，８５ 増幅器
Claims (3)
- 第１の帰還参照電圧を生成する第１のＤＡ変換器を有し、前記第１の帰還参照電圧の設定によりゲインスケーリング可能な初段のデルタシグマ変調型量子化ループと、
前記第１の帰還参照電圧から独立して設定可能な第２の帰還参照電圧を生成する第２のＤＡ変換器を有し、前記第２の帰還参照電圧の設定によりゲインスケーリング可能な２段目のデルタシグマ変調型量子化ループと、
前記初段のデルタシグマ変調型量子化ループの出力に接続された第１の増幅器と、前記２段目のデルタシグマ変調型量子化ループの出力に接続された第２の増幅器とを有し、前記初段及び２段目のデルタシグマ量子化ループの量子化雑音を除去する除去回路とを備え、
前記第１のデルタシグマ変調型量子化ループのスケーリング係数は１／Ａ１（Ａ１は１以上の任意の数値）、前記第２のデルタシグマ変調型量子化ループのスケーリング係数は１／Ａ２（Ａ２は１以上の任意の数値）、前記第１の増幅器のゲインはＡ１、前記第２の増幅器のゲインはＡ２であることを特徴とする縦続型デルタシグマ変調器。 - 前記第１及び第２の帰還参照電圧は前記初段および２段目のデルタシグマ変調型量子化ループの積分回路の次数に応じて設定されることを特徴とする請求項１に記載の縦続型デルタシグマ変調器。
- 前記除去回路の出力に接続されたデシメーションフィルタのゲインは固定であることを特徴とする請求項１または２に記載の縦続型デルタシグマ変調器。
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