JP7139588B2 - 変換装置、電子楽器、情報処理装置、変換方法及びプログラム - Google Patents
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Description
図1は、本実施形態に係るD/A変換装置(DAC)を用いた電子楽器全体の構成を示すブロック図である。同図において、例えば鍵盤等で構成される操作部11での操作信号が、LSIチップCH1のCPU12に入力される。前記CPU12は、LSIチップCH1内でバスB1を介して、この電子楽器用の動作プログラムや定型データ等を記憶したROM13、操作された内容に対応したデジタル音声データを発生する音源部14、及びΔΣモジュレータ15と接続される。
例えば音源部14から入力されたデジタル音声データが32ビットであった場合、ΔΣモジュレータ15では5段階のPWM信号を出力するべく、3ビットのデジタルデータに変換するΔΣ演算処理を実行するものであり、そのためには前記第2のクロックであるクロックclk-pllの15周期分(15ステップ)が必要となる。
前記mカウンタ61Aのカウント値が「16」である間は、前記信号syncによるリセット動作の待機状態となる。
10~15:何もせずに待期する。
出力部15Cは、クロックclk-xtalによりカウント動作するnカウンタ81、前記nカウンタ81のカウント値をデコードするデコーダ82,83,85A~85Eと、レジスタ(PR)84、セレクタ86、及びフリップフロップ(DFF)87,88を用いる。
図12は、比較的PWM信号の周期に対応する区間が長い場合の、主としてΔΣ演算部15B内の動作タイミングを例示するタイミングチャートである。
[請求項1]
第1のクロック信号の整数倍の周期毎に制御信号を出力する信号出力処理と、
クロック周波数が前記第1のクロック信号より高い第2のクロック信号をカウントし、そのカウント値に応じてΔΣ演算が実行中であるか否かを判別する判別処理と、
前記信号出力処理により前記制御信号が出力された際に、前記判別処理により前記ΔΣ演算が実行中ではないと判別された場合、入力されるデジタルデータに対して、前記第2のクロック信号に基づく前記ΔΣ演算を開始するΔΣ演算処理と、
前記判別処理で前記ΔΣ演算が実行中であると判別された場合に、入力されるデジタルデータに対して、前記第2のクロック信号に基づく前記ΔΣ演算を開始しないように制御する制御処理と、
前記ΔΣ演算処理での演算結果をPWM信号に変換して出力する出力処理と、
を実行するD/A変換装置。
[請求項2]
前記第1のクロック信号から前記第2のクロック信号を発生する、スペクトラム拡散クロック発振器を用いた位相同期処理をさらに実行する、請求項1記載のD/A変換装置。
[請求項3]
前記出力処理で出力したPWM信号から得たアナログ連続量を差動増幅する増幅処理をさらに実行する、請求項1または2記載のD/A変換装置。
[請求項4]
前記請求項1乃至3いずれか記載のD/A変換装置を用いた音源部を備える電子楽器。
[請求項5]
前記請求項1乃至3いずれか記載のD/A変換装置を用いた音源部を備える情報処理装置。
[請求項6]
第1のクロック信号の整数倍の周期毎に制御信号を出力する信号出力工程と、
クロック周波数が前記第1のクロック信号より高い第2のクロック信号をカウントし、そのカウント値に応じてΔΣ演算が実行中であるか否かを判別する判別工程と、
前記信号出力工程により前記制御信号が出力された際に、前記判別工程により前記ΔΣ演算が実行中ではないと判別された場合、入力されるデジタルデータに対して、前記第2のクロック信号に基づく前記ΔΣ演算を開始するΔΣ演算工程と、
前記判別工程で前記ΔΣ演算が実行中であると判別された場合に、入力されるデジタルデータに対して、前記第2のクロック信号に基づく前記ΔΣ演算を開始しないように制御する制御工程と、
前記ΔΣ演算工程での演算結果をPWM信号に変換して出力する出力工程と、
を有するD/A変換方法。
[請求項7]
コンピュータに実行させるプログラムであって、前記コンピュータに、
第1のクロック信号の整数倍の周期毎に制御信号を出力する信号出力処理と、
クロック周波数が前記第1のクロック信号より高い第2のクロック信号をカウントし、そのカウント値に応じてΔΣ演算が実行中であるか否かを判別する判別処理と、
前記信号出力処理により前記制御信号が出力された際に、前記判別処理により前記ΔΣ演算が実行中ではないと判別された場合、入力されるデジタルデータに対して、前記第2のクロック信号に基づく前記ΔΣ演算を開始するΔΣ演算処理と、
前記判別処理で前記ΔΣ演算が実行中であると判別された場合に、入力されるデジタルデータに対して、前記第2のクロック信号に基づく前記ΔΣ演算を開始しないように制御する制御処理と、
前記ΔΣ演算処理での演算結果をPWM信号に変換して出力する出力処理と、
を実行させるプログラム。
12…CPU
13…ROM
14…音源部
15…ΔΣモジュレータ(DAC)
15A…ローパスフィルタ(LPF)(SRC)
15B…ΔΣ演算部
15C…出力部(PWM)
16…水晶発振器
17…PLL
18…ローパスフィルタ
19…アンプ(amp.)
20…スピーカ
21…シフトレジスタ(SFR)
22…ΔΣモジュレータ(DAC)
23…水晶発振器
24…PLL
25…ローパスフィルタ
26…アンプ(amp.)
31…カウンタ
32…多入力アンド回路
33,34…フリップフロップ(FF)
35…アンド回路
41…減算器
42…加算器
43…遅延器
44…加算器
45…乗算器
46,47…加算器
48…遅延器
49,50…乗算器
51…加算器
52…遅延器
53…量子化器
54…遅延器
61…制御部
61A…mカウンタ(mcnt)
62…レジスタ(AC)
63…レジスタ(DR)
64~66…セレクタ
67…乗算器
68…加算器
69…パラメータ定数発生器
70…量子化器
81…nカウンタ(ncnt)
82,83…デコーダ
84…レジスタ(PR)
85A~85E…(パルス)デコーダ
86…セレクタ
87,88…フリップフロップ(DFF)
90…アナログ化回路
91…差動アンプ(op.amp.)
Claims (14)
- 第1のクロック信号の周期の整数倍の周期で制御信号を出力する信号出力処理と、
前記第1のクロック信号の周期より短い周期の第2のクロック信号のカウントに応じて、ΔΣ演算に係る処理の実行状態を遷移させる制御処理と、
前記制御処理により遷移する実行状態に従って、入力されるデジタルデータに対する前記ΔΣ演算を実行する実行処理と、
前記実行処理での前記ΔΣ演算の実行結果をアナログ信号に変換して出力する出力処理と、
を実行し、
前記制御処理において、
前記信号出力処理により前記制御信号が出力された際に、前記実行状態を開始状態に遷移させ、
前記開始状態に遷移した後、前記第2のクロック信号のカウントに応じて前記実行状態を決められた順番で遷移させながら前記ΔΣ演算を実行させ、
前記ΔΣ演算が終了した後に、前記実行状態を待機状態に遷移させ、
前記待機状態において前記制御信号が出力された場合には前記実行状態を前記開始状態に遷移させるが、前記待機状態ではない状態において前記制御信号が出力された場合には前記実行状態を前記開始状態に遷移させない、
変換装置。 - 前記制御処理において、
前記開始状態に遷移した後、前記第2のクロック信号のカウントに応じて前記実行状態を複数段階で遷移させながら前記ΔΣ演算を実行させ、
前記ΔΣ演算が終了した際に、前記実行状態を何もしない状態に遷移させ、前記何もしない状態で前記第2のクロック信号を決められた回数カウントした後に、前記実行状態を前記制御信号の出力を待機する前記待機状態に遷移させる、
請求項1記載の変換装置。 - 前記制御処理において、
前記第2のクロック信号のカウントに応じて前記実行状態を複数段階で遷移させながら前記ΔΣ演算を実行させる場合に、前記ΔΣ演算に係るデータの選択、加算、保持、出力を含む複数の処理の処理段階を順番に遷移させていく、
請求項2記載の変換装置。 - 前記変換装置は、入力されるデジタルデータに対するD/A変換を行うD/A変換装置であり、
前記実行処理は、前記第2のクロック信号のカウントに応じて前記入力されるデジタルデータに対する前記ΔΣ演算を実行して量子化値を出力する処理を含み、
前記出力処理は、前記第1のクロック信号のカウントに応じて前記実行処理で出力された前記量子化値をPWM信号に変換して出力する処理を含む、
請求項1乃至3のいずれか一項に記載の変換装置。 - 前記デジタルデータは、楽音のデジタルデータであり、
前記出力処理は、前記デジタルデータが示す楽音に対応するアナログ信号を出力する、
請求項1乃至3のいずれか一項に記載の変換装置。 - 前記出力処理は、前記ΔΣ演算の結果をPWM信号に変換し、変換された前記PWM信号に基づいて、前記デジタルデータが示す楽音のアナログ信号を出力する、請求項5に記載の変換装置。
- 前記出力処理は、変換された前記PWM信号から得たアナログ連続量を差動増幅する増幅処理をさらに実行して前記アナログ信号を出力する、請求項6に記載の変換装置。
- 演奏操作子と、
前記演奏操作子の操作に応じて、前記出力処理によりアナログ信号に変換された楽音を出力するスピーカと、
を更に備える、請求項1乃至7のいずれか一項に記載の変換装置。 - 前記第1のクロック信号から前記第2のクロック信号を発生する、スペクトラム拡散クロック発振器を用いた位相同期処理をさらに実行する、請求項1乃至8のいずれか一項に記載の変換装置。
- 請求項1乃至9のいずれか一項に記載の変換装置を用いた音源部を備える電子楽器。
- 請求項1乃至9のいずれか一項に記載の変換装置を用いた音源部を備える情報処理装置。
- 装置が、
第1のクロック信号の周期の整数倍の周期で制御信号を出力する信号出力処理と、
前記第1のクロック信号の周期より短い周期の第2のクロック信号のカウントに応じて、ΔΣ演算に係る処理の実行状態を遷移させる制御処理と、
前記制御処理により遷移する実行状態に従って、入力されるデジタルデータに対する前記ΔΣ演算を実行する実行処理と、
前記実行処理での前記ΔΣ演算の実行結果をアナログ信号に変換して出力する出力処理と、
を実行し、
前記制御処理において、
前記信号出力処理により前記制御信号が出力された際に、前記実行状態を開始状態に遷移させ、
前記開始状態に遷移した後、前記第2のクロック信号のカウントに応じて前記実行状態を決められた順番で遷移させながら前記ΔΣ演算を実行させ、
前記ΔΣ演算が終了した後に、前記実行状態を待機状態に遷移させ、
前記待機状態において前記制御信号が出力された場合には前記実行状態を前記開始状態に遷移させるが、前記待機状態ではない状態において前記制御信号が出力された場合には前記実行状態を前記開始状態に遷移させない、
変換方法。 - コンピュータに、
第1のクロック信号の周期の整数倍の周期で制御信号を出力する信号出力処理と、
前記第1のクロック信号の周期より短い周期の第2のクロック信号のカウントに応じて、ΔΣ演算に係る処理の実行状態を遷移させる制御処理と、
前記制御処理により遷移する実行状態に従って、入力されるデジタルデータに対する前記ΔΣ演算を実行する実行処理と、
前記実行処理での前記ΔΣ演算の実行結果をアナログ信号に変換して出力する出力処理と、
を実行させ、
前記制御処理において、
前記信号出力処理により前記制御信号が出力された際に、前記実行状態を開始状態に遷移させ、
前記開始状態に遷移した後、前記第2のクロック信号のカウントに応じて前記実行状態を決められた順番で遷移させながら前記ΔΣ演算を実行させ、
前記ΔΣ演算が終了した後に、前記実行状態を待機状態に遷移させ、
前記待機状態において前記制御信号が出力された場合には前記実行状態を前記開始状態に遷移させるが、前記待機状態ではない状態において前記制御信号が出力された場合には前記実行状態を前記開始状態に遷移させない、プログラム。 - 演奏操作子と、
入力されたデジタル信号が示す楽音のデジタルデータをアナログ信号に変換するデジタル―アナログ変換装置と、
前記演奏操作子の操作に応じて、前記デジタル―アナログ変換装置により前記アナログ信号に変換された楽音を出力するスピーカと、
を含み、
前記デジタル―アナログ変換装置は、
第1のクロック信号の周期の整数倍の周期で制御信号を出力する信号出力処理と、
前記第1のクロック信号の周期より短い周期の第2のクロック信号のカウントに応じて、ΔΣ演算に係る処理の実行状態を遷移させる制御処理と、
前記制御処理により遷移する実行状態に従って、入力されるデジタルデータに対する前記ΔΣ演算を実行する実行処理と、
前記実行処理での前記ΔΣ演算の実行結果をアナログ信号に変換して出力する出力処理と、
を実行し、
前記制御処理において、
前記信号出力処理により前記制御信号が出力された際に、前記実行状態を開始状態に遷移させ、
前記開始状態に遷移した後、前記第2のクロック信号のカウントに応じて前記実行状態を決められた順番で遷移させながら前記ΔΣ演算を実行させ、
前記ΔΣ演算が終了した後に、前記実行状態を待機状態に遷移させ、
前記待機状態において前記制御信号が出力された場合には前記実行状態を前記開始状態に遷移させるが、前記待機状態ではない状態において前記制御信号が出力された場合には前記実行状態を前記開始状態に遷移させない、
電子楽器。
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