JP4344948B2 - Ｄｄｓ回路 - Google Patents

Description

本発明は、ＤＤＳ(Direct Digital Synthesizer：ダイレクト・デジタル・シンセサイザ)回路に関し、詳しくは、合成出力される信号に含まれるスプリアスを低減させることができる純度改善に関するものである。

無線通信機器や無線通信測定器の分野では、高周波信号発生手段として、ＤＤＳ回路が広く用いられている。

図５は従来のＤＤＳ回路の一例を示すブロック図である。図５において、位相アキュムレータ１０は、周波数データ設定手段２０により設定されるワード長Ｌビットの周波数設定デ−タｋを累算する。そして、この累算結果の上位Ｍビット(Ｍ≦Ｌ)を位相データΘとし、メモリ３０にアドレスとして出力する。

メモリ３０には、正弦波の振幅デ−タが格納されている。これにより、メモリ３０からＤ／Ａ変換回路４０に、位相データΘに対応したワード長Ｎビットの正弦波の振幅デ−タｓｉｎ（２πΘ）が変換出力される。

Ｄ／Ａ変換回路４０は、メモリ３０から入力される正弦波の振幅デ−タを周波数ｆ_dのアナログ波形信号に変換し、ローパスフィルタ５０に出力する。

これら一連のデジタル演算は、基準クロック源６０から出力される出力周波数ｆ_ckの基準クロックに同期して実行される。

このように構成されるＤＤＳ回路から出力されるアナログ波形信号の出力周波数ｆ_ckは、式（１）で表すことができる。
ｆ_d＝ｋ・ｆ_ck／２^L ・・・式（１）

式（１）から明らかなように、図５のＤＤＳ回路によれば、周波数設定データｋのワード長を多ビット化することにより、他の特性の劣化をきたすことなく、容易に高周波数分解能が得られる。また、デジタル演算により出力波を生成することから、高速に所望周波数に切り替えることができる。

このようなＤＤＳ回路のメモリ３０の容量Ｓは次の式（２）で与えられる。ただし、Ｍは位相データΘのワード長、Ｎは正弦波の振幅デ−タのワード長である。
Ｓ＝２^M・Ｎ（bits） ・・・式（２）

例えば、Ｍ＝１４ビット、Ｎ＝１２ビットとすると、Ｓ≒１９７ｋｂｉｔになる。この結果、ＤＤＳ回路のチップサイズに対しメモリ３０が支配的となる。ここで、チップサイズを縮小してコストを低減するためには、メモリ３０の容量Ｓを縮小する必要がある。

そこで、このようなメモリ３０の容量Ｓを縮小するために、一般的には、
（位相データΘのワード長Ｍ）＜（周波数設定データｋのワード長Ｌ）
とすることが行われている。

特開平１１−０３１９２４

その結果、特許文献１の図１６（ａ）に示されるような位相データΘの打ち切り誤差が生じ、特許文献１の図１６（ｂ）に示されるような打ち切り誤差に起因するスプリアスが生じる。特許文献１の図１７に位相データΘのワード長Ｍに対するスプリアスレベルとメモリの容量との関係が示されている。

これらスプリアスレベルとメモリの容量とは、特許文献１の図１７に示されるように相反する関係があり、これらを考慮して位相データΘのワード長Ｍが決定される。

これらから明らかなように、スプリアスを減少させる方法として位相データのワード長を大きくすることが考えられるが、スプリアスを-100dBc以下にするためにはワード長として１７ビット以上が必要であり、各種のメモリ量削減手段を用いたとしても必要なメモリ量が相当大きくなるという問題がある。

本発明は、このような従来の問題点に着目したものであり、その目的は、メモリ量を増大させずにスプリアスを低減させることができるＤＤＳ回路を提供することにある。

このような課題を達成するために、請求項１の発明は、
入力される周波数設定データを累算し位相データとして出力する位相アキュムレータと、
位相アキュムレータの出力データを量子化するΔΣ変調器と、
ΔΣ変調器の出力データをアドレスとして正弦波振幅データを出力するメモリと、
メモリから出力される正弦波振幅データをアナログ信号に変換するＤ／Ａ変換回路と、
Ｄ／Ａ変換回路から出力されるアナログ信号の高域周波数成分の通過を阻止するローパスフィルタ、
とで構成されたことを特徴とする。

請求項２の発明は、請求項１記載のＤＤＳ回路において、
前記ΔΣ変調器は、一次の構成であることを特徴とする。

請求項３の発明は、請求項１記載のＤＤＳ回路において、
前記ΔΣ変調器は、高次の構成であることを特徴とする。

これらにより、メモリ量を増大させることなくスプリアスを低減させることができるＤＤＳ回路が実現できる。

以下、本発明について、図１を用いて説明する。図１は本発明の一実施例を示すブロック図であり、図５と共通する部分には同一符号を付けている。

図１と図５の異なる点は、図１では位相アキュムレータ１０とメモリ３０の間にΔΣ変調器７０を設けていることである。ΔΣ変調器７０は、入力のMビット長の位相データΘをNビットに丸め、位相データΘ'をメモリ３０にアドレスとして出力する。

図２はΔΣ変調器７０の具体例を示すブロック図である。図２において、加算器７１はMビットの入力データΘと遅延された出力データの差を計算して積分器７２に出力する。積分器７２は、加算器７１の出力を積分して量子化器７３に出力する。量子化器７３は、積分器７２の出力をNビットに丸めて位相データΘ'とし、メモリ３０にアドレスとして出力するとともに遅延回路７４に出力する。遅延回路７４は、出力Θ'を１クロック遅らせて加算器７１に出力する。

すなわち、図１の回路構成では、位相アキュムレータ１０の出力ΘをΔΣ変調してワード長を減らしてから、メモリ３０にアドレスとして出力することにより、メモリ３０に格納されている正弦波の振幅デ−タを参照している。

位相アキュムレータ１０の出力ΘをΔΣ変調することにより、位相データΘ'の打切り誤差は、周波数の高い方向にシフトする。このシフトした誤差成分はローパスフィルタ５０により除去され、ＤＤＳ回路としての出力周波数付近のスプリアスを低減させることができる。

このような本発明によるスプリアス低減効果について、位相アキュムレータ１０のワード長ＬとΔΣ変調器の入力のワード長Ｍを30ビット、メモリ３０の入力のワード長Ｎを14ビットとしたときの例を説明する。

図3は、ΔΣ変調器を用いない図５の従来構成において、位相アキュムレータ１０の上位14ビットをメモリ３０のアドレス入力としたときの、ＤＤＳ回路から出力される信号のスペクトル例である。出力周波数の近傍に-85dBc程度のスプリアスが出ている。

図4は、ΔΣ変調器７０を用いた図１の回路構成における出力信号のスペクトル例である。鋭いピークを持ったスプリアスが消え、出力周波数近傍のＣ/Ｎはおよそ-105dBcである。

なお、ΔΣ変調器７０の効果により、周波数の高い領域でスプリアスレベルが上昇しているが、Ｄ／Ａ変換回路４０の後段に接続するローパスフィルタ５０により、周波数の高い領域におけるスプリアスは除去されるため、問題にはならない。

また上記実施例では、ΔΣ変調器７０を最も簡単な一次の構成としたが、二次以上の高次のΔΣ変調器を用いることもできる。高次のΔΣ変調器を用いた場合、周波数の高い領域でのスプリアスが上昇するが、ＤＤＳ回路の出力周波数が基準クロックに比べて十分小さい場合には出力周波数近傍のスプリアスを一次の場合よりも減らすことができる。また前述のように、周波数の高い領域におけるスプリアスはローパスフィルタで除去できるので実用上の問題はない。

以上説明したように、本発明によれば、メモリ量を増大させずにスプリアスを低減させることができるＤＤＳ回路を実現することができ、無線通信機器や無線通信測定器の分野における高周波信号発生手段として好適である。

本発明の一実施例を示すブロック図である。 図１で用いるΔΣ変調器の具体例を示すブロック図である。 図５のＤＤＳ回路の出力信号におけるスプリアス説明図である。 図１のＤＤＳ回路の出力信号におけるスプリアス説明図である。 従来のＤＤＳ回路の一例を示すブロック図である。

符号の説明

１０ 位相アキュムレータ
２０ 周波数データ設定手段
３０ メモリ
４０ Ｄ／Ａ変換回路
５０ ローパスフィルタ
６０ 基準クロック源
７０ ΔΣ変調器

Claims (3)

1. 入力される周波数設定データを累算し位相データとして出力する位相アキュムレータと、
   位相アキュムレータの出力データを量子化するΔΣ変調器と、
   ΔΣ変調器の出力データをアドレスとして正弦波振幅データを出力するメモリと、
   メモリから出力される正弦波振幅データをアナログ信号に変換するＤ／Ａ変換回路と、
   Ｄ／Ａ変換回路から出力されるアナログ信号の高域周波数成分の通過を阻止するローパスフィルタ、
   とで構成されたことを特徴とするＤＤＳ回路。
2. 前記ΔΣ変調器は、一次の構成であることを特徴とする請求項１記載のＤＤＳ回路。
3. 前記ΔΣ変調器は、高次の構成であることを特徴とする請求項１記載のＤＤＳ回路。
   

Images