CN114766051A - 音频电路、dsd信号的再现方法 - Google Patents

音频电路、dsd信号的再现方法 Download PDF

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CN114766051A CN202080084037.0A CN202080084037A CN114766051A CN 114766051 A CN114766051 A CN 114766051A CN 202080084037 A CN202080084037 A CN 202080084037A CN 114766051 A CN114766051 A CN 114766051A
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Abstract

音频电路(100)具备音量电路(110)，其处理包含DSD数据和DSD时钟的DSD信号。音量电路(110)包括第一移位寄存器(112)和置换电路(114)。第一移位寄存器(112)保持DSD数据的N比特。置换电路(114)将第一移位寄存器(112)存储的N比特中，与增益设定值对应的(N－M)比特(0≦M≦N)置换成标记率实质上为50％的静音用比特串。

Description

音频电路、DSD信号的再现方法
技术领域
本公开涉及音频信号处理，尤其涉及DSD信号的再现技术。
背景技术
近年来，在音频领域中，音源的高清晰度化逐渐发展。基于这样的状况，在音源的网络分发等中被称为DSD(Direct Stream Digital：直接比特流数字)的格式普及逐渐发展，寻求与其对应的再现装置。DSD方式，其自身以往就存在，在SACD(超级音频CD)等中已被采用。
DSD方式是PDM(脉冲密度调制)的一种，是音频波形作为1比特的脉冲密度调制后的比特流而被记录的，原理上使其通过低通滤波器，从而可以再现原音频波形。
DSD格式的音频信号的再现方法被划分为非本地再现和本地(native)再现两者。在非本地再现中，在将DSD信号临时转换为PCM(Pulse Code Modulation：脉冲编码调制)信号后，通过D/A转换器转换为模拟音频信号。
另一方面，在本地再现中，并没有将DSD信号转换为PCM信号，而是在该状态下进行D/A转换，转换成模拟音频信号。
现有技术文献
专利文献
专利文献1：美国专利第9875750号说明书
发明内容
发明要解决的课题
在非本地再现中，可以通过DSP(Digital Signal Processor：数字信号处理器，或Digital Sound Processor：数字声音处理器)，对PCM信号实施音量控制或均衡处理等各种数字信号处理。另一方面，因PCM转换而会发生延迟，并容易受到抖动的影响，因此在音质方面，本地再现更优异。
另一方面，本地再现虽然在音质方面优异，但也有在数字领域中无法进行音量控制的限制。
本公开是鉴于相关状况而得到的，该一方案的例示性的目的之一在于，提供一种在DSD本地能够进行音量控制的音频电路。
用于解决课题的手段
本公开的一方案涉及音频电路。音频电路具备音量电路，其处理包含DSD(DirectStream Digital：直接比特流数字)数据及DSD时钟的DSD信号。音量电路包括：N比特(N≧2)的第一移位寄存器，保持DSD数据；以及置换电路，将第一移位寄存器存储的N比特中的、与增益设定值对应的(N－M)比特(0≦M≦N)转换成标记率实质上为50％的静音用比特串。
此外，将上述构成要素的任意组合、本公开的表现在方法、装置等之间转换的方案，作为本公开的方案也是有效的。
发明效果
根据本公开的一方案，能够在DSD本地进行音量控制。
附图说明
图1是实施方式的音频电路的电路图。
图2是图1的音频电路的动作波形图。
图3是说明图1的音频电路中的音量控制的图。
图4是一实施例的音量电路的电路图。
图5是一实施例的音量电路的电路图。
图6是图4的音量电路的动作波形图。
图7是说明图4的音量电路的内部的动作的图。
图8是D/A转换器IC的框图。
具体实施方式
(实施方式的概要)
说明本公开的几个例示性的实施方式的概要。该概要作为后述的详细说明的序言，以基本理解实施方式为目的，简要说明一个或多个实施方式的几个概念，并不限定发明或公开的范围。此外，该概要并不是应考虑的所有实施方式的总括性的概要，也并不限定实施方式的不可或缺的构成要素。为了方便，“一实施方式”有时作为指出本说明书所公开的一个实施方式(实施例或变形例)或多个实施方式(实施例或变形例)而使用。
本说明书所公开的一实施方式涉及音频电路。音频电路包括音量电路。音量电路包括：N比特(N≧2)的第一移位寄存器，保持DSD(Direct Stream Digital：直接比特流数字)信号的DSD数据；以及置换电路，将第一移位寄存器存储的N比特中的、与增益设定值对应的(N－M)比特(0≦M≦N)置换为标记率实质上为50％的静音用比特串。
基于置换电路的置换后的N比特，增益设定值越小，标记率越接近50％，越接近静音状态。因此，可以在DSD本地进行音量控制。
作为静音用比特串，若使用固定的模型，则在增益设定值以(N－M)为奇数的状态被固定时，静音用比特串脱离50％，音质变差。因此，在一实施方式中，静音用比特串可以在每个DSD时钟的周期进行反相。由此，静音用比特串的标记率的时间平均接近50％，因此可以抑制音质变差。
在一实施方式中，作为静音用比特串，可以使用标记率为50％的伪随机信号(PRBS：Pseudo-random bit sequence)。由此，由于静音用比特串的标记率的时间平均接近50％，因此可以抑制音质变差。
在一实施方式中，置换电路可以包括：N比特的第二移位寄存器，输入按每个DSD时钟的周期进行反相的数据；以及耦合器，将来自第一移位寄存器的一端的M比特和来自第二移位寄存器的另一端的(N－M)比特耦合。通过第二移位寄存器，可以生成按每个DSD时钟的周期进行反相的静音用比特串。
在一实施方式中，音量电路还可以包括计数器，音量设定值变更时，其使增益设定值从音量变更前的初始值向音量变更后的目标值变化。
在一实施方式中，也可以是，增益设定值从初始值到达目标值的时间或者斜率是能够设定的。
在一实施方式中，音频电路还可以包括电流区段D/A转换器，其将置换电路生成的N比特作为输入来接收。
(实施方式)
下面，基于优选的实施方式参照附图说明本公开。对于各附图所示的相同或同等的构成要素、部件、处理，标注相同的附图标记，适当省略重复的说明。另外，实施方式并不用于限定公开而是例示，并非实施方式记述的所有特征或其组合都是发明的本质部分。
在本说明书中，所谓“部件A与部件B连接的状态”，包括部件A和部件B物理地直接地连接的情况，还包括部件A和部件B经由对它们的电连接状态不产生实质影响的、或不损害通过它们的耦合所实现的功能或效果的其他部件间接地连接的情况。
同样地，所谓“部件C被设置在部件A和部件B之间的状态”是指，除直接连接部件A和部件C，或直接连接部件B和部件C的情况外，还包含对它们的电连接状态不产生实质影响地、或不损害通过它们的耦合所实现的功能或效果地、经由其他部件间接地连接的情况。
图1是实施方式的音频电路100的电路图。音频电路100是被集成于一个半导体基板的IC(Integrated Circuit：集成电路)。例如，音频电路100是集成D/A转换器102和音量电路110的DAC芯片。
音频电路100具有数据引脚DATA和时钟引脚CLK，接收包含DSD数据D1和DSD时钟CLK的DSD信号。音量电路110接收包含DSD数据D1和DSD时钟CLK的DSD信号，进行与音量设定值VOL对应的音量控制。DSD数据D1在静音状态下0和1的出现概率为50％，从50％背离是音频信号成分。
音量电路110包括第一移位寄存器112及置换电路114。第一移位寄存器112将DSD数据保持N比特(N≧2)。但并不限定于此，例如为N＝128。
置换电路114是将第一移位寄存器112存储的N比特的比特串D2中的、与增益设定值对应的(N－M)比特(0≦M≦N)置换为标记率实质上为50％的静音用比特串MB，并输出置换后的比特串D3。比特数M在最大增益时为N，最小增益时为0。
以上是音频电路100的结构。接着，说明音频电路100的动作。图2是图1的音频电路100的动作波形图。
D1表示DSD数据。DSD数据是被脉冲密度调制的1和0的比特流。在某个时钟周期中，DSD数据D1中的N比特量的数据D2被存储在第一移位寄存器112中。
置换电路114将N比特的数据D2中的(N－M)比特置换为标记率为50％的静音用比特串MB。N比特的数据D2中的M比特保存原比特。在该例子中，静音用比特串MB是1和0交替排列的比特串。置换后的数据D3被输入到后级的A/D转换器，转换为模拟信号。
音频电路100从DSD数据D1中将保存于第一移位寄存器112的比特串D2，按每个时钟周期一边向右移动地一边重复相同的处理。
图3是说明图1的音频电路100的音量控制的图。音量设定值VOL为最大值MAX时，M＝N，DSD数据D2(即D1)原样作为DSD数据D3输出。
音量设定值VOL为最小值MIN时，M＝0，所输入的DSD数据D2的所有比特被置换成静音用比特串MB。在该状态下再现的DSD数据，标记率为50％，从而成为静音状态。
音量设定值VOL取最小值MIN与最大值MAX的中间值时，0＜M＜N，所输入的DSD数据D2的一部分被置换成静音用比特串MB。该状态下再现的DSD数据的有效音量与音量设定值为最大时相比，成为M/N倍。
以上为音频电路100的动作。根据该音频电路100，可以进行DSD本地的音量控制。在DSD本地的音量控制不需要PCM转换，因此可以减小音频再现时的延迟时间，或者可以降低电路的电力消耗。并且，音量电路110可以由移位寄存器和比特置换电路的组合构成，比较简单，电路面积较小即可。
本公开可作为图1的框图或电路图而把握，能够涉及从上述的说明中导出的各种装置、方法，并不限定于特定的结构。下面，并不限缩本公开的范围，而是为了辅助公开的本质或工作的理解，或使其明确，说明更具体的结构例或实施例。
图4是一实施例的音量电路110的电路图。在该实施例中，静音用比特串MB按每个DSD时钟CLK的周期进行反相。置换电路114包括第二移位寄存器116及耦合器118。第二移位寄存器116与第一移位寄存器112同样地具有N比特，在其输入，接收按每个DSD时钟CLK的周期进行反相的数据(称为时钟反相数据)D4。第二移位寄存器116存储的比特串按每个DSD时钟CLK的周期进行反相。例如时钟反相数据D4可以由触发器115及反相器117构成。
耦合器118将从第一移位寄存器112的一端起的M比特和从第二移位寄存器116的另一端起的(N－M)比特耦合，输出N比特的DSD数据D3。
置换电路114还包括计数器120。音量设定值VOL变更时，计数器120使增益设定值、即M从音量变更前的初始值向音量变更后的目标值变化。
优选地，增益设定值M从初始值到达目标值的时间或斜率可以使用寄存器进行设定。
图5是变形例的音量电路110的电路图。时钟反相数据D4是通过将第二移位寄存器116的输出由反相器116反相而生成的。或者，也可以将使DSD时钟延迟其1/4周期左右后的信号作为时钟反相数据D4来使用。
以上为音量电路110的构成例。接着，说明其动作。图6是图4或图5的音量电路110的动作波形图。在时刻t0之前，音量设定值VOL是某个值V1，增益设定值M是与音量设定值V1对应的值M1。
在时刻t0，用户将音量设定值VOL改变为值V2。响应于此，计数器120在过渡时间τ将增益设定值M从与变更前的音量设定值V1对应的初始值M1，减少至与变更后的音量设定值V2对应的目标值M2。由此，D/A转换器的输出即音频信号的振幅、即音量缓慢降低。
在时刻t1，用户将音量设定值VOL改变为值V3。响应于此，计数器120在过渡时间τ将增益设定值M从与变更前的音量设定值V2对应的初始值M2，朝向与变更后的音量设定值V3对应的目标值M3增加。由此，D/A转换器的输出即音频信号的振幅、即音量缓慢增大。
在图6中，计数器120以增益设定值M的过渡时间τ固定的方式工作，但并不限定于此，也可以按增益设定值M的斜率固定的方式工作。过渡时间τ是几十毫秒～几百毫秒的量级。
图7是说明图4的音量电路110的内部动作的图。考虑增益设定值M被固定在0＜M＜N的某个值的状况。此时，音量控制后的DSD数据D3所包含的静音用比特串MB按DSD时钟CLK的周期，1和0反相。此外，DSD数据D3所包含的音频成份D2按每个DSD时钟CLK的周期，每次1比特地移位。
以上为音量电路110的内部动作。作为静音用比特MB，若使用固定的模型，则在N－M为奇数时，静音用比特串MB的标记率脱离50％而发生DC偏置，成为音质变差的原因。根据图6的音量电路110，即使N－M为奇数时，由于静音用比特串MB的标记率的时间平均值为50％，因此也能够抑制DC偏置的影响。
此外，在音量电路110的后级设置电流区段型的D/A转换器的情况下，若固定静音用比特串MB，则与静音用比特串MB对应的区段的状态将也被固定。与此不同，若按静音用比特串MB的时钟周期进行反相，则接通的电流区段按时钟周期发生更换，从而得到所谓的直接要素匹配(ダイレクトエレメントマッチング)的效果。
以上，针对本公开，基于实施方式进行了说明。该实施方式为例示，本领域技术人员应当理解的是，对它们的各构成要素或各处理程序的组合可以形成多个变形例，并且这样得到的变形例也包含在本公开的范围内。下面，针对这些变形例进行说明。
(变形例1)
作为静音用比特串，可以使用标记率为50％的伪随机信号PRBS。此时，将图4的第二移位寄存器116置换为N比特的PRBS发生器即可。使用PRBS时，静音用比特串MB的标记率的时间平均值可以接近50％。
(变形例2)
作为静音用比特串，可以使用固定的模型。此时，会发生DC偏置，但可以进一步简化电路构成。此外，在使用固定模型的情况下，可以以(M－N)为偶数的方式，改变增益设定值M，此时不会发生DC偏置。
最后，说明音频电路100的具体例。图8是D/A转换器IC200的框图。D/A转换器IC200使用上述的音频电路100的结构而构成。
D/A转换器IC200接收PCM格式或DSD格式的音频信号，转换成模拟的音频信号并输出。
在一些平台(称为PCM平台)中，在D/A转换器IC200的BCLK管脚、LRCLK管脚、DIN管脚连接PCM音源，2信道(例如L信道与R信道)的音频信号以I2S(Inter-IC Sound)格式输入。在其他平台(DSD平台)中，在D/A转换器IC200的DSDCLK管脚、DSD1管脚、DSD2管脚连接DSD音源，2信道的音频信号以DSD格式输入。
在本实施方式中，BCLK管脚与DSDCLK管脚、LRCLK管脚与DSDCL2管脚、DIN管脚与DSDCL1管脚被共用化。
PCM接口210、音频功能控制器214、过采样数字滤波器216、ΔΣ调制器218在PCM平台中是激活的。音频功能控制器214对PCM接口210接收的PCM信号，施以音量控制等的信号处理。过采样数字滤波器216对音频功能控制器214的输出进行过采样，或者通过数字滤波器控制频率特性。ΔΣ调制器218对过采样数字滤波器216的输出进行ΔΣ调制。ΔΣ调制器218的输出为两信道，各信道为N比特的PDM信号。N比特×2信道的PDM信号经由选择器220，按信道分别输入到电流区段DAC224、226中。电流区段DAC224、226对应图1的D/A转换器102。基准电压源228向电流区段DAC224、226供给基准电压。在图8中，电流区段DAC224、226具有差动的电流输出，但并不限定于此，可以是单端输出，或者也可以是电压输出。
DSD接口212在DSD平台中是激活的，从外部的DSD音源接收DSD信号、具体而言接收DSD时钟及两信道量的DSD数据。音量电路110的第一移位寄存器112可以作为DSD接口212的一部分来构成。
音频功能控制器214包括上述的音量电路110。音量电路110对DSD接口212接收的2信道的DSD信号，进行音量控制。
从音量电路110输出的音量控制后的DSD信号(上述的DSD数据D3)经由选择器220，被输入至每个信道的电流区段DAC224、226中。
时钟发生器230使基准时钟倍增，生成主时钟。
串联接口232是I2C或SPI接口，外部的主处理器连接于数据引脚SDA及时钟引脚SCK。串联接口232从主处理器接收音量设定值或各种参数。该参数中包含使音量软迁移时的时间常数、斜率等。串联接口232接收的音量设定值被供给至音频功能控制器214。
系统控制器234综合控制D/A转换器IC200整体。复位信号被输入到系统控制器234中。
根据实施方式，使用具体的语句说明了本公开，但实施方式仅示出本公开的原理、应用，对于实施方式，在不脱离权利要求书所规定的本公开的思想的范围内，允许多种变形例或配置的变更。
工业上的可利用性
本公开可以利用在音频信号处理中。
附图标记说明
100 音频电路
102 D/A转换器
110 音量电路
112 第一移位寄存器
114 置换电路
116 第二移位寄存器
118 耦合器
120 计数器
200 D/A转换器IC
210 PCM接口
212 DSD接口
214 音频功能控制器
216 过采样数字滤波器
218 ΔΣ调制器
220 选择器
224、226 电流区段DAC
228 基准电压源
230 时钟发生器
232 串联接口
234 系统控制器。

Claims (12)

1.一种音频电路，其特征在于，
具备音量电路，其处理包含DSD(Direct Stream Digital:直接比特流数字)数据以及DSD时钟的DSD信号，
所述音量电路包括：
N比特的第一移位寄存器，用于保持所述DSD数据，其中N≧2；以及
置换电路，将所述第一移位寄存器存储的N比特中的、与增益设定值对应的(N－M)比特置换为标记率实质上为50％的静音用比特串，其中0≦M≦N。
2.根据权利要求1所述的音频电路，其特征在于，
所述静音用比特串按每个DSD时钟的周期进行反相。
3.根据权利要求2所述的音频电路，其特征在于，
所述置换电路包括：
N比特的第二移位寄存器，以按每个所述DSD时钟的周期进行反相的数据为输入；以及
耦合器，将从所述第一移位寄存器的一端起的M比特与从所述第二移位寄存器的另一端起的(N－M)比特耦合。
4.根据权利要求1至3的任一项所述的音频电路，其特征在于，
所述音量电路还包括计数器，当音量设定值变更时，其使所述增益设定值从变更前的初始值向变更后的目标值变化。
5.根据权利要求4所述的音频电路，其特征在于，
所述增益设定值从所述初始值到达所述目标值为止的时间或斜率是能够设定的。
6.根据权利要求1至5的任一项所述的音频电路，其特征在于，
还具备电流区段D/A转换器，其将所述置换电路生成的N比特作为输入来接收。
7.一种包含DSD(Direct Stream Digital：直接比特流数字)数据以及DSD时钟的DSD信号的再现方法，其特征在于，包括：
在N比特的第一移位寄存器中保持所述DSD数据的步骤，其中N≧2；以及
将所述第一移位寄存器存储的N比特中的、与增益设定值对应的(N－M)比特置换为标记率实质上为50％的静音用比特串的步骤，其中0≦M≦N。
8.根据权利要求7所述的再现方法，其特征在于，
所述静音用比特串按每个DSD时钟的周期进行反相。
9.根据权利要求7或8所述的再现方法，其特征在于，
所述置换的步骤包括：
向N比特的第二移位寄存器输入按每个所述DSD时钟的周期进行反相的数据的步骤；以及
将从所述第一移位寄存器的一端起的M比特与从所述第二移位寄存器的另一端起的(N－M)比特耦合的步骤。
10.根据权利要求7至9的任一项所述的再现方法，其特征在于，
还包括当音量设定值变更时，使所述增益设定值从变更前的初始值向变更后的目标值变化的步骤。
11.根据权利要求10所述的再现方法，其特征在于，
所述增益设定值从所述初始值到达所述目标值的时间或斜率是能够设定的。
12.根据权利要求7至11的任一项所述的再现方法，其特征在于，还包括：
将在所述置换的步骤中生成的N比特通过电流区段D/A转换器转换成模拟信号的步骤。
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